KR100284459B1 - 반도체 장치의 제조 방법 - Google Patents

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다까오 시부야
하루오 효도
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다카노 야스아키
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Abstract

실장할 때의 유효 면적율을 향상할 수 있으며 비용 절감이 가능한 반도체 장치의 제조 방법을 제공한다.
적어도 아일런드(33)와 리드 단자(34)를 갖는 공통 기판(30)을 준비한다. 공통 기판(30)에 대해 반도체 칩(39)을 다이 본드, 와이어 본드하고, 더 수지(52)를 적하하여 모든 반도체 칩(39)을 공통으로 밀봉한다. 수지(52)의 만곡된 표면을 깎아서 평탄면으로 가공하고, 그 후 수지(52)와 공통 기판(30)을 동시에 절단하여 개개의 반도체 장치를 추출한다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 실장 면적을 축소하여 실장 효율을 향상할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
IC, 디스크리트 소자 등의 반도체 장치는 도 6a에 도시한 바와 같은 밀봉 기술이 이용된다. 1은 실리콘 기판, 2는 실리콘 반도체 칩(1)이 고착되는 아일런드, 3은 리드 단자, 4는 본딩 와이어, 5는 밀봉용 수지이다.
예를 들면, NPN형 트랜지스터 소자를 형성한 반도체 칩(1)은 아일런드(2) 상에 땜납 등 납재(6)를 통해 고착되며, 반도체 칩(1)의 주변에 배치한 리드 단자(3)와 트랜지스터 소자의 베이스 전극, 에미터 전극이 각각 본딩 와이어(4)로 전기적으로 접속되어 있다. 아일런드(2)가 콜렉터 전극이 된다.
반도체 칩(1)을 아일런드 상에 실장한 후, 에폭시 수지 등의 열경화형 수지(4)에 의해 트랜스퍼 몰드에 의해서 반도체 칩(1)과 리드 단자(3)의 일부를 완전히 피복 보호하고, 3단자 구조의 반도체 장치가 제공된다. 수지(5)의 외부에 도출된 리드 단자(3)는 Z자형으로 절곡된다.
상기한 반도체 장치의 제조 공정에 있어서는, 아일런드(2)와 리드 단자(3)는 강철 소재 또는 철 소재로 이루어지는 후프형 혹은 단책상의 리드 프레임의 상태에서 공급되며, 해당 리드 프레임에는 예를 들면 반도체 장치 20개분의 아일런드(2)와 리드 단자(3)가 형성되어 있다.
그리고, 도 6b를 참조하여 상 금형(7) 및 하 금형(8)에 의해서 개개의 반도체 장치의 외형 형상으로 합치한 공간인 캐비티(9)를 구성하고, 해당 캐비티의 내부에 다이 본드 및 와이어 본드를 실시한 리드 프레임을 설치하고, 이 상태에서 캐비티(9) 내에 수지를 주입함으로써 트랜스퍼 몰드가 행해진다. 또한, 수지 밀봉한 후에 상기 리드 프레임으로부터 리드 부분 외를 절단함으로서 반도체 장치를 개개의 소자로 분리하고 있다.
제1 과제 :
수지 몰드된 반도체 장치는 통상 유리 에폭시 기판 등의 프린트 기판에 실장되며, 동일한 프린트 기판 상에 실장된 다른 소자와 전기적으로 접속됨으로써 원하는 회로망을 구성한다. 이 때, 리드 단자(3)가 수지(5)의 외부에 도출된 반도체 장치에서는 리드 단자(3)의 선단으로부터 선단까지의 거리(10)를 실장 면적으로서 점유하므로 실장 면적이 크다고 하는 결점이 있다.
제2 과제 :
트랜스퍼 몰드 기술은 상하 금형이 형성하는 공간(캐비티) 내에 수지를 주입함으로써 반도체 칩을 밀봉하는 기술이지만, 종래는 제조하는 반도체 장치 1개마다 캐비티를 설치하고, 해당 캐비티마다 상기 수지를 주입하기 위한 통로를 상기 금형 표면에 설치하고 있다. 밀봉은 캐비티 및 수지를 주입하는 통로를 수지로 충만한 상태에서 수지를 경화시킴으로써 행해진다. 통상의 밀봉 기술에 이용되는 에폭시 수지는 열경화성이며 재이용이 불가능하므로, 상기 수지를 주입하는 통로 등에 남은채 경화한 수지는 제품으로서 사용되는 일 없이 폐기 처분이 된다. 그 때문에, 특히 소형화한 패키지의 제조에서는 반도체 제품이 되는 수지의 양보다는 상기 폐기 처분이 되는 수지의 양이 많고 그 이용 효율이 나쁘다고 하는 결점이 있었다.
본 발명은 상기 종래의 결점에 감안하여 이루어진 것으로, 소자 탑재부를 다수 갖는 공통 기판 상에 반도체 칩을 탑재하는 공정과, 전체를 공통의 수지층으로 피복하는 공정과, 공통의 수지층의 상부를 평탄면으로 가공하는 공정과, 상기 수지층을 소자 탑재부마다 공통 기판과 동시에 절단하는 공정을 구비하는 것이다.
도 1은 본 발명의 제조 방법을 설명하기 위한 (a) 평면도, (b) 단면도.
도 2는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 제조 방법을 설명하기 위한 사시도.
도 4는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제2 실시예를 설명하기 위한 (a) 평면도, (b) 단면도.
도 6은 종래의 반도체 장치를 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 아일런드
3 : 리드 단자
4 : 본딩 와이어
5 : 밀봉용 수지
6 : 납재
7 : 상 금형
8 : 하 금형
9 : 캐비티
이하에 본 발명의 제조 방법을 상세하게 설명한다.
제1 공정 : 도 1
우선, 공통 기판(30)을 준비하고 반도체 칩의 다이 본드와 와이어 본드를 행한다. 제1 형태로서 금속제 리드 프레임을 나타냈다. 도 1a는 공통 기판(30)의 평면도이며, 도 1b는 도 1a의 AA 단면도이다.
본 발명에서 이용한 공통 기판(30)은 반도체 칩을 탑재하기 위한 다수의 소자 탑재부(31, 31A, ....)가 행·열 방향(또는 이들의 한쪽 방향으로만)으로 복수개 반복 패턴으로 배치되어 있으며, 해당 다수개의 소자 탑재부(31)는 이들의 주위를 둘러싸도록 배치한 프레임부(32)에 의해서 유지되고 있다.
소자 탑재부(31)는 반도체 칩을 고착하는 아일런드(33)와, 외부 접속용 전극이 되는 복수의 리드 단자(34)를 적어도 구비한다. 이 때, 특정한 아일런드(33)에 대해서는, 그 옆에 인접하는 아일런드(33A)에 연결하는 리드 단자(34)가 대응하여 1개의 소자 탑재부(31)를 구성한다. 아일런드(33)와 리드 단자(34)와의 연결 부분 근방의 리드 단자(34)에는 부분적으로 선폭을 가늘게 가공한 오목부(36)를 형성하고 있다. 이와 같이 소자 탑재부(31)를 행·열 방향으로 복수 배치함으로서, 1개의 단책상 공통 기판(30)에 예를 들면 100개의 소자 탑재부(31)를 배치한다. 도면 중 D1 ∼ D6는 다음 공정에서 다이싱하는 절단 라인을 나타내고, 해당 절단 라인으로 둘러싸인 영역이 소자 탑재부(31)이다.
상기한 공통 기판(30)은, 예를 들면, 약 0.4㎜ 두께의 동계의 금속 재료로 형성된 띠상 혹은 구형의 리드 프레임용 금속 박판을 준비하고, 이 리드 프레임용 금속 박판을 0.2㎜ 정도 내려가도록 에칭함으로써 얻을 수 있다. 이면측의 에칭되어 있지 않은 개소를 이면판(50)으로 정의한다. 또한, 1매의 판형 재료를 이면판(50)으로서 별도로 준비하고, 도 1a에 도시한 것과 마찬가지인 패턴으로 개구하거나 리드 프레임을 접합시켜서 형성해도 좋다.
다음에, 다이본딩 공정과 와이어본딩 공정을 행한다. 각 아일런드(33, 33A)의 일주면 상에 Ag 페이스트, 땜납 등의 도전 페이스트를 도포하고, 그 도전 페이스트를 통해서 각 아일런드(33, 33A) 상에 반도체 칩(39)을 고착된다. 또한, 반도체 칩(39)의 표면에 형성된 본딩 패드와, 이에 대응하는 리드 단자(34)를 와이어(40)로 와이어본딩한다. 와이어(40)는 예를 들면, 직경이 20μ의 금선으로 이루어진다. 여기서, 와이어(40)는 각 아일런드(33) 상에 고착된 반도체 칩(39)의 표면 전극과, 그 옆에 인접한 다른 아일런드(33A)로부터 연장하는 리드 단자(34)를 접속한다.
반도체 칩(39)이 고착된 아일런드(33)의 이면은 이러한 반도체 칩(39)의 외부 접속용 전극으로서 이용할 수 있다. 아일런드(33)의 이면을 접속용 단자의 1개로서 이용하는 형태는 반도체 칩(39)으로서 예를 들면 트랜지스터, 파워 MOSFET 등의 전류 경로가 수직 방향이 되는 반도체 디바이스 소자에 적합하다.
제2 공정 : 도 2a, 도 2b
다음에, 전체를 수지 몰드한다. 다이 본드와 와이어 본드를 종료한 공통 기판(30)을 작업대 상에 설치하고, 기판(30) 상측으로부터 디스펜서(51)에 의해 소정량의 액체 수지(52)를 적하(포팅)한다. 수지(52)로서 예를 들면 CV576AN(마쓰시타 전공 제조)을 이용하였다. 적하한 액체 수지(52)는 표면 장력을 갖고 있으므로 기판(30)전체를 피복하도록 공급하면, 그 표면이 도 2b에 도시한 바와 같이 만곡면을 구성한다. 수지(52)는 각 반도체 칩(39 ....)을 개별적으로 패키징하는 것은 아니고, 모든 반도체 칩(39)을 공통으로 덮도록 형성한다. 또한, 도 2c에 도시한 바와 같이, 공통 기판(30)의 프레임부(32)에 높이 수㎜, 폭 수㎜의 환상(環狀)의 댐(53)을 형성해두고, 해당 댐(53)으로 둘러싸인 영역을 만족하도록 액형의 수지(52)를 충전하는 것과 같은 방법도 생각된다.
이렇게 해서 반도체 칩(39)을 밀봉한 후에, 100 ∼ 200도, 수시간의 열처리(경화)로써 수지(52)를 경화시킨다.
제3 공정 : 도 2d
다음에, 수지(52)의 만곡된 표면을 깎아서 평탄면을 형성한다. 다이싱 장치를 이용하여 다이싱 블레이드(54)에 의해서 수지(52)의 표면이 공통 기판(30)으로부터 일정한 높이로 갖추어지도록 수지(52)를 깎는다. 평탄면은 적어도 가장 외측에 위치하는 반도체 칩(39)을 개별 반도체 장치로 분리할 때, 규격화한 패키지 사이즈의 수지 외형을 구성할 수 있도록 그 단부까지 확장한다. 상기 블레이드에는 여러가지 판두께의 것이 준비되어 있으며, 이용하는 블레이드의 판 두께에 따라서 복수회 반복함으로서 전체를 평탄면에 형성한다. 또한, 다이싱 블레이드 외에 지석에 의한 연마 등에도 평탄면을 형성하는 것이 가능하다.
제4 공정 : 도 2e
다음에, 소자 탑재부(31)마다 수지(52)를 절단하여 각각의 소자 A, 소자 B, 소자 C .... 를 분리한다. 분리에 앞서서, 도 1에 도시한 리드 프레임의 경우는 미리 이면판(50)을 제거한다. 이면판(50)이 접합한 경우는 이면판(50)을 박리하고, 한장의 판형 재료로부터 반쪽 부재 에칭에 의해서 형성한 것으로는 이면판(50)에 상당하는 개소를 깎아서 아일런드(33)와 리드 단자(34)의 패턴이 이면측으로부터도 눈으로 확인할 수 있는 상태로 형성된다. 이면판(50)을 깎는 수법으로서는 제3 공정과 마찬가지로 다이싱 블레이드에 의한 다이싱이나 그 외에도 에칭, 지석 연마 등을 들 수 있다.
그리고, 아일런드(33)와 이 위에 고착된 반도체 칩(39)에 접속된 리드 단자(34)를 둘러싸는 영역으로 분리하도록 절단 라인 D1 ∼ D6으로 절단함으로써, 소자 탑재부(31)마다 분할한 반도체 장치를 형성한다. 절단에는 다이싱 장치가 이용되며 다이싱 장치의 블레이드에 의해서 수지(52)와 공통 기판(30)을 동시에 절단한다. 또한, 절단한 리드 단자(34)의 다른쪽은 아일런드(33)에 연속하는 돌기부로서 잔존한다. 절단된 리드 단자(34) 및 돌기부의 절단면은 수지(52)의 절단면과 동일 평면을 형성하고 해당 동일 평면으로 노출한다. 다이싱 공정에서는 이면측에 블루 시트(예를 들면, 상품명 : UV 시트, 린텍주식회사제조)를 접착하고, 상기 다이싱 블레이드가 블루 시트의 표면에 도달하도록 절삭 깊이로 절단한다. 이 때에, 프레임(32)에 미리 형성한 정렬 마크(37)를 다이싱 장치측에서 자동 인식하고 이것을 위치 기준으로서 이용하여 다이싱한다. 또한, 다이싱 블레이드가 리드 단자(33)의 오목부(36) 상을 통과하도록 다이싱하였다. 이것으로, 절단 후의 리드 단자(33)의 선단부가 끝이 가늘어진 형상이 되며 수지(52)로부터 용이하게는 빠지지 않는 형상으로 가공할 수 있다.
도 3은 이러한 제조 방법에 의해서 형성한 완성 후의 반도체 장치를 이면측으로부터 볼 때의 사시도이다. 반도체 칩(39)과 본딩 와이어(40)를 포함해서 아일런드(33)와 리드 단자(34)가 수지(52)로 몰드되어, 대략 직방체의 패키지 형상을 형성한다. 수지(41)의 외형 치수는 세로×가로×높이가 약 0.7㎜×1.0㎜×0.6㎜이다. 직방체의 패키지 외형을 형성하는 6면 중 적어도 4개의 측면은 수지(52)를 절단한 (제4 공정 참조) 절단면으로 구성된다. 해당 절단면에 따라 리드 단자(34)의 절단면(34a)이 노출한다. 아일런드(33)에는 절단된 리드 단자(34)의 흔적인 돌기부(33a)를 갖으며, 이들의 돌기부의 절단면도 노출한다. 리드 단자(34)와 아일런드(33)의 이면측은 수지(52)의 표면에 노출한다.
그리고, 이 반도체 장치는 프린트 기판 상에 납땜되어 실장된다. 자동 실장(칩 마운터)에서는 개별적으로 절단한 반도체 장치를 진공 흡착 컬렉트로써 흡착하고 해당 흡착한 반도체 장치를 프린트 기판 상의 소망 개소에 설치한다고 하는 작업을 행한다. 이 때, 반도체 장치의 상측 표면(아일런드가 노출하는 면과는 반대의 표면)이 상기 진공 흡착 컬렉트의 표면에 접촉하는 것과 같은 형태로 흡착된다. 그 때문에, 흡착되는 측의 반도체 장치에는 규격화된 치수와 정밀도를 유지하는 것이 요구된다. 본 발명에서는 포팅에 따라서 만곡된 수지(52)의 표면을 평탄화하는 공정(제3 공정)을 구비하므로, 흡착되는 수지(52) 표면의 치수와 정밀도를 유지할 수 있으며 자동 실장에 관해서 그 작업성을 손상하는 일이 없다.
프린트 기판 상에 실장한 상태를 도 4에 도시한다. 실장 기판(24) 상에 형성한 소자간 접속용 프린트 배선(25)에 대해서 이면에 노출한 리드 단자(34)와 아일런드(33)의 돌기부(33a)를 정렬하고 땜납(26) 등에 의해서 양자를 접속한다.
이하에 본 발명의 제2 실시예를 설명한다. 전번의 실시예에서는 지지 기판으로서 금속제 리드 프레임을 이용하였지만, 본 실시예에서는 지지 기판으로서 세라믹이나 유리 에폭시와 같은 절연성 기판을 이용하였다.
도 5a는 미리 준비한 공통 기판(30)의 표면에 반도체 칩(39)을 다이 본드, 와이어 본드한 상태를 나타낸 평면도이다. 공통 기판(30)의 표면에는 금도금으로 이루어지는 도전 패턴이 형성되어 있으며, 도면 중 D1 ∼ D7은 다이싱에 의해서 분리하는 절단 라인을 나타내고 있다. 절단 라인 D1 ∼ D7로 둘러싸인 구형 영역이 소자 탑재부(31)가 된다.
금도금의 패턴은 반도체 칩(39)을 탑재하기 위한 아일런드부(60)와, 본딩 와이어(40)의 제2 본드 영역이 되는 리드부(61)를 갖고 있으며, 소자 탑재부(31) 내의 아일런드부(60)와 리드부(61)는 연속하지 않고 절단 라인 D1 ∼ D7로 분리되는 개소에서는 아일런드부(60)와 리드부(61)가 연속하고 있다. 또한, 절단 라인 D1 ∼ D7의 교차하는 개소(소자 탑재부의 4구석에 상당한다)에는 공통 기판(30)을 관통하는 관통 구멍(62)이 형성되며, 공통 기판(30)의 이면에 형성한 후에 표면 전극이 되는 도전 패턴에 접속되어 있다. 이에 따라, 아일런드부(60)와 리드부(61)가 각각 이면측의 표면 전극에 전기적으로 접속된다.
이러한 공통 기판(30)에 대해, 포팅에 의해 모든 반도체 칩(39)을 수지(52)로 피복하는 공정, 수지(52)의 표면을 평탄화하는 공정, 소자마다 수지(52)와 공통 기판을 동시에 절단하는 공정을 거침으로써, 도 5b에 도시한 바와 같은 반도체 장치를 얻는다. 도 5는 완성 후의 반도체 장치를 나타내는 단면도이며, 동일한 개소의 동일한 부호에 대한 설명은 생략한다. 또한, 관통 구멍을 통해서 공통 기판(30)의 표면측의 아일런드부(60) 및 리드부(61)와 공통 기판(30) 이면측의 표면 전극(63)이 접속되어 있다. 표면 전극(63)은 금도금으로 이루어지는 도전 패턴이다. 프린트 기판 상으로의 실장은 전번의 실시예와 마찬가지이다.
이상의 방법에 의해서 제조된 반도체 장치는 이하의 장점을 갖는다. 본 발명의 제조 방법에 의해서 제조한 반도체 장치는 금속제 리드 단자가 패키지로부터 돌출하지 않으므로, 실장 면적을 반도체 장치의 패키지의 크기와 동일한 정도의 크기로 할 수 있다. 따라서, 반도체 장치의 실장 면적에 대한 능동 부분[반도체 칩(39)의 칩 사이즈를 의미한다]의 비인 실장 유효 면적을 도 6에 비해서 대폭 증대하고 전자 기기의 경박 단소화에 기여할 수 있다.
트랜스퍼 몰드 기술을 이용하여 개개에 패키징하는 경우에 비해서 헛되게하는 수지를 적게 할 수 있으며 재료비의 저감으로 이어진다.
패키지의 외형을 다이싱 장치의 블레이드로 절단함으로써 구성했으므로 패키지 외형의 치수 정밀도를 향상할 수 있으며, 이것에 의해서 소형 패키지를 정밀도 좋게 생산할 수 있다. 이것은 공통 기판(30)으로서 리드 프레임을 이용한 경우, 아일런드(33)의 면적을 증대할 수 있는 것을 의미한다. 즉, 트랜스퍼 몰드 기술에 의한 몰드 금형과 리드 프레임과의 정렬 정밀도가 플러스·마이너스 50μ 정도인데 대해 다이싱 장치에 의한 다이싱 블레이드와 리드 프레임과의 정렬 정밀도는 플러스·마이너스 10μ 정도로 작게 할 수 있다. 정렬 정밀도를 작게 할 수 있는 것은 아일런드(33)의 면적을 증대하여 탑재 가능한 반도체 칩(39)의 칩 면적을 증대할 수 있는 것을 의미하고, 이것도 상기 유효 실장 면적 효율을 향상시킨다.
또한, 상술한 실시예에서는 3단자형 반도체 장치에 대해서 설명을 했지만, 리드 단자를 3개 이상 구비하는 것과 같은 장치에도 적용이 가능하다.
또한, 상술한 실시예에서는, 각 아일런드에 1개의 반도체 칩(39)을 고착하였지만, 1개의 아일런드에 예를 들면 트랜지스터를 복수개 고착하는 것 및 트랜지스터와 종형 파워 MOSFET 등의 다른 소자와의 복합 고착도 가능하다.
또한, 상술한 실시예에서는, 반도체 칩(39)에 트랜지스터를 형성했지만, 예를 들면, 파워 MOSFET, IGBT, HBT 등의 디바이스를 형성한 반도체 칩이라도 본 발명에 응용할 수 있는 것은 설명할 필요도 없다. 덧붙여, 리드 단자의 갯수를 증대함으로서 BIP, MOS형 등의 집적 회로 등에도 응용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 리드 단자(34)가 패키지로부터 돌출하지 않은 반도체 장치를 얻을 수 있게 된다. 따라서, 반도체 장치를 실장할 때의 무효 공간을 삭감하고, 고밀도 실장에 알맞은 반도체 장치를 얻을 수 있다.
패키지의 외형을 다이싱 블레이드에 의한 절단면으로 구성함으로써, 아일런드(33)와 수지(52)의 단부면과의 치수 정밀도를 향상할 수 있다. 따라서, 아일런드(33)의 면적을 증대하여 수납 가능한 반도체 칩(39)의 칩 사이즈를 증대할 수 있다.
트랜스퍼 몰드 기술을 이용하여 개개에 패키징하는 경우에 비교하여 헛되게하는 수지를 적게 할 수 있으며 재료비의 저감으로 이어진다.
포팅 기술에 의해서 피복한 수지(52)의 왜곡 표면을 평탄화하는 가공을 행한 후에 다이싱하여 개개의 반도체 장치로 추출하므로, 패키지 외형의 치수 정밀도를 유지할 수 있다. 그 때문에, 자동 실장에 알맞은 반도체 장치를 제조할 수 있다.

Claims (5)

  1. 반도체 칩을 고착하기 위한 복수개의 소자 탑재부를 갖는 공통 기판을 준비하는 공정과,
    상기 소자 탑재부마다 반도체 칩을 고착하는 공정과,
    상기 공통 기판의 상측으로부터 수지를 공급하여, 상기 반도체 칩을 포함하여 복수개의 소자 탑재부를 연속한 수지층으로 피복하는 공정과,
    상기 연속한 수지층의 상면을 평탄면으로 가공하는 공정과,
    상기 연속한 수지층을 상기 소자 탑재부마다 상기 공통 기판과 동시에 절단하여 개개의 반도체 장치로 분리하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 공통 기판이 리드 프레임인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 공통 기판이 절연 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 평탄면으로 가공하는 공정이 다이싱 블레이드에 의한 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 개개의 반도체 장치로 분리하는 공정이 다이싱 블레이드에 의한 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
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