DE112014000506T5 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents
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- H01L2924/3511—Warping
Abstract
Description
- Technischer Bereich
- Die vorliegende Erfindung betrifft die Form einer Halbleitervorrichtung, und insbesondere betrifft die vorliegende Erfindung das Einschränken einer erhöhten Profilhöhe aufgrund von Krümmung, die durch Unterschiede des Wärmeausdehnungskoeffizienten bei Elementen, die eine Halbleitervorrichtung ausbilden, verursacht ist.
- Stand der Technik
- BGA-Halbleitervorrichtungen (Kugelgitteranordnung) sind im Allgemeinen so gebaut, dass ein Halbleiterchip an einer Oberfläche einer Verdrahtungsplatte angebracht ist, wobei diese Oberfläche der Verdrahtungsplatte durch ein Versiegelungsharz bedeckt ist, sodass der Halbleiterchip bedeckt ist, wie zum Beispiel in Patentdokument 1 beschrieben.
- Die Verdrahtungsplatte, der Halbleiterchip und das Versiegelungsharz, die eine Halbleitervorrichtung ausbilden, weisen normalerweise unterschiedliche Wärmeausdehnungskoeffizienten auf. Die Krümmung wird in dem Halbleiterchip aufgrund des Unterschieds der Wärmeausdehnungskoeffizienten erzeugt. In einer Halbleitervorrichtung, in der konvexe Krümmung erzeugt wurde, ragt der zentrale Teil vom umliegenden Teil vor, während in einer Halbleitervorrichtung, in der konkave Krümmung erzeugt wurde, der umliegende Teil vom zentralen Teil vorragt. In jedem Fall weist die tatsächliche Halbleitervorrichtung, die aufgrund des Unterschieds der Wärmeausdehnungskoeffizienten der Bestandteilelemente gekrümmt ist, Regionen auf, die in größerem Ausmaß als eine Halbleitervorrichtung in einem Idealzustand ohne Krümmung vorragen. Die Gegenwart dieser Vorsprünge wirkt in eine Richtung, die die Gesamthöhe der Halbleitervorrichtung erhöht, und ist ein Faktor, um die Profilhöhe der Halbleitervorrichtung im Wesentlichen zu erhöhen.
- Es bestand in den letzten Jahren eine Nachfrage für dünnere und kompaktere tragbare Vorrichtungen etc. und die Halbleitervorrichtungen, die in solche Vorrichtungen inkorporiert sind, müssen ebenfalls dünner und kompakter sein. Unter diesen Umständen steigt die Gesamthöhe der Halbleitervorrichtung nach dem Anbringen, wenn ein großes Ausmaß an Krümmung in einer Halbleitervorrichtung erzeugt ist, und folglich entsteht eine Situation, in der die Halbleitervorrichtung nicht länger in eine tragbare Vorrichtung inkorporiert werden kann und die Produktionsausbeute sich verschlechtert.
- Indem die Wärmeausdehnungskoeffizienten der Bestandteilelemente der Halbleitervorrichtung so nah wie möglich aneinander angeordnet sind, ist es möglich, das Ausmaß der Krümmung auf ein gewisses Ausmaß zu beschränken. Es gibt dafür jedoch Grenzen, und daher bestehen Einschränkungen bei der Kombination von Materialien in Halbleitervorrichtungen.
- Patentdokument 2 kann als ein Dokument zitiert werden, das eine Erfindung beschreibt, die mit der vorliegenden Erfindung assoziiert wird. Dieses Dokument beschreibt ein Verfahren, bei dem vier Positionen an den Ecken einer Halbleitervorrichtung mit einer vertieften Form ausgestattet sind, um Rissbildung oder Ausbrechen an den Ecken der Halbleitervorrichtung zu verhindern. Dieses Dokument berücksichtigt die Krümmung der Halbleitervorrichtung nicht. Außerdem wird ein neuer Schritt in diesem Dokument hinzugefügt, um Aussparungen in einem Versiegelungsharz auszubilden.
- Die Patentdokumente 1 und 2 werden als Dokumente zitiert, die Technik in Bezug auf die vorliegende Erfindung beschreiben.
- Dokumente des Standes der Technik
- Patentdokumente
-
- Patentdokument 1:
JP 2012-169398 A - Patentdokument 2:
JP 2002-100702 A - Zusammenfassung der Erfindung
- Problem, das durch die Erfindung gelöst werden soll
- Die vorliegende Erfindung wurde angesichts der oben beschriebenen Situation entwickelt, und das Problem, das durch die vorliegende Erfindung gelöst werden soll, liegt im Verhindern einer erhöhten Profilhöhe einer Halbleitervorrichtung als Folge davon, dass ein Teil der Halbleitervorrichtung aufgrund von Formverzerrung wie etwa Krümmung, die in der Halbleitervorrichtung erzeugt wurde, vorragt.
- Mittel zum Lösen des Problems
- Um das oben erwähnte Problem zu lösen, stellt eine Art der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, das insofern gekennzeichnet ist, dass es einen der folgenden Schritte umfasst: einen Probenherstellungsschritt, in dem eine Probenhalbleitervorrichtung hergestellt wird; einen Probenmessschritt, in dem ein Messwert in Bezug auf die Krümmung der Probe entnommen wird; einen Entfernungsregionsbestimmungsschritt, in dem eine Entfernungsregion, die eine Region zum Entfernen von einer Versiegelungsharzschicht darstellt, die eine Oberfläche der Halbleitervorrichtung bedeckt, die auf der entgegengesetzten Seite eines Substrats positioniert ist, wenn die Halbleitervorrichtung auf dem Substrat angebracht ist, gemäß dem Messwert bestimmt wird; und einen Herstellungsschritt, der ein Schritt ist, bei dem die Halbleitervorrichtung hergestellt wird, umfassend einen Schritt, bei dem die Versiegelungsharzschicht ausgebildet wird, nachdem die Entfernungsregion entfernt wird.
- Vorteil der Erfindung
- Gemäß der vorliegenden Erfindung wird eine Entfernungsregion, die eine Region umfasst, die von einer Halbleitervorrichtung vorragt, bestimmt und gemäß einem Messergebnis einer Probenhalbleitervorrichtung entfernt, und es ist daher möglich, eine erhöhte Profilhöhe der Halbleitervorrichtung zu verhindern, die auftreten würde, wenn eine vorragende Region übriggelassen werden würde.
- Kurze Beschreibung der Figuren
- [
1 ] ist ein Flussdiagramm zum Veranschaulichen des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung; - [
2 ] ist ein Diagramm, um eine in eine konkave Form gekrümmte Probe1 zu veranschaulichen, die vor der Herstellung der Halbleitervorrichtung, die als der Zielgegenstand dient, durch das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt wird; - [
3 ] ist ein Diagramm, um ein Beispiel einer Entfernungsregion8 zu veranschaulichen; - [
4 ] ist ein Diagramm, um ein Beispiel einer Entfernungsregion8 zu veranschaulichen; - [
5 ] ist ein Diagramm, um eine in eine konkave Form gekrümmte Probe20 zu veranschaulichen, die vor der Herstellung der Halbleitervorrichtung, die als der Zielgegenstand dient, durch das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung hergestellt wird; - [
6 ] ist ein Diagramm, um ein Beispiel einer Entfernungsregion27 zu veranschaulichen; - [
7 ] ist ein Diagramm, um ein Beispiel einer Entfernungsregion27 zu veranschaulichen; - [
8 ] ist eine Draufsicht, die die schematische Konfiguration einer Halbleitervorrichtung40 gemäß der beispielhaften Ausführungsform 1 zeigt; - [
9 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen A-A' in8 zeigt; - [
10 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen B-B' in8 zeigt; - [
11 ] ist eine Querschnittansicht, die eine Struktur zeigt, in der die Halbleitervorrichtung40 gemäß der beispielhaften Ausführungsform 1 als ein Gehäuse auf einer anderen Halbleitervorrichtung gestapelt ist; - [
12 ] ist ein Diagramm, um ein Beispiel des Verfahrens zum Herstellen der Halbleitervorrichtung40 zu veranschaulichen; - [
13 ] ist ein Diagramm einer Hauptverdrahtungsplatte70 in dem Schritt in12(a) , dargestellt als Ansicht von oben; - [
14 ] ist ein Diagramm der Hauptverdrahtungsplatte70 in dem Schritt in12(b) , dargestellt als Ansicht von oben; - [
15 ] ist ein Diagramm der Hauptverdrahtungsplatte70 in dem Schritt in12(e) , dargestellt als Ansicht von oben; - [
16 ] ist eine Draufsicht, die die schematische Konfiguration einer Halbleitervorrichtung80 gemäß der beispielhaften Ausführungsform 2 zeigt; - [
17 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen E-E' in16 zeigt; - [
18 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen F-F' in16 zeigt; - [
19 ] ist eine Draufsicht, die die schematische Konfiguration einer Halbleitervorrichtung90 gemäß der beispielhaften Ausführungsform 3 zeigt; - [
20 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen G-G' in19 zeigt; - [
21 ] ist eine Querschnittansicht, die die schematische Konfiguration zwischen H-H' in19 zeigt; - [
22 ] ist eine Ansicht des Querschnitts A-A' einer Halbleitervorrichtung100 gemäß der beispielhaften Ausführungsform 4; und - [
23 ] ist eine Ansicht des Querschnitts B-B' der Halbleitervorrichtung100 gemäß der beispielhaften Ausführungsform 4. - Art der Ausführungsform der Erfindung
- Es ist das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Art der Ausführungsform der vorliegenden Erfindung beschrieben. Gemäß dem erfindungsgemäßen Herstellungsverfahren wird eine Probe einer Halbleitervorrichtung vor der Herstellung der Halbleitervorrichtung hergestellt, die als Zielprodukt dient, und die Probe wird gemessen, um Messwerte in Bezug auf die Größenordnung und Richtung der Krümmung zu erhalten. Die Krümmung führt dazu, dass die Oberfläche der Probenhalbleitervorrichtung, die auf einem Substrat angebracht ist, spezifischer Teil einer Versiegelungsharzschicht ist, um sich über eine festgelegte Referenzoberfläche hinaus auszudehnen. Wenn die Region über die Referenzoberfläche hinaus als „Vorsprungregion” bezeichnet wird, dann wird gemäß diesem Verfahren eine Region, die die Vorsprungregion der Versiegelungsharzschicht umfasst, bestimmt, eine Entfernungsregion zu sein, die beim Verfahren des Herstellens der Halbleitervorrichtung, die als das Produkt dient, entfernt wird.
- In Bezug auf
1 wird eine Probenhalbleitervorrichtung vor der Herstellung der Halbleitervorrichtung, die als das Endprodukt hergestellt wird, hergestellt (Schritt S1). Wie in2 gezeigt, umfasst eine Probe1 : eine Verdrahtungsplatte2 , einen Halbleiterchip3 , der an der Verdrahtungsplatte2 angebracht ist, eine Versiegelungsharzschicht4 zum Bedecken der Verdrahtungsplatte2 und des Halbleiterchips3 , ein Substrat6 zum Anbringen der Verdrahtungsplatte2 und Lotkugeln5 zum Verbinden der Verdrahtungsplatte2 und des Substrats6 . Das Verfahren zum Herstellen der Probe1 ist gleich wie das Verfahren zum Herstellen einer herkömmlichen Halbleitervorrichtung. Die Verdrahtungsplatte2 , der Halbleitervorrichtung3 und die Versiegelungsharzschicht4 sind aus unterschiedlichen Materialien gemacht, sodass die Wärmeausdehnungskoeffizienten davon ebenfalls unterschiedlich sind. Es wird eine konkave Krümmung in der Probe1 auf dem Substrat6 wie in2 gezeigt als Folge dieses Unterschiedes des Wärmeausdehnungskoeffizienten und der Größe und Form etc. der Verdrahtungsplatte2 , des Halbleiterchips3 und der Versiegelungsharzschicht4 erzeugt. In2 wurde die tatsächliche Krümmung einer Halbleitervorrichtung übertrieben dargestellt, um beim Verständnis der vorliegenden Erfindung zu helfen. - Die Größenordnung und Richtung etc. der Krümmung und der Werte, die sich auf die Krümmung beziehen, werden dann durch tatsächliches Messen der Probe
1 gemessen (Schritt S2). - Die Vorsprungregion wird dann gemäß den Messwerten, die in Schritt S2 erhalten wurden, und einer festgelegten Referenzoberfläche
7 erhalten (Schritt S3). Die Referenzoberfläche7 stellt zum Beispiel die Höhe der Halbleitervorrichtung von der Substratoberfläche dar, wenn eine Halbleitervorrichtung, die den Endtargetteil darstellt, auf einem Substrat unter Verwendung der Lotkugeln angebracht ist. Wenn eine konkave Krümmung wie bei Probe1 erzeugt wird, bilden die Umfangskanten der Probe1 und insbesondere die oberen Seiten der vier Ecken der Versiegelungsharzschicht4 , wenn die Probe rechteckig ist, wie in3 und4 gezeigt Vorsprungregionen11 aus, die wie Dreieckspyramiden geformt sind. - Es werden dann Entfernungsregionen
8 gemäß den Vorsprungregionen11 bestimmt (Schritt S4). Die Form der Entfernungsregionen8 sollte die Vorsprungregionen11 umfassen. Beispielsweise dient die Entfernungsregion8 in3 dazu, die Vorsprungregion11 von der Versiegelungsharzschicht4 als Teil eines imaginären Zylinders zu entfernen, in dem die schräge Linie auf der linken Seite des rechtwinkeligen Dreiecks, das die Vorsprungregion11 in3 anzeigt, die Mittelachse darstellt, und die schräge Linie auf der rechten Seite des gleichen rechtwinkeligen Dreiecks den Radius darstellt. Außerdem dient die Entfernungsregion8 in4 dazu, die Vorsprungregion11 von der Versiegelungsharzschicht4 als Teil einer imaginären Kugel zu entfernen, die einen Mittelpunkt auf der Verlängerungslinie der schrägen Linie auf der linken Seite des rechtwinkeligen Dreiecks aufweist, das die Vorsprungregion11 in3 anzeigt. - Nachdem auf diese Weise die Entfernungsregionen
8 bestimmt wurden, wird die Halbleitervorrichtung, die als das Endprodukt dient, hergestellt. Die Entfernungsregionen8 werden in dem Herstellungsprozess entfernt (Schritt S5). - Die oben erwähnte Beschreibung betrifft einen Fall, in dem die Halbleitervorrichtung in einer konkaven Form gekrümmt ist, aber die vorliegende Erfindung kann auch angewandt werden, wenn die Halbleitervorrichtung in einer konvexen Form gekrümmt ist. Wie in
5 gezeigt ist eine Probe20 in einer konvexen Form gekrümmt. Auf die gleiche Weise wie bei der Probe1 umfasst die Probe20 eine Verdrahtungsplatte21 , einen Halbleiterchip22 , eine Versiegelungsharzschicht23 , Lotkugeln24 und ein Substrat25 . Die Probe20 folgt einer konvexen Form, sodass der Mittelpunkt davon höher als eine Referenzoberfläche26 ist. Eine Entfernungsregion27 sollte eine Form aufweisen, die eine Vorsprungregion31 umfasst, und wie in6 gezeigt kann die Entfernungsregion27 dazu dienen, einen Teil der Versiegelungsharzschicht23 in der Form eines Zylinders zu entfernen, die die Vorsprungregion31 umfasst, oder wie in7 gezeigt kann die Entfernungsregion27 zum Beispiel dazu dienen, einen Teil der Versiegelungsharzschicht23 als Teil einer Kugel zu entfernen, die die Vorsprungregion31 umfasst. - Beispielhafte Ausführungsform 1
- Die in
8 gezeigte Halbleitervorrichtung40 ist als beispielhafte Ausführungsform 1 beschrieben. Die Halbleitervorrichtung40 wird gemäß dem oben erwähnten Verfahren zum Herstellen einer Halbleitervorrichtung hergestellt und entspricht einer Probe1 , die eine konkave Krümmung aufweist. Wenn die Halbleitervorrichtung40 von oben gesehen wird, während sie auf einem Substrat angebracht ist, das nicht dargestellt ist, sind wie in8 gezeigt erste Aussparungen42a ,42b ,42c ,42d an den vier Ecken der Oberfläche einer Versiegelungsharzschicht41 ausgebildet, die die Oberfläche der Halbleitervorrichtung40 bedeckt und den oben erwähnten Entfernungsregionen8 entspricht. Außerdem ist eine zweite Aussparung43 , die eine Identifizierungsmarkierung wie etwa einen Firmennamen oder Produktnamen („XXX” ist in der Figur als ein Beispiel angegeben) darstellt, in einer im Wesentlichen zentralen Position der Versiegelungsharzschicht41 ausgebildet. Die Halbleitervorrichtung40 ist auf einem Substrat, das nicht dargestellt ist, mit der Zwischenschaltung von Lotkugeln angebracht, die an den Positionen der Kreise, die in gestrichelten Linien in den Figuren gezeichnet sind, angeordnet sind. - Wie im Querschnitt A-A in
9 und im Querschnitt B-B in10 gezeigt weist die Halbleitervorrichtung40 eine Struktur auf, in der ein Halbleiterchip46 , der durch ein Klebelement45 haftschlüssig mit einer Verdrahtungsplatte44 verbunden ist, durch die Versiegelungsharzschicht41 bedeckt ist. Der Halbleiterchip46 ist zum Beispiel ein Speicherchip. Stege48 , die entsprechend mit Lotkugeln47 angeordnet sind, sind auf der unteren Oberfläche der Verdrahtungsplatte44 bereitgestellt. Die Bereiche zwischen Elektrodenkontaktstellen49 des Halbleiterchips46 und Verbindungskontaktstellen50 der Verdrahtungsplatte44 sind durch Drähte51 verbunden. - Wie aus
9 und10 klar ist, weist die Halbleitervorrichtung40 eine konkave Krümmung auf. Wie in10 gezeigt ist die Krümmung auf den Diagonalen der Verdrahtungsplatte44 insbesondere größer als in den anderen Richtungen, und die Höhe befindet sich an Positionen, die den vier Ecken der Versiegelungsharzschicht41 entsprechen, auf einem Maximum. Wenn es eine konkave Krümmung wie bei der Halbleitervorrichtung40 gibt, sind daher die ersten Aussparungen42a –42d an den vier Ecken der Versiegelungsharzschicht41 ausgebildet, und folglich ist es möglich, die maximale Höhe der Halbleitervorrichtung40 zu verringern. Die ersten Aussparungen42a –42d sind zu einer größeren Tiefe ausgebildet als die zweite Aussparung43 . Beispielsweise sind die ersten Aussparungen42a –42d auf eine Tiefe von 10–60 μm und die zweite Aussparung43 auf eine Tiefe von 5–30 μm ausgebildet. - Gemäß der beispielhaften Ausführungsform 1 weist die Halbleitervorrichtung
40 eine konkave Krümmung auf, und die Gesamthöhe der Halbleitervorrichtung kann durch Ausbilden der ersten Aussparungen42a –42d an den höchsten Punkten auf der Oberfläche der Versiegelungsharzschicht41 verringert werden, sodass die Gesamthöhe nach dem Anbringen ebenfalls verringert werden kann. Außerdem kann das Ausmaß der Krümmung durch Verringern der Menge an Harz an den Ecken der Versiegelungsharzschicht41 verringert werden. Zusätzlich dazu ist es, wenn die Halbleitervorrichtung40 serienmäßig hergestellt wird, möglich, Schwankungen der Krümmung bei den einzelnen Halbleitervorrichtungen40 einzuschränken. Folglich kann der Einfall von Montagedefekten, wenn die Halbleitervorrichtung40 in eine andere Vorrichtung wie etwa einen tragbaren Informationsprozessor inkorporiert wird, verringert werden, und die Assemblierungsausbeute kann verbessert werden. - Es soll angemerkt werden, dass die zweite Aussparung
43 vorzugsweise auf der Oberfläche ausgebildet ist, wobei Positionen direkt über den Drähten51 , die den Halbleiterchip46 und die Verdrahtungsplatte44 verbinden, vermieden werden, wie in9 gezeigt. Durch Ausbilden der zweiten Vertiefung43 in einer solchen Position ist es möglich, zu verhindern, dass die Drähte51 von der Versiegelungsharzschicht41 freigelegt werden, wenn die Markierung durch Lasermarkierung ausgebildet ist. - Wie in
11 gezeigt kann die Halbleitervorrichtung40 auf einer anderen Halbleitervorrichtung60 gestapelt werden. In der Halbleitervorrichtung60 wird der Spalt zwischen einer Verdrahtungsplatte61 und einem Halbleiterchip62 mit einem Füllmaterial63 gefüllt. Der Halbleiterchip62 ist zum Beispiel ein Logikchip, und der Halbleiterchip62 ist durch Flip-Chip-Montage auf der Verdrahtungsplatte61 angebracht. Die Elektrodenkontaktstellen64 des Halbleiterchips62 und die Verbindungskontaktstellen65 der Verdrahtungsplatte61 sind durch Kontakthöcker66 verbunden. Verbindungsstege67 sind auf der oberen Oberfläche der Verdrahtungsplatte61 bereitgestellt. Die Lotkugeln47 sind zwischen den Stegen48 der Halbleitervorrichtung40 und den Verbindungsstegen67 der Halbleitervorrichtung60 ausgebildet. Es sind ferner Stege68 auf der unteren Oberfläche der Verdrahtungsplatte61 ausgebildet. Die Halbleitervorrichtung60 (und die darauf ausgebildete Halbleitervorrichtung40 ) sind auf einer anderen Verdrahtungsplatte, die nicht dargestellt ist, durch Ausbilden von Lotkugeln69 unter den Stegen68 angebracht. - Im Gegensatz zur Halbleitervorrichtung
40 ist eine Versiegelungsharzschicht nicht auf der Halbleitervorrichtung60 ausgebildet, sodass es weniger Krümmung als bei der Halbleitervorrichtung40 gibt. Wie in11 gezeigt ist die Halbleitervorrichtung40 , die ein großes Ausmaß an Krümmung aufweist, auf der Halbleitervorrichtung60 angebracht, die ein kleines Ausmaß an Krümmung aufweist. Der Durchmesser der Lotkugeln47 ist daher vorzugsweise zumindest gleich wie die Montagehöhe des Halbleiterchips62 , wenn die Halbleitervorrichtung40 angebracht ist. - Das Verfahren zum Herstellen der Halbleitervorrichtung
40 ist als Nächstes in Bezug auf12 beschrieben. - Eine Hauptverdrahtungsplatte
70 wie etwa jene, die in12(a) gezeigt ist, wird zuerst hergestellt. In der folgenden Beschreibung bezieht sich die obere Oberfläche auf die Oberfläche der Hauptverdrahtungsplatte70 auf der Seite, auf der die Halbleiterchips angebracht sind, während die untere Oberfläche sich auf die Oberfläche auf der entgegengesetzten Seite bezieht, auf der die Lotkugeln angebracht sind. Die Hauptverdrahtungsplatte70 umfasst einen Rahmenabschnitt72 und Produktausbildungsregionen71 , die jeder einzelnen Halbleitervorrichtung entsprechen. Trenn-Linien73 sind zwischen Produktausbildungsregionen71 und dem Rahmenabschnitt72 gebildet. Die Stege48 sind auf der unteren Oberfläche der Hauptverdrahtungsplatte70 ausgebildet.13 zeigt die obere Oberfläche der Hauptverdrahtungsplatte70 zu diesem Punkt von oben. Die obere Oberfläche der Hauptverdrahtungsplatte70 ist in 4 × 6 rechteckige Produktausbildungsregionen71 durch die Trenn-Linien73 aufgeteilt. Verbindungkontaktstellen50 sind in jeder der Produktausbildungsregionen71 ausgebildet. Positionierungslöcher74 sind in dem Rahmenabschnitt72 bereitgestellt. - Dann wird ein Klebelement
45 auf jede der Produktausbildungsregionen71 aufgebracht und ein Halbleiterchip46 wird darauf wie in12(b) gezeigt angebracht. Die Elektrodenkontaktstellen49 und die Verbindungskontaktstellen50 sind durch die Drähte51 in jedem Halbleiterchip verbunden.14 zeigt die obere Oberfläche der Hauptverdrahtungsplatte70 zu diesem Punkt von oben. - Als Nächstes wird wie in
12(c) die obere Oberflächenseite der Hauptverdrahtungsplatte70 mit einer Versiegelungsharzschicht75 bedeckt, in der ein wärmehärtbares Epoxidharz oder dergleichen unter Druck gesetzt und geschmolzen wurde, und diese Schicht wird durch Erhitzen oder dergleichen wie in12(d) gezeigt umgesetzt und gehärtet. - Als Nächstes wird der markierungsbildende Schritt durchgeführt. Beim markierungsbildenden Schritt wird die Oberfläche der Versiegelungsharzschicht
75 unter Verwendung einer Lasermarkierungsvorrichtung wie zum Beispiel etwa in12(e) gezeigt markiert, und die ersten Aussparungen42a –42d und die zweite Aussparung43 werden alle gemeinsam als Folge davon ausgebildet. Nachfolgendend werden die ersten Aussparungen42a –42d hierin als die „ersten Aussparungen42 ” bezeichnet, wenn nicht zwischen ihnen unterschieden werden muss. - Es wird ein YVO4-Laser (Yttriumvanadiumoxid) als der Laser für die Lasermarkierungsvorrichtung verwendet. Die Harzoberfläche der Versiegelungsharzschicht
75 wird mit Laserlicht bestrahlt und die Harzoberfläche wird mit etwa 5–30 μm abgetragen; als Folge erzeugt die Unebenheit, die durch das Abtragen erzeugt wurde, diffuse Reflexion, und die Markierung kann durch den Kontrast zur gepressten Harzoberfläche identifiziert werden. Die erwünschte Aussparung kann durch Bestrahlen der Versiegelungsharzschicht75 mit Laserlicht durch eine Maske, die ein festgelegtes Muster aufweist, oder durch Zeichnen eines festgelegten Musters auf die Versiegelungsharzschicht75 unter Verwendung von Laserlicht in der Oberfläche der Versiegelungsharzschicht75 ausgebildet werden. - Wie in
15 gezeigt sind die ersten Aussparungen42 durch Lasermarkieren an den Positionen der Schnittstelle der Trenn-Linien73 , die die Produktausbildungsregionen71 auf der Hauptverdrahtungsplatte70 definieren, als im Wesentlichen kreisförmige Aussparungen ausgebildet. Die ersten Aussparungen42 sind tiefer als die zweite Aussparung43 und sind so ausgebildet, dass sie eine Tiefe in der Größenordnung zum Beispiel von 10–60 μm aufweisen. - Außerdem wird im markierungsbildenden Schritt eine Identifizierungsmarkierung wie etwa ein Firmenname oder Produktname etc. ausgebildet, wenn die zweite Aussparung
43 in jeder der Vielzahl an Produktausbildungsregionen71 auf der Hauptverdrahtungsplatte70 zur gleichen Zeit wie die ersten Aussparungen42 ausgebildet wird. Die zweite Aussparung43 wird durch Schleifen der Oberfläche der Versiegelungsharzschicht41 der einzelnen Halbleitervorrichtungen40 durch Lasermarkierung ausgebildet. Angesichts dessen wird die Struktur unter der zweiten Aussparung43 vorzugsweise zum Bestimmen der Position, in der die zweite Aussparung43 ausgebildet ist, in Erwägung gezogen. Beispielsweise ist die zweite Aussparung43 vorzugsweise ausgebildet, um eine Position über den Drähten51 auf der Oberfläche der Versiegelungsharzschicht41 zu vermeiden, um die Tatsache zu berücksichtigen, dass die Verdrahtungsplatte44 und der Halbleiterchip46 durch Drähte51 verbunden sind. Auf diese Weise wird die Harzoberfläche durch Lasermarkierung geschliffen, und als Folge ist es möglich, eine Freilegung der Drähte51 von der Oberfläche der Versiegelungsharzschicht41 zu vermeiden. - Die Lotkugeln
47 werden dann auf den Stegen48 auf der unteren Oberfläche der Hauptverdrahtungsplatte70 wie in12(f) gezeigt angebracht. - Schließlich wird im Substrat-Trenn-Schritt wie in
12(g) gezeigt die Versiegelungsharzschicht75 haftschlüssig mit Dicing-Band verbunden, wobei die Versiegelungsharzschicht75 und die Hauptverdrahtungsplatte70 durch das Dicing-Band unterstützt werden. Danach werden die Hauptverdrahtungsplatte70 und die Versiegelungsharzschicht75 vertikal und horizontal entlang der Trenn-Linien73 unter Verwendung einer Trennschneide geschnitten, um die Struktur in einzelne Produktausbildungsregionen71 zu trennen, und als Folge werden einzelne Halbleitervorrichtungen40 erhalten. - Wie in
8 gezeigt ist eine Identifizierungsmarkierung als die zweite Aussparung43 im Wesentlichen im Mittelpunkt der Oberfläche der Versiegelungsharzschicht41 der Halbleitervorrichtung40 , die auf diese Weise hergestellt ist, ausgebildet, und bogenförmige Aussparungen, die tiefer als die zweite Aussparung43 sind und die ein Viertel eines Umfangs darstellen, sind als die ersten Aussparungen42 an den vier Ecken der Oberfläche der Versiegelungsharzschicht41 ausgebildet. - Wenn eine konkave Krümmung erzeugt wird – wobei der Mittelpunkt der Halbleitervorrichtung
40 vertieft und der umliegende Teil aus Gründen, die den Unterschied des Wärmeausdehnungskoeffizienten der Versiegelungsharzschicht41 , des Halbleiterchips46 und der Verdrahtungsplatte44 einschließen, erhöht wird –, wird die Krümmung so erzeugt, dass die vier Ecken am höchsten sind, wenn das Halbleitersubstrat40 auf einem Substrat oder dergleichen angebracht ist, aber die erhöhten Teile werden als die ersten Aussparungen42 geschliffen, sodass es möglich ist, zu verhindern, dass die Gesamthöhe der Halbleitervorrichtung aufgrund der konkaven Krümmung zunimmt. - Außerdem werden die ersten Aussparungen
42 alle gemeinsam ausgebildet, wenn die zweite Aussparung43 im markierungsbildenden Schritt ausgebildet wird. Die zweite Aussparung43 , d. h. die Identifizierungsmarkierung, wird in einem Schritt ausgebildet, der auch bei der Herstellung einer herkömmlichen Halbleitervorrichtung durchgeführt wird. Das bedeutet, dass es nicht notwendig ist, einen neuen Schritt nur mit dem Ziel, die ersten Aussparungen42 auszubilden, hinzuzufügen, und die ersten Aussparungen42 können nur durch Modifizieren eines Teils eines existierenden Schrittes ausgebildet werden. - Beispielhafte Ausführungsform 2
- Es ist eine Halbleitervorrichtung
80 , die die beispielhafte Ausführungsform 2 der vorliegenden Erfindung darstellt, beschrieben. In der oben beschriebenen beispielhaften Ausführungsform 1 waren zylindrische Aussparungen, die ein Viertel eines Bogens als die untere Oberfläche aufwiesen, als die ersten Aussparungen42 an den vier Ecken der Oberfläche der Halbleitervorrichtung40 , die eine konkave Krümmung aufwies, ausgebildet. Die Halbleitervorrichtung80 gemäß dieser beispielhaften Ausführungsform weist ebenfalls eine konkave Krümmung auf und entspricht der Probe1 in der Art der Ausführungsform, wobei jedoch die Form der ersten Aussparungen unterschiedlich ist. - Wie in
16 gezeigt sind die ersten Aussparungen82 in der Halbleitervorrichtung80 Stufen, die entlang der Umfangskante einer Versiegelungsharzschicht81 ausgebildet sind. Die Aussparungen42a –42d sind an den vier Ecken der Versiegelungsharzschicht81 in der beispielhaften Ausführungsform 1 ausgebildet und entsprechen den Entfernungsregionen8 , die in der Art der Ausführungsform beschrieben sind, aber in der beispielhaften Ausführungsform 2 sind Aussparungen ebenfalls in den geradlinigen Teilen am äußeren Umfang der Versiegelungsharzschicht81 zusätzlich zu den vier Ecken der Versiegelungsharzschicht81 ausgebildet. Die zweite Aussparung43 , der Halbleiterchip46 und Lotkugeln47 etc. sind gleich wie in der beispielhaften Ausführungsform 1 und weisen die gleichen Referenzzeichen auf. Sie sind nicht erneut beschrieben. - Hier ist ein Vergleich von
9 , die die beispielhafte Ausführungsform 1 betrifft, und von17 , die die beispielhafte Ausführungsform 2 betrifft, beschrieben. In der beispielhaften Ausführungsform 1 sind die ersten Aussparungen42 nur an den vier Ecken ausgebildet, es ist daher nicht möglich, eine Zunahme der Höhe der Bereiche auf den Seiten der Versiegelungsharzschicht41 , die durch die Krümmung in eine Richtung parallel zu den Außenumfangsseiten der Halbleitervorrichtung40 , zum Beispiel eine Krümmung in die A-A'-Richtung in8 , verursacht ist, zu vermeiden. Im Gegensatz dazu sind in der beispielhaften Ausführungsform 2 Stufen entlang der Außenumfangsseiten der Halbleitervorrichtung80 ausgebildet, sodass es möglich ist, eine Zunahme der Höhe der Bereiche auf den Seiten der Versiegelungsharzschicht81 , die durch die Krümmung in die E-E'-Richtung, nämlich eine sattelförmige Krümmung, verursacht ist, zu vermeiden. - Zusätzlich dazu ist aus einem Vergleich von
10 , die die beispielhafte Ausführungsform 1 betrifft, und von18 , die die beispielhafte Ausführungsform 2 betrifft, ersichtlich, dass die Halbleitervorrichtung80 auch Aussparungen an den vier Ecken aufweist und in dieser Hinsicht gleich wie die Halbleitervorrichtung40 ist, sodass es ebenfalls möglich ist, eine erhöhte Profilhöhe in Bezug auf die Krümmung in die F-F'-Richtung in16 , nämlich eine Krümmung in die Richtung der Diagonale der Halbleitervorrichtung80 , auf gleiche Weise wie in der beispielhaften Ausführungsform 1 zu vermeiden. - Es soll angemerkt werden, dass das Verfahren zum Herstellen der Halbleitervorrichtung
80 im Wesentlichen gleich wie das Verfahren zum Herstellen einer Halbleitervorrichtung40 ist. In der beispielhaften Ausführungsform 1 wurde die Halbleitervorrichtung40 durch Ausbilden von kreisförmigen Aussparungen an den Schnittstellen der Trenn-Linien73 hergestellt, aber in der beispielhaften Ausführungsform 2 sind streifenartige Aussparungen entlang der Trenn-Linien73 ausgebildet und nicht auf die Schnittstellen der Trenn-Linien73 beschränkt. - Beispielhafte Ausführungsform 3
- Es ist eine Halbleitervorrichtung
90 , die die beispielhafte Ausführungsform 3 der vorliegenden Erfindung darstellt, beschrieben. Die beispielhaften Ausführungsformen 1 und 2 basieren auf einer Halbleitervorrichtung, die konkave Krümmung aufweist. Im Gegensatz dazu weist die Halbleitervorrichtung90 konvexe Krümmung auf und entspricht der Probe20 in der Art der Ausführungsform. Die Höhe des zentralen Teils einer Versiegelungsharzschicht91 ist aufgrund der konvexen Krümmung verhältnismäßig höher, und die Höhe des umgebenden Teils ist verhältnismäßig niedriger. - Wie in
19 gezeigt weist die Halbleitervorrichtung90 erste und zweite Aussparungen auf die gleiche Weise wie in den beispielhaften Ausführungsformen 1 und 2 auf, aber die Positionen der Aussparungen sind unterschiedlich. Eine erste Aussparung92 ist im Wesentlichen im Mittelpunkt der Oberfläche der Versiegelungsharzschicht91 als eine Aussparung ausgebildet, die der Entfernungsregion8 , die in der Art der Ausführungsform beschrieben ist, entspricht. Außerdem ist eine zweite Aussparung93 , die eine Identifizierungsmarkierung oder dergleichen der Halbleitervorrichtung90 darstellt, zwischen einem Ende der Halbleitervorrichtung90 und der ersten Aussparung92 auf der Oberfläche der Versiegelungsharzschicht91 ausgebildet. Bestandteilelemente, die gleich wie in den beispielhaften Ausführungsformen 1 und 2 sind, haben die gleichen Referenzzeichen und sind nicht erneut beschrieben. Die erste Aussparung92 ist vorzugsweise so ausgebildet, dass sie den Bereich über den Drähten51 wie in20 gezeigt vermeidet. Damit wird eine Freilegung der Drähte51 von der ersten Aussparung92 vermieden. - Die Höhe des zentralen Teils der Versiegelungsharzschicht
91 ist naturgemäß aufgrund der konvexen Krümmung der Versiegelungsharzschicht91 am größten, und als Folge wird die Höhe der Halbleitervorrichtung90 nach oben gedrückt; durch Ausbilden der ersten Aussparung92 ist es möglich, eine durch die konvexe Krümmung verursachte erhöhte Profilhöhe der Halbleitervorrichtung90 zu vermeiden. - Beispielhafte Ausführungsform 4
- In der Art der Ausführungsform und den oben beschriebenen beispielhaften Ausführungsformen wurde eine Beschreibung einer Halbleitervorrichtung, die eine Struktur aufweist, in der ein einzelner Halbleiterchip in einer einzelnen Produktausbildungsregion angebracht und durch eine Versiegelungsharzschicht bedeckt ist, gegeben, aber die vorliegende Erfindung kann auch für eine Halbleitervorrichtung angewandt werden, die eine Struktur aufweist, in der eine Vielzahl an Halbleiterchips in einer einzelnen Produktausbildungsregion angebracht und durch eine Versiegelungsharzschicht bedeckt ist. Eine Halbleitervorrichtung
100 , die eine Struktur aufweist, in der zwei Halbleiterchips gestapelt und in einer einzelnen Produktausbildungsregion angebracht und durch eine Versiegelungsharzschicht bedeckt sind, ist in der beispielhaften Ausführungsform 4 beschrieben. - Die beispielhafte Ausführungsform 4 betrifft ein Beispiel, in dem die vorliegende Erfindung für eine Halbleitervorrichtung angewandt wird, die eine konkave Krümmung auf die gleiche Weise wie die beispielhafte Ausführungsform 1 aufweist, in der beispielhaften Ausführungsform 1 ist jedoch ein einzelner Halbleiterchip
46 auf einer Verdrahtungsplatte44 angebracht, während in der Halbleitervorrichtung100 gemäß dieser beispielhaften Ausführungsform ein Klebelement101 auf dem Halbleiterchip46 aufgebracht ist und ein getrennter Halbleiterchip102 außerdem darauf angebracht ist. - Das Erscheinungsbild der Halbleitervorrichtung
100 von oben gesehen unterscheidet sich nicht von der in8 gezeigten Halbleitervorrichtung40 .22 zeigt einen Querschnitt, der dem Querschnitt A-A' in8 entspricht, und23 zeigt einen Querschnitt, der dem Querschnitt B-B' entspricht. Wie von23 insbesondere klar ist, wird in dieser beispielhaften Ausführungsform eine erhöhte Profilhöhe der Halbleitervorrichtung100 durch Ausbilden der ersten Aussparungen42a –42d an den Positionen, die als Folge der konkaven Krümmung, die entlang der Diagonalrichtung der Halbleitervorrichtung100 erzeugt ist, die größte Höhe aufweisen, d. h. an den vier Ecken der Oberfläche der Versiegelungsharzschicht41 , verhindert. - Die vom vorliegenden Erfinder entwickelte Erfindung wurde gemäß den beispielhaften Ausführungsformen beschrieben, aber die vorliegende Erfindung beschränkt sich nicht auf diese beispielhaften Ausführungsformen und es liegt auf der Hand, dass verschiedene Modifizierungen innerhalb eines Schutzumfangs gemacht werden können, ohne vom wesentlichen Punkt der vorliegenden Erfindung abzuweichen.
- Beispielsweise sind als Beispiele der Entfernungsregionen
8 , auf die in der Art der Ausführungsform verwiesen ist, bogenförmige Aussparungen, die einen Mittelpunktswinkel von 90°C aufweisen, an den vier Ecken einer Halbleitervorrichtung durch Ausbilden von kreisförmigen Aussparungen an Schnittstellen von Trenn-Linien und durch Schneiden entlang der Trenn-Linien in einer Halbleitervorrichtung, die eine konkave Krümmung aufweist (beispielhafte Ausführungsform 1), ausgebildet, streifenartige Aussparungen sind entlang der vier Seiten einer Halbleitervorrichtung durch Ausbilden von streifenartigen Aussparungen an Schnittstellen von Trenn-Linien und durch Schneiden entlang der Trenn-Linien in einer Halbleitervorrichtung, die ebenfalls eine konkave Krümmung aufweist (beispielhafte Ausführungsform 2) so ausgebildet, dass sie die Seiten umgeben, und eine kreisförmige Aussparung ist im Wesentlichen im Mittelpunkt einer Halbleitervorrichtung ausgebildet, die eine konvexe Krümmung aufweist, aber die vorliegende Erfindung beschränkt sich nicht auf diese Beispiele. Gemäß einer Art der vorliegenden Erfindung wird, wenn die Krümmung in einer Halbleitervorrichtung aufgrund von Unterschieden der Wärmeausdehnungskoeffizienten oder Formen etc. der Versiegelungsharzschicht, des Halbleiterchips und der Verdrahtungsplatte erzeugt ist, eine Probe der Halbleitervorrichtung hergestellt, die Position, an der die Höhe der Probe aufgrund der Krümmung am größten ist, identifiziert und ein Teil, der diese Position umfasst, zur gleichen Zeit geschliffen, wie eine Identifizierungsmarkierung geschliffen wird, vorzugsweise unter Verwendung einer Lasermarkierungsvorrichtung oder dergleichen, und als Folge wird eine erhöhte Profilhöhe der Halbleitervorrichtung, die das Endprodukt ist, verhindert. Demgemäß sollte die Position, in der die ersten Aussparungen entsprechend den Entfernungsregionen ausgebildet sind, die eine oder die mehreren Positionen umfassen, die tatsächlich das höchste Profil aufweisen, wenn die Probe gemessen wird, und die vorliegende Erfindung soll nicht so aufgefasst werden, dass sie auf die oben beschriebenen Formen oder Positionen beschränkt ist. - Ein Teil oder die Gesamtheit der oben beschriebenen Art der Ausführungsform kann auch wie in den folgenden zusätzlichen Anmerkungen beschrieben sein, aber die Art der Ausführungsform beschränkt sich nicht darauf.
- (Zusätzliche Anmerkung 1)
- Eine Halbleitervorrichtung, die dadurch gekennzeichnet ist, dass sie:
eine Verdrahtungsplatte;
einen Halbleiterchip, der auf einer Oberfläche der Verdrahtungsplatte angebracht ist; und
eine Versiegelungsharzschicht, die auf der Oberfläche der Verdrahtungsplatte so ausgebildet ist, dass sie den Halbleiterchip bedeckt, umfasst, und
die Versiegelungsharzschicht eine Oberfläche auf der der Verdrahtungsplatte entgegengesetzten Seite aufweist und die Oberfläche in eine festgelegte Richtung gekrümmt ist, und
eine Aussparung in der Region, die den höchsten Punkt der Oberfläche, die in die festgelegte Richtung gekrümmt ist, darstellt, ausgebildet ist. - (Zusätzliche Anmerkung 2)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 1 beschrieben, die dadurch gekennzeichnet ist, dass eine Oberfläche der Versiegelungsharzschicht auf konkave Weise gekrümmt ist, und
die Aussparung in der Region eines Endes der Oberfläche der Versiegelungsharzschicht ausgebildet ist. - (Zusätzliche Anmerkung 3)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 1 beschrieben, die dadurch gekennzeichnet ist, dass eine Oberfläche der Versiegelungsharzschicht auf konkave Weise gekrümmt ist, und
die Aussparung in einer Region im Wesentlichen im Zentrum der Oberfläche der Versiegelungsharzschicht ausgebildet ist. - (Zusätzliche Anmerkung 4)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 2 beschrieben, die dadurch gekennzeichnet ist, dass die Aussparung als ein einzelnes Element entlang einer Außenkante der Oberfläche der Versiegelungsharzschicht ausgebildet ist.
- (Zusätzliche Anmerkung 5)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 1 beschrieben, die dadurch gekennzeichnet ist, dass eine Markierung auf der Oberfläche der Versiegelungsharzschicht ausgebildet ist, wobei die Markierung an einer Position ausgebildet ist, wobei die Aussparung vermieden wird.
- (Zusätzliche Anmerkung 6)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 5 beschrieben, die dadurch gekennzeichnet ist, dass die Verdrahtungsplatte und der Halbleitervorrichtung elektrisch durch eine Vielzahl an Drähte verbunden sind, und
die Aussparung und die Markierung an Positionen ausgebildet sind, wobei eine Region auf der Oberfläche der Versiegelungsharzschicht, die über der Vielzahl an Drähten positioniert ist, vermieden wird. - (Zusätzliche Anmerkung 7)
- Eine Halbleitervorrichtung, die dadurch gekennzeichnet ist, dass sie:
eine Verdrahtungsplatte;
einen Halbleiterchip, der auf einer Oberfläche der Verdrahtungsplatte angebracht ist; und
eine Versiegelungsharzschicht, die auf der Oberfläche der Verdrahtungsplatte so ausgebildet ist, dass sie den Halbleiterchip bedeckt;
eine erste Aussparung, die auf einer Oberfläche der Versiegelungsharzschicht ausgebildet ist; und
eine zweite Aussparung, die auf einer Oberfläche der Versiegelungsharzschicht ausgebildet ist und eine größere Tiefe von der Oberfläche als die erste Aussparung aufweist,
umfasst. - (Zusätzliche Anmerkung 8)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 7 beschrieben, die dadurch gekennzeichnet ist, dass die erste Aussparung in einer Region im Wesentlichen im Mittelpunkt der Oberfläche der Versiegelungsharzschicht ausgebildet ist, und
die zweite Aussparung in der Region eines Endes der Oberfläche der Versiegelungsharzschicht ausgebildet ist. - (Zusätzliche Anmerkung 9)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 7 beschrieben, die dadurch gekennzeichnet ist, dass die zweite Aussparung in einer Region im Wesentlichen im Mittelpunkt der Oberfläche der Versiegelungsharzschicht ausgebildet ist, und
die erste Aussparung in einer unterschiedlichen Region als die erste Aussparung auf der Oberfläche der Versiegelungsharzschicht ausgebildet ist. - (Zusätzliche Anmerkung 10)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 8 beschrieben, die dadurch gekennzeichnet ist, dass die zweite Aussparung als ein Einzelelement entlang einer Außenkante der Oberfläche der Versiegelungsharzschicht ausgebildet ist.
- (Zusätzliche Anmerkung 11)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 7 beschrieben, die dadurch gekennzeichnet ist, dass die erste Aussparung eine Markierung ist, die auf der Oberfläche der Versiegelungsharzschicht ausgebildet ist.
- (Zusätzliche Anmerkung 12)
- Die Halbleitervorrichtung wie in der zusätzlichen Anmerkung 7 beschrieben, die dadurch gekennzeichnet ist, dass die Verdrahtungsplatte und der Halbleiterchip elektrisch durch eine Vielzahl an Drähten verbunden sind, und
die erste Aussparung und die zweite Aussparung an Positionen ausgebildet sind, wobei eine Region auf der Oberfläche der Versiegelungsharzschicht vermieden wird, die über der Vielzahl an Drähten positioniert ist. - Es soll angemerkt werden, dass diese Patentanmeldung die Priorität basierend auf der
japanischen Patentanmeldung 2013-9285 - Bezugszeichenliste
-
- 1, 20
- Probe
- 2, 21
- Verdrahtungsplatte
- 3, 22, 62, 102
- Halbleiterchip
- 4, 23, 41, 75, 81, 91
- Versiegelungsharzschicht
- 5, 24
- Lotkugel
- 6, 25
- Substrat
- 7, 26
- Referenzoberfläche
- 8, 27
- Entfernungsregion
- 11, 31
- Vorsprungregion
- 12, 13, 32, 33
- Nichtvorsprungregion
- 40, 60, 80, 90, 100
- Halbleitervorrichtung
- 42a, 42b, 42c, 42d, 82, 93
- erste Aussparung
- 43, 92
- zweite Aussparung
- 44
- Verdrahtungsplatte
- 45, 101
- Klebelement
- 46
- Halbleiterchip
- 47, 69
- Lotkugel
- 48, 68
- Steg
- 49, 64
- Elektrodenkontaktstelle
- 50, 65
- Verbindungskontaktstelle
- 51
- Draht
- 63
- Füllung
- 66
- Kontakthöcker
- 67
- Verbindungssteg
- 70
- Hauptverdrahtungsplatte
- 71
- Produktausbildungsregion
- 72
- Rahmenabschnitt
- 73
- Trenn-Linie
- 74
- Positionierungsloch
Claims (7)
- Verfahren zum Herstellen einer Halbleitervorrichtung, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: einen Probenherstellungsschritt, in dem eine Probenhalbleitervorrichtung hergestellt wird; einen Probenmessschritt, in dem ein Messwert in Bezug auf die Krümmung der Probe entnommen wird; einen Entfernungsregionsbestimmungsschritt, in dem eine Entfernungsregion, die eine Region zum Entfernen von einer Versiegelungsharzschicht darstellt, die eine Oberfläche der Halbleitervorrichtung bedeckt, die auf der entgegengesetzten Seite eines Substrats positioniert ist, wenn die Halbleitervorrichtung auf dem Substrat angebracht ist, gemäß dem Messwert bestimmt wird; und einen Herstellungsschritt, der ein Schritt ist, bei dem die Halbleitervorrichtung hergestellt wird, umfassend einen Schritt, bei dem die Versiegelungsharzschicht ausgebildet wird, nachdem die Entfernungsregion entfernt wird.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sowohl die Probe als auch die Halbleitervorrichtung mit einer Verdrahtungsplatte, einem Halbleiterchip und einer Versiegelungsharzschicht bereitgestellt sind, und sowohl die Verdrahtungsplatte, der Halbleiterchip und die Versiegelungsharzschicht der Probe als auch die Verdrahtungsplatte, der Halbleiterchip und die Versiegelungsharzschicht der Halbleitervorrichtung aus den gleichen Materialien oder aus Materialien gemacht sind, die zumindest den gleichen Wärmeausdehnungskoeffizienten aufweisen.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Entfernungsregion eine Vorsprungregion umfasst, die eine Region der Versiegelungsharzschicht ist, worin die Höhe vom Substrat eine festgelegte Höhe übersteigt, wenn die Probe auf dem Substrat angebracht ist.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Herstellungsschritt die folgenden Schritte umfasst: einen Schritt, in dem eine Verdrahtungsplatte, die eine Vielzahl an Produktbereichen aufweist, die durch Trenn-Linien definiert sind, hergestellt wird; einen Schritt, in dem ein oder mehrere Halbleiterchips in jeder der Vielzahl an Produktbereichen angebracht werden; einen Schritt, in dem eine Versiegelungsharzschicht auf der Verdrahtungsplatte so ausgebildet wird, dass die Vielzahl an Produktbereichen zusammen bedeckt wird; einen Schritt, in dem die Entfernungsregion von der Versiegelungsharzschicht durch Lasermarkieren entfernt wird; und einen Schritt, in dem das Produkt durch Schneiden der Verdrahtungsplatte und der Versiegelungsharzschicht entlang der Trenn-Linien in einzelne Produktbereiche aufgeteilt wird.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine Markierung durch Lasermarkieren in jedem Teil der Versiegelungsharzschicht, die der Vielzahl an Produktbereichen entspricht, vor, nach oder gleichzeitig mit dem Schritt, in dem die Entfernungsregion entfernt wird, ausgebildet wird.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Krümmung konkav ist und die Entfernungsregion eine Außenkante der Versiegelungsharzschicht umfasst.
- Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Krümmung konvex ist und die Entfernungsregion im Wesentlichen den Mittelpunkt der Versiegelungsharzschicht umfasst.
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Families Citing this family (7)
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Family Cites Families (6)
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---|---|---|---|---|
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