JP2002100702A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002100702A
JP2002100702A JP2000288375A JP2000288375A JP2002100702A JP 2002100702 A JP2002100702 A JP 2002100702A JP 2000288375 A JP2000288375 A JP 2000288375A JP 2000288375 A JP2000288375 A JP 2000288375A JP 2002100702 A JP2002100702 A JP 2002100702A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
semiconductor
sealing resin
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000288375A
Other languages
English (en)
Inventor
Hiroaki Fujimoto
博昭 藤本
Ryuichi Sawara
隆一 佐原
Masanori Nano
匡紀 南尾
Toshiyuki Fukuda
敏行 福田
Toru Nomura
徹 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000288375A priority Critical patent/JP2002100702A/ja
Publication of JP2002100702A publication Critical patent/JP2002100702A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体装置を実装基板へ実装する際、半導体
装置の角部の割れ、カケが発生し、基板実装時の信頼性
低下が懸念されていた。 【解決手段】 半導体装置の各コーナー部分の４箇所
は、その上面，下面部分がその内側に曲面をなして凹ん
だ凹部形状９を有し、この凹部形状９の構造により、角
部を除去されているため半導体装置を実装基板へ実装す
る際、そのコーナー部の割れ、カケの発生を防止するこ
とができ、二次実装時の信頼性低下を防止できるもので
ある。特に封止樹脂６の上面部分に対する衝撃による封
止樹脂６の割れ、カケを防止できるものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子が搭載さ
れた基板の上面が封止樹脂で封止され、基板底面にボー
ル電極が付設されたボールグリッドアレイ（ＢＧＡ）タ
イプの半導体装置およびその製造方法に関するものであ
り、特に実装基板等への二次実装時の信頼性を高めた半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】エリアアレイタイプの半導体装置とし
て、半導体素子が搭載された基板の上面が封止樹脂で封
止され、基板底面にボール電極が付設されたＢＧＡタイ
プの半導体装置がある。
【０００３】以下、従来の半導体装置について図面を参
照しながら説明する。図９，図１０，図１１は従来の半
導体装置として、ＢＧＡ型の半導体装置を示す図であ
り、図９は平面図、図１０は底面図、図１１は図９のＡ
−Ａ１箇所，図１０のＢ−Ｂ１箇所の断面図である。
【０００４】図９，図１０および図１１に示すように従
来の半導体装置は、上面に配線電極１を有し、底面にそ
の配線電極１と基板内部で電気的に接続したパッド電極
（図示せず）と、そのパッド電極上にボール電極２を有
した樹脂基板３と、樹脂基板３の上面のボンディング位
置に搭載された半導体素子４と、半導体素子４と樹脂基
板３の配線電極１とを電気的に接続した金属細線５と、
樹脂基板３の上面を封止した絶縁性の封止樹脂６とより
構成されたものである。従来の半導体装置において外形
形状としては、各側面は垂直な面を有し、全体として矩
形状をなしているものである。なおこの外形形状は製造
過程上の形状である。
【０００５】また従来の半導体装置において、樹脂基板
３に付設されたボール電極２は半田ボールであり、実装
基板への二次実装の際の高接続信頼性のために付設され
ている。またその配置においては樹脂基板３の底面に対
して格子状に配置されているものである。
【０００６】次に従来の半導体装置の製造方法について
説明する。図１２〜図１５は従来の半導体装置の製造方
法を示す図であり、図１２（ａ）は平面図、図１２
（ｂ）は底面図であり、図１３，図１４，図１５は平面
図である。また図１４，図１５においては一部、内部構
造を透過した平面図としている。
【０００７】まず図１２（ａ），（ｂ）に示すように、
絶縁性樹脂より構成され、上面に複数の配線電極１を備
え、底面にその配線電極と基板内部で電気的に接続した
パッド電極７を備えた半導体素子搭載用の樹脂基板３を
用意する。パッド電極７は後工程でボール電極が付設さ
れる部分である。またここで用意する樹脂基板３は、１
枚の基板に複数の半導体素子を搭載し、その後で個々の
半導体装置に分割するための大型の基板を用意するもの
である。図１２中、破線で示した領域が個々の半導体装
置に分割される際の区切りラインである。また図１２
（ａ）において、各配線電極１で包囲された中央領域が
半導体素子を搭載するボンディング位置を構成するもの
である。
【０００８】次に図１３（ａ）に示すように、図１２に
示したような樹脂基板３を用意し、図１３（ｂ）に示す
ように、樹脂基板３の上面の各ボンディング位置に対し
て各々、半導体素子４を接着剤により接着固定して搭載
する。
【０００９】次に図１４（ａ）に示すように、樹脂基板
３上に搭載した半導体素子４の電極パッド（図示せず）
と樹脂基板３の上面に設けられた配線電極１とを金属細
線５により電気的に接続する。
【００１０】そして図１４（ｂ）に示すように、樹脂基
板３の上面全面を封止樹脂６により封止する。この封止
樹脂６による上面封止はトランスファーモールドにより
行う。なお図１４（ｂ）においては配線電極１，半導体
素子４の各構成を透過した状態を破線で示しており、金
属細線は省略している。
【００１１】そして図１５に示すように、上面が封止樹
脂６で全面封止された樹脂基板３に対して、回転ブレー
ドにより各半導体素子単位に切断することにより、個片
化された半導体装置８を得るものである。ここで得られ
た半導体装置の構造としては図９，図１０，図１１に示
した構造と同一であるため図示は省略する。
【００１２】ここで回転ブレードによる切断の際は、樹
脂基板３に設けた分割用の区切りラインに沿って切断す
ることにより、精度よく個片状の半導体装置を得ること
ができる。通常、この回転ブレードによる分割は、半導
体製造工程で用いられるダイシング設備によって行うも
のである。また個片に分割切断する際、基板の底面側か
ら切断する場合と、基板上面の封止樹脂６側から切断す
る場合とがある。
【００１３】個片化した各半導体装置に対しては、後工
程として樹脂基板３の底面のパッド電極に半田ボールを
付設してボール電極を形成し、外部端子を構成する。
【００１４】以上のように従来は、複数個の半導体素子
を搭載可能な大型の基板を用いて、その基板に半導体素
子を搭載、電気的な接続、樹脂封止を行い、最終に一括
切断で個片に分離するという工程によりＢＧＡ型の半導
体装置を製造していた。
【００１５】
【発明が解決しようとする課題】しかしながら前記従来
の半導体装置およびその製造方法では、複数個の半導体
素子を搭載可能な大型の基板を用いて、その基板に半導
体素子を搭載し、電気的な接続後、樹脂封止を行い、最
後に個片にブレード切断するという工程によりＢＧＡ型
の半導体装置を製造していたため、その製造上の特徴と
して、得られた半導体装置の外形形状が各側面が垂直な
面を有し、全体として矩形状をなしているものであっ
た。そのため半導体装置の各コーナー部分の４箇所には
角部が存在することとなる。この角部の存在により、半
導体装置を実装基板へ実装する（二次実装）際、その角
部の割れ、カケが発生する場合があり、二次実装時の信
頼性低下が懸念されていた。
【００１６】本発明は製造効率の低下を招くことなく半
導体装置を製造するとともに、実装基板等への二次実装
時の信頼性を高めた半導体装置およびその製造方法を提
供することを目的とする。
【００１７】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、上面に配線電極を有
し、底面に前記配線電極とその基板内部で電気的に接続
したパッド電極とを有した基板と、前記基板の上面に搭
載された半導体素子と、前記半導体素子と前記基板の前
記配線電極とを電気的に接続した接続手段と、前記基板
上の半導体素子領域を含む上面を封止した封止樹脂とよ
りなる半導体装置であって、少なくとも前記半導体装置
の各コーナー部分の４箇所の上面部分がその内側に曲面
をなして凹んだ凹部形状を有している半導体装置であ
る。
【００１８】また本発明の半導体装置は、上面に配線電
極を有し、底面に前記配線電極とその基板内部で電気的
に接続したパッド電極とを有した基板と、前記基板の上
面に搭載された半導体素子と、前記半導体素子と前記基
板の前記配線電極とを電気的に接続した接続手段と、前
記基板上の半導体素子領域を含む上面を封止した封止樹
脂とよりなる半導体装置であって、少なくとも前記半導
体装置の各コーナー部分の４箇所の底面部分がその内側
に曲面をなして凹んだ凹部形状を有している半導体装置
である。
【００１９】具体的には、凹部形状は、その平面形状と
して概ね円形の４分の１部分の形状をなしている半導体
装置である。
【００２０】また、基板底面のパッド電極にはボール電
極が設けられている半導体装置である。
【００２１】前記構成の通り本発明の半導体装置は、半
導体装置の各コーナー部は凹部形状を有し、半導体装置
を実装基板へ実装する（二次実装）際、そのコーナー部
の割れ、カケの発生を防止することができ、二次実装時
の信頼性低下を防止できるものである。特にコーナー部
分の封止樹脂の上面部分に対する衝撃による封止樹脂の
割れ、カケを防止できるものである。これにより、封止
樹脂の割れた欠片が実装基板上に残存して実装の妨げと
なることを防止できる。
【００２２】本発明の半導体装置の製造方法は、上面に
複数の配線電極を備え、底面に前記配線電極と基板内部
で電気的に接続した複数のパッド電極を備えた半導体素
子搭載用の基板を用意する工程と、前記基板の上面に対
して半導体素子を接着固定して搭載する工程と、前記基
板上に搭載した半導体素子と前記基板の上面の配線電極
とを電気的に接続する工程と、前記基板の上面領域の実
質的に全面を封止樹脂により封止する工程と、前記基板
の封止樹脂上の個々の半導体装置に分割する際の区切り
ラインの各交差点の中心点に対して凹部加工を施し、前
記封止樹脂を研削して円形の凹部形状を形成する工程
と、上面が封止樹脂で封止され、凹部形状が形成された
基板に対して、回転ブレードにより個片化した半導体装
置に切断する工程とよりなる半導体装置の製造方法であ
る。
【００２３】具体的には、上面が封止樹脂で封止され、
凹部形状が形成された基板に対して、回転ブレードによ
り個片化した半導体装置に切断する工程は、基板底面側
から切断する半導体装置の製造方法である。
【００２４】また、半導体装置に個片化する前に基板の
底面のパッド電極にボール電極を付設する工程を有する
半導体装置の製造方法である。
【００２５】また、用意する基板は１枚の基板上に複数
の半導体素子が搭載でき、個々の半導体装置に分割する
ことができる基板である半導体装置の製造方法である。
【００２６】前記構成の通り本発明の半導体装置の製造
方法は、複数個の半導体素子を搭載可能な大型の基板を
用いて、最終的に一括切断で個片の半導体装置に分離す
るという工程を用いた場合でも、半導体装置の各コーナ
ー部分の４箇所に対してその内側に曲面をなして凹んだ
凹部形状を有したＢＧＡ型の半導体装置を効率よく製造
できるものである。
【００２７】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
【００２８】まず本発明の半導体装置の一実施形態につ
いて説明する。
【００２９】本実施形態の半導体装置は基本構成とし
て、その上面に複数の半導体素子が搭載され、その上面
の全面が封止樹脂で一括封止された樹脂基板に対して、
個々の半導体装置単位に切断して形成された半導体装置
である。
【００３０】図１，図２，図３および図４は本実施形態
の半導体装置を示す図であり、図１は平面図、図２は底
面図、図３は図１のＣ−Ｃ１箇所，図２のＤ−Ｄ１箇所
の断面図、図４は図１のＥ−Ｅ１箇所，図２のＦ−Ｆ１
箇所の断面図である。
【００３１】図１，図２，図３および図４に示すよう
に、本実施形態の半導体装置は、上面に配線電極１を有
し、底面にその配線電極１と基板内部で電気的に接続し
たパッド電極（図示せず）と、そのパッド電極上にボー
ル電極２を有した樹脂基板３と、樹脂基板３の上面のボ
ンディング位置に搭載された半導体素子４と、半導体素
子４と樹脂基板３の配線電極１とを電気的に接続した金
属細線５と、樹脂基板３の上面を封止したエポキシ樹脂
等の絶縁性の封止樹脂６とより構成されたものである。
【００３２】ここで本実施形態の半導体装置は図４に示
すように、半導体装置の各コーナー部分の４箇所だけ
は、その上面，下面部分がその内側に曲面をなして凹ん
だ凹部形状９を有し、他の面として上面は平坦な水平面
を有し、また各側面は平坦な垂直面を有し、各コーナー
部分を除いては扁平な直方体形状を有しているものであ
る。凹部形状９の具体的な形状としては、平面形状とし
て概ね円形の４分の１部分の形状をなし、断面形状とし
て曲面を有した凹状の形状をなしている。このコーナー
部の凹部形状９の構造により角部が除去され、かつ曲面
を有してくぼんでいるので、半導体装置を実装基板へ実
装する（二次実装）際、そのコーナー部の割れ、カケの
発生を防止することができ、二次実装時の信頼性低下を
防止できるものである。特に凹部形状９は曲面を有して
内側に凹んだ凹状の形状をなしているので、ベベル形状
に比べてより外部からの衝撃に対して耐性を有し、封止
樹脂６の上面部分に対する衝撃による封止樹脂６の割
れ、カケを防止できるものである。したがって封止樹脂
６の割れた欠片が実装基板上に残存して実装の妨げとな
ることを防止できる。
【００３３】また本実施形態の半導体装置において、樹
脂基板３に付設されたボール電極２は半田ボールであ
り、実装基板への二次実装の際の高接続信頼性のために
付設されている。またその配置においては樹脂基板３の
底面に対して格子状に配置されているものである。
【００３４】本実施形態の半導体装置において、実施形
態では半導体装置の各コーナー部分の４箇所として、上
面側の封止樹脂６のコーナー部と、底面側の樹脂基板３
のコーナー部に内側に曲面をなして凹んだ凹部形状９を
有しているが、上面側の封止樹脂６のコーナー部にのみ
凹部形状９を形成してもよく、また底面側の樹脂基板３
のコーナー部にのみ凹部形状９を形成してもよい。
【００３５】次に本発明の半導体装置の製造方法の一実
施形態について説明する。図５〜図８は本実施形態の半
導体装置の製造方法を示す図であり、図５（ａ）は平面
図、図５（ｂ）は底面図であり、図６，図７，図８は平
面図である。また図７，図８においては一部、内部構造
を透過した平面図としている。
【００３６】まず図５（ａ），（ｂ）を参照して本実施
形態で用いる樹脂基板について説明する。図５に示すよ
うに、絶縁性樹脂より構成され、上面に複数の配線電極
１を備え、底面にその配線電極と基板内部で電気的に接
続したパッド電極７を備えた半導体素子搭載用の樹脂基
板３を用意する。パッド電極７は後工程でボール電極が
付設される部分である。またここで用意する樹脂基板３
は、１枚の基板に複数の半導体素子を搭載し、その後で
個々の半導体装置に分割することができる大型の基板を
用意するものである。図５中、破線で示した領域が個々
の半導体装置に分割される際の区切りラインである。ま
た図５（ａ）において、各配線電極１で包囲された中央
領域が半導体素子を搭載するボンディング位置を構成す
るものである。
【００３７】本実施形態の半導体装置の製造方法として
は、まず図６（ａ）に示すように、図５に示したような
樹脂基板３を用意し、図６（ｂ）に示すように、樹脂基
板３の上面の各ボンディング位置に対して各々、半導体
素子４をその上面側を上にして接着剤により接着固定し
て搭載する。また半導体素子４の基板搭載については、
基板に対してフリップチップ実装でもよい。
【００３８】次に図７（ａ）に示すように、樹脂基板３
上に搭載した半導体素子４の電極パッド（図示せず）と
樹脂基板３の上面に設けられた配線電極１とを金属細線
５により電気的に接続する。なお本実施形態では前述の
通り、半導体素子４をその主面を上にして基板に搭載し
た構造により、金属細線５による電気的接続手段を示し
ているが、半導体素子をフェースダウンにより基板に対
してフリップチップ実装した場合はバンプによる接続手
段となるため金属細線の使用はない。
【００３９】そして図７（ｂ）に示すように、樹脂基板
３の上面領域の全面を封止樹脂６により封止する。この
封止樹脂６による上面封止はトランスファーモールドに
より行うもので、樹脂基板３の搬送部分等のマージン領
域を除いた実質的な全面を封止するものである。なお図
７（ｂ）においては配線電極１，半導体素子４の各構成
を透過した状態を破線で示しており、金属細線は省略し
ている。
【００４０】次に図８（ａ）に示すように、上面を封止
樹脂６で全面封止した樹脂基板３に対して、その樹脂基
板３の封止樹脂６上の個々の半導体装置に分割する際の
区切りラインの各交差点の中心点に凹部加工を施す。こ
の凹部加工は樹脂基板３の上面の封止樹脂６の面に対し
て行うもので、レーザー加工、エッチング加工、アッシ
ング加工により封止樹脂６を研削して円形の凹部形状を
形成するものである。図８（ａ）中、円形で示した部分
が凹部加工を施す領域である。また樹脂基板３上の区切
りラインの端部にも凹部加工を施すものである。ここで
封止樹脂６に対する凹部加工により、その厚み方向の形
状は加工精度の関係上、曲面を有した形状となる。また
図示はしていないが、樹脂基板３の底面側の個々の半導
体装置に分割する際の区切りラインの各交差点の中心点
に対しても凹部加工を施すものである。これにより封止
樹脂６側、樹脂基板３側に凹部形状を形成できる。もち
ろん前述の通り、封止樹脂６側、樹脂基板３側のいずれ
か一方の側にのみ凹部加工を施して凹部形状を形成して
もよい。なお、封止樹脂６の面上の半導体装置ごとの区
切りラインについては、区切り目印、例えばけがき線や
凹凸を封止樹脂６上に予め形成しておいてもよいし、赤
外線で区切り領域を認識してもよい。
【００４１】そして図８（ｂ）に示すように、上面が封
止樹脂６で全面封止され、凹部加工が施された樹脂基板
３に対して、回転ブレードにより分割用の区切りライン
に沿って各半導体素子単位に切断することにより、個片
化された半導体装置１０を得るものである。ここで得ら
れた半導体装置の構造としては図１，図２，図３，図４
に示した構造と同一であり、半導体装置１０の各コーナ
ー部分の４箇所は、その上面，下面部分がその内側に曲
面をなして凹んだ凹部形状９を有している。各半導体装
置の凹部形状９の具体的な形状としては、加工工程の形
状を受けて平面形状として円形の４分の１部分の形状を
なし、断面形状として曲面を有した凹状の形状をなして
いる。
【００４２】また回転ブレードによる切断の際は、樹脂
基板３に設けた分割用の区切りラインに沿って切断する
ことにより、精度よく個片状の半導体装置を得ることが
できる。通常、この回転ブレードによる分割は、半導体
製造工程で用いられるダイシング設備によって行うもの
である。また個片に分割切断する際、基板の底面側から
切断する場合と、基板上面の封止樹脂６側から切断する
場合とがあるが、本実施形態では樹脂基板３の底面側か
ら切断している。これにより樹脂基板を安定に保持した
状態で切断できる。
【００４３】個片化した各半導体装置に対しては、後工
程として樹脂基板３の底面のパッド電極に半田ボールを
付設してボール電極を形成し、外部端子を構成する。ま
たは樹脂基板を切断して個片化した半導体装置を形成す
る前に、樹脂基板全体に対して、樹脂基板の底面のパッ
ド電極上にボール電極を１枚の基板単位で形成すること
により効率よくボール電極を形成できる。
【００４４】以上のように本実施形態の半導体装置の製
造方法は、複数個の半導体素子を搭載可能な大型の基板
を用いて、最終的に一括切断で個片の半導体装置に分離
するという工程を用いた場合でも、半導体装置の各コー
ナー部分の４箇所に対してその内側に曲面をなして凹ん
だ凹部形状を有したＢＧＡ型の半導体装置を効率よく製
造できるものである。
【００４５】
【発明の効果】以上、実施形態で説明した通り、本発明
の半導体装置は、半導体装置の各コーナー部の凹部形状
の構造により、半導体装置を実装基板へ実装する（二次
実装）際、そのコーナー部分の割れ、カケの発生を防止
することができ、二次実装時の信頼性低下を防止できる
ものである。特に基板上面コーナー部の封止樹脂部分に
対する衝撃による封止樹脂の割れ、カケを防止できるも
のである。したがって半導体装置の特にコーナー部の封
止樹脂の割れを防止し、割れた欠片が実装基板上に残存
して実装の妨げとなることを防止できる。
【００４６】また本発明の半導体装置の製造方法は、複
数個の半導体素子を搭載可能な大型の基板を用いて、最
終的に一括ブレード切断で個片の半導体装置に分離する
という工程を用いた場合でも、半導体装置の各コーナー
部分の４箇所に対してその内側に曲面をなして凹んだ凹
部形状を有した半導体装置を効率よく製造できるもので
ある。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す平面図
【図２】本発明の一実施形態の半導体装置を示す底面図
【図３】本発明の一実施形態の半導体装置を示す断面図
【図４】本発明の一実施形態の半導体装置を示す断面図
【図５】本発明の一実施形態の半導体装置の製造方法を
示す図
【図６】本発明の一実施形態の半導体装置の製造方法を
示す平面図
【図７】本発明の一実施形態の半導体装置の製造方法を
示す平面図
【図８】本発明の一実施形態の半導体装置の製造方法を
示す平面図
【図９】従来の半導体装置を示す平面図
【図１０】従来の半導体装置を示す底面図
【図１１】従来の半導体装置を示す断面図
【図１２】従来の半導体装置の製造方法を示す図
【図１３】従来の半導体装置の製造方法を示す平面図
【図１４】従来の半導体装置の製造方法を示す平面図
【図１５】従来の半導体装置の製造方法を示す平面図
【符号の説明】
１ 配線電極 ２ ボール電極 ３ 樹脂基板 ４ 半導体素子 ５ 金属細線 ６ 封止樹脂 ７ パッド電極 ８ 半導体装置 ９ 凹部形状 １０ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南尾 匡紀 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 福田 敏行 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 野村 徹 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 上面に配線電極を有し、底面に前記配線
    電極とその基板内部で電気的に接続したパッド電極とを
    有した基板と、前記基板の上面に搭載された半導体素子
    と、前記半導体素子と前記基板の前記配線電極とを電気
    的に接続した接続手段と、前記基板上の半導体素子領域
    を含む上面を封止した封止樹脂とよりなる半導体装置で
    あって、少なくとも前記半導体装置の各コーナー部分の
    ４箇所の上面部分がその内側に曲面をなして凹んだ凹部
    形状を有していることを特徴とする半導体装置。
  2. 【請求項２】 上面に配線電極を有し、底面に前記配線
    電極とその基板内部で電気的に接続したパッド電極とを
    有した基板と、前記基板の上面に搭載された半導体素子
    と、前記半導体素子と前記基板の前記配線電極とを電気
    的に接続した接続手段と、前記基板上の半導体素子領域
    を含む上面を封止した封止樹脂とよりなる半導体装置で
    あって、少なくとも前記半導体装置の各コーナー部分の
    ４箇所の底面部分がその内側に曲面をなして凹んだ凹部
    形状を有していることを特徴とする半導体装置。
  3. 【請求項３】 凹部形状は、その平面形状として概ね円
    形の４分の１部分の形状をなしていることを特徴とする
    請求項１または請求項２に記載の半導体装置。
  4. 【請求項４】 基板底面のパッド電極にはボール電極が
    設けられていることを特徴とする請求項１または請求項
    ２に記載の半導体装置。
  5. 【請求項５】 上面に複数の配線電極を備え、底面に前
    記配線電極と基板内部で電気的に接続した複数のパッド
    電極を備えた半導体素子搭載用の基板を用意する工程
    と、前記基板の上面に対して半導体素子を接着固定して
    搭載する工程と、前記基板上に搭載した半導体素子と前
    記基板の上面の配線電極とを電気的に接続する工程と、
    前記基板の上面領域の実質的に全面を封止樹脂により封
    止する工程と、前記基板の封止樹脂上の個々の半導体装
    置に分割する際の区切りラインの各交差点の中心点に対
    して凹部加工を施し、前記封止樹脂を研削して円形の凹
    部形状を形成する工程と、上面が封止樹脂で封止され、
    凹部形状が形成された基板に対して、回転ブレードによ
    り個片化した半導体装置に切断する工程とよりなること
    を特徴とする半導体装置の製造方法。
  6. 【請求項６】 上面が封止樹脂で封止され、凹部形状が
    形成された基板に対して、回転ブレードにより個片化し
    た半導体装置に切断する工程は、基板底面側から切断す
    ることを特徴とする請求項５に記載の半導体装置の製造
    方法。
  7. 【請求項７】 半導体装置に個片化する前に基板の底面
    のパッド電極にボール電極を付設する工程を有すること
    を特徴とする請求項５に記載の半導体装置の製造方法。
  8. 【請求項８】 用意する基板は１枚の基板上に複数の半
    導体素子が搭載でき、個々の半導体装置に分割すること
    ができる基板であることを特徴とする請求項５に記載の
    半導体装置の製造方法。
JP2000288375A 2000-09-22 2000-09-22 半導体装置およびその製造方法 Pending JP2002100702A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000288375A JP2002100702A (ja) 2000-09-22 2000-09-22 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000288375A JP2002100702A (ja) 2000-09-22 2000-09-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002100702A true JP2002100702A (ja) 2002-04-05

Family

ID=18771969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000288375A Pending JP2002100702A (ja) 2000-09-22 2000-09-22 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2002100702A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115644A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
FR3048305A1 (fr) * 2016-02-26 2017-09-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique a bloc d'encapsulation localement d'epaisseur reduite

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014115644A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US9418907B2 (en) 2013-01-22 2016-08-16 Ps5 Luxco S.A.R.L. Method for manufacturing semiconductor device
FR3048305A1 (fr) * 2016-02-26 2017-09-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique a bloc d'encapsulation localement d'epaisseur reduite
US9818664B2 (en) 2016-02-26 2017-11-14 Stmicroelectronics (Grenoble 2) Sas Electronic device comprising an encapsulating block locally of smaller thickness
US10186466B2 (en) 2016-02-26 2019-01-22 Stmicroelectronics (Grenoble 2) Sas Electronic device comprising an encapsulating block locally of smaller thickness

Similar Documents

Publication Publication Date Title
JP4832782B2 (ja) 段差型ダイを有する半導体パッケージとその製造方法
US7553745B2 (en) Integrated circuit package, panel and methods of manufacturing the same
US8415807B2 (en) Semiconductor structure and method for making the same
US10340228B2 (en) Fabrication method of semiconductor package
KR100415279B1 (ko) 칩 적층 패키지 및 그 제조 방법
TW201308539A (zh) 具有增大焊接接觸面的晶圓級封裝結構及製備方法
TWI503928B (zh) 半導體封裝件及其製法與中介板結構
US9418907B2 (en) Method for manufacturing semiconductor device
JP3399453B2 (ja) 半導体装置およびその製造方法
US8143102B2 (en) Integrated circuit package system including die having relieved active region
CN110729255A (zh) 一种键合墙体扇出器件的三维封装结构和方法
CN108511409B (zh) 半导体芯片的晶圆级封装方法及其封装结构
TWI567894B (zh) 晶片封裝
JP2002134661A (ja) 半導体装置およびその製造方法
JP2002100707A (ja) 半導体装置およびその製造方法
CN210200699U (zh) 一种键合墙体扇出器件的三维封装结构
US20140077387A1 (en) Semiconductor package and fabrication method thereof
JP2002100703A (ja) 半導体装置およびその製造方法
KR101824727B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2002100702A (ja) 半導体装置およびその製造方法
US20220028699A1 (en) Chip-substrate composite semiconductor device
KR101515613B1 (ko) 인터포저를 포함하는 반도체 패키지 및 그 제조방법
JP2010135565A (ja) 半導体装置及びその製造方法
WO2024052967A1 (ja) 半導体装置の製造方法、構造体及び半導体装置
CN116425111B (zh) 一种传感器芯片的封装方法和封装结构