JP2002026182A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002026182A
JP2002026182A JP2000206305A JP2000206305A JP2002026182A JP 2002026182 A JP2002026182 A JP 2002026182A JP 2000206305 A JP2000206305 A JP 2000206305A JP 2000206305 A JP2000206305 A JP 2000206305A JP 2002026182 A JP2002026182 A JP 2002026182A
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adhesive sheet
resin layer
semiconductor device
dicing
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Koji Iketani
浩司 池谷
Takayuki Tani
孝行 谷
Takao Shibuya
隆生 渋谷
Haruo Hyodo
治雄 兵藤
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】トランスファーモールド後はリードフレームか
ら微小パッケージの個別の半導体装置に分離されるの
で、測定やテーピング時に表裏の判別やリードの位置な
どで極めて取り扱いが難しく作業性が大幅に悪化する欠
点があった。 【解決手段】 本発明は、複数の搭載部を有する基板の
該搭載部の各々に半導体チップを固着し、前記各搭載部
に固着した前記半導体チップの各々を共通の樹脂層で被
覆した後に、前記基板を前記樹脂層を当接させて粘着シ
ートに貼り付け、ダイシングおよび測定を前記粘着シー
トに貼り付けられた状態で行うことにより、個別の半導
体装置に分離することなく粘着シートで一体に支持され
た状態で測定を行うことに特徴を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にリードレスによりパッケージ外形を縮小
して実装面積を低減し、大幅なコストダウンが可能な半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造においては、ウェハか
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ１回の封止工程で複数個の半
導体装置が同時に封止されている。
【０００３】図１２は、トランスファーモールド工程を
示す。トランスファーモールド工程では、ダイボンド、
ワイヤボンドにより半導体チップ１が固着されたリード
フレーム２を、上下金型３Ａ、３Ｂで形成したキャビテ
ィ４の内部に設置し、キャビティ４内にエポキシ樹脂を
注入することにより、半導体チップ１の封止が行われ
る。このようなトランスファーモールド工程の後、リー
ドフレーム２を各半導体チップ１毎に切断して、個別の
半導体装置が製造される（例えば特開平０５−１２９４
７３号）。
【０００４】この時、図１３に示すように、金型３Ｂの
表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入
するための樹脂源５と、ランナー６、及びランナー６か
ら各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲー
ト７とが設けられている。これらは全て金型３Ｂ表面に
設けた溝である。短冊状のリードフレームであれば、１
本のリードフレームに例えば１０個の半導体チップ１が
搭載されており、１本のリードフレームに対応して、１
０個のキャビティ４と１０本のゲート７、及び１本のラ
ンナー６が設けられる。そして、金型３表面には例えば
リードフレーム２０本分のキャビティ４が設けられる。
【０００５】図１４は、上記のトランスファーモールド
によって製造した半導体装置を示す。トランジスタ等の
素子が形成された半導体チップ１がリードフレームのア
イランド８上に半田等のろう材９によって固着実装さ
れ、半導体チップ１の電極パッドとリード１０とがワイ
ヤ１１で接続され、半導体チップ１の周辺部分が上記キ
ャビティの形状に合致した樹脂１２で被覆され、樹脂１
２の外部にリード端子１０の先端部分が導出されたもの
である。
【０００６】
【発明が解決しようとする課題】従来のパッケージで
は、外部接続用のリード端子１０を樹脂１２から突出さ
せるので、リード端子１０の先端部までの距離を実装面
積として考慮しなくてはならず、樹脂１２の外形寸法よ
り実装面積の方が遥かに大きくなるという欠点がある。
【０００７】また、従来のトランスファーモールド技術
では、圧力をかけ続けた状態で硬化させることから、ラ
ンナー６とゲート７においても樹脂が硬化し、このラン
ナー６等に残った樹脂は廃棄処分となる。そのため、上
記のリードフレームを用いた手法では、製造すべき半導
体装置個々にゲート７を設けるので、樹脂の利用効率が
悪く、樹脂の量に対して製造できる半導体装置の個数が
少ないという欠点があった。
【０００８】更に、トランスファーモールド後はリード
フレームから微小パッケージの個別の半導体装置に分離
されるので、測定やテーピング時に表裏の判別やリード
の位置などで極めて取り扱いが難しく作業性が大幅に悪
化する欠点があった。
【０００９】
【課題を解決するための手段】本発明は、上述した各事
情に鑑みて成されたものであり、複数の搭載部を有する
基板の該搭載部の各々に半導体チップを固着し、前記各
搭載部に固着した前記半導体チップの各々を共通の樹脂
層で被覆した後に、前記基板を前記樹脂層を当接させて
粘着シートに貼り付け、ダイシングおよび測定を前記粘
着シートに貼り付けられた状態で行うことにより、個別
の半導体装置に分離することなく粘着シートで一体に支
持された状態で測定を行うことに特徴を有する。
【００１０】また本発明では、複数の搭載部を有する基
板の該搭載部の各々に半導体チップを固着し、前記各搭
載部に固着した前記半導体チップの各々を共通の樹脂層
で被覆した後に、前記基板を前記樹脂層を当接させて粘
着シートに貼り付け、ダイシングおよび測定を前記粘着
シートに貼り付けられた状態で行い、更に前記粘着シー
トに貼り付けられた半導体素子を直接キャリアテープに
収納することにより、キャリアテープに収納するまで個
別の半導体装置に分離することなく粘着シートで一体に
支持された状態で作業を行えることに特徴を有する。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
【００１２】本発明の第１の工程は、図１から図３に示
すように、複数の搭載部を有する基板を準備することに
ある。
【００１３】まず図１に示すように、１個の半導体装置
に対応する搭載部２０を複数個分、例えば１００個分を
１０行１０列に縦横に配置した大判の基板２１を準備す
る。基板２１は、セラミックやガラスエポキシ等からな
る絶縁基板であり、それらが１枚あるいは数枚重ね合わ
されて、合計の板厚が２００〜３５０μｍと製造工程に
おける機械的強度を維持し得る板厚を有している。
【００１４】基板２１の各搭載部２０の表面には、タン
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板２１の
裏面側には、外部接続電極としての電極パターンが形成
されている。
【００１５】図２（Ａ）は基板２１の表面に形成した導
電パターンを示す平面図、図２（Ｂ）は基板２１の断面
図である。
【００１６】点線で囲んだ各搭載部２０は、例えば長辺
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン２４となる。導電パターンは、各搭載部２０内に
おいてアイランド部２５とリード部２６を形成し、これ
らのパターンは各搭載部２０内において同一形状であ
る。アイランド部２５は半導体チップを搭載する箇所で
あり、リード部２６は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部２５からは２本の
第１の連結部２７が連続したパターンで延長される。こ
れらの線幅はアイランド部２５よりも狭い線幅で、例え
ば０．１ｍｍの線幅で延在する。第１の連結部２７はダ
イシングライン２４を超えて隣の搭載部２０のリード部
２６に連結する。更に、リード部２６からは各々第２の
連結部２８が、第１の連結部２７とは直行する方向に延
在し、ダイシングライン２４を越えて隣の搭載部２０の
リード部２４に連結する。第２の連結部２８は更に、搭
載部２０群の周囲を取り囲む共通連結部２９に連結す
る。このように第１と第２の連結部２７、２８が延在す
ることによって、各搭載部２０のアイランド部２５とリ
ード部２６とを電気的に共通接続する。これは金等の電
解メッキを行う際に、共通電極とするためである。
【００１７】図２（Ｂ）を参照して、絶縁基板２１に
は、各搭載部２０毎にスルーホール３０が設けられてい
る。スルーホール３０の内部はタングステンなどの導電
材料によって埋設されている。そして、各スルーホール
３０に対応して、裏面側に外部電極３１を形成する。
【００１８】図３は、基板２１を裏面側から観測して外
部電極３１ａ〜３１ｄのパターンを示した平面図であ
る。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄ
は、搭載部２０の端から０．０５〜０．１ｍｍ程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール３０
を介して共通連結部２９に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン２４を横断するのは線幅が
狭い第１と第２の連結部２７、２８だけにすることがで
きる。
【００１９】本発明の第２の工程は、図４に示すよう
に、搭載部の各々に半導体チップを固着し、ワイヤーボ
ンディングすることにある。
【００２０】金メッキ層を形成した基板２１の各搭載部
２０毎に、半導体チップ３３をダイボンド、ワイヤボン
ドする。半導体チップ３３はアイランド部２５表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
３３の電極パッドとリード部３２ａ、３２ｂとを各々ワ
イヤ３４で接続する。半導体チップ３３としては、バイ
ポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の
能動素子を形成している。バイポーラ素子を搭載した場
合は、アイランド部２５に接続された外部電極３１ａ、
３１ｂがコレクタ端子であり、リード部２６に各々接続
された外部電極３１ｃ、３１ｄがベース・エミッタ電極
となる。
【００２１】次に、本発明の第３の工程は、図５に示す
ように、基板の上を樹脂層で被覆し、各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆することに
ある。
【００２２】図５（Ａ）に示すように、基板２１の上方
に移送したディスペンサ（図示せず）から所定量のエポ
キシ系液体樹脂を滴下（ポッティング）し、すべての半
導体チップ３３を共通の樹脂層３５で被覆する。例えば
一枚の基板２１に１００個の半導体チップ３３を搭載し
た場合は、１００個全ての半導体チップ３３を一括して
被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ
（松下電工製）を用いた。滴下した液体樹脂は比較的粘
性が高く、表面張力を有しているので、その表面が湾曲
する。
【００２３】続いて図５（Ｂ）に示すように、滴下した
樹脂層３５を１００〜２００度、数時間の熱処理（キュ
ア）にて硬化させた後に、湾曲面を研削することによっ
て樹脂層３５の表面を平坦面に加工する。研削にはダイ
シング装置を用い、ダイシングブレード３６によって樹
脂層３５の表面が基板２１から一定の高さに揃うよう
に、樹脂層３５表面を削る。この工程では、樹脂層３５
の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少
なくとも最も外側に位置する半導体チップ３３を個別半
導体装置に分離したときに、規格化したパッケージサイ
ズの樹脂外形を構成できるように、その端部まで拡張す
る。前記ブレードには様々な板厚のものが準備されてお
り、比較的厚めのブレードを用いて、切削を複数回繰り
返すことで全体を平坦面に形成する。
【００２４】また、滴下した樹脂層３５を硬化する前
に、樹脂層３５表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
【００２５】次に、本発明の第４の工程は、図６に示す
ように、基板２１を樹脂層３５を当接させて粘着シート
５０を貼り付けることにある。
【００２６】図６（Ａ）に示すように、基板２１を反転
し、樹脂層３５の表面に粘着シート５０（たとえば、商
品名：ＵＶシート、リンテック株式会社製）を貼り付け
る。先の工程で樹脂層３５表面を平坦且つ基板２１表面
に対して水平の面に加工したことによって、樹脂層３５
側に貼り付けても基板２１が傾くことなく、その水平垂
直の精度を維持することができる。
【００２７】図６（Ｂ）に示すように、ステンレス製の
リング状の金属枠５１に粘着シート５０の周辺を貼り付
け、粘着シート５０の中央部分には６個の基板２１が間
隔を設けて貼り付けられる。
【００２８】次に、本発明の第５の工程は、図７に示す
ように、基板の裏面側から、搭載部毎に、基板と樹脂層
とをダイシングして、個々の半導体装置に分離すること
にある。
【００２９】図７（Ａ）に示すように、搭載部２０毎に
基板および樹脂層３５を切断して各々の半導体装置に分
離する。切断にはダイシング装置のダイシングブレード
３６を用い、ダイシングライン２４に沿って樹脂層３５
と基板２１とを同時にダイシングすることにより、搭載
部２０毎に分割した半導体装置を形成する。ダイシング
工程においては前記ダイシングブレード３６がダイシン
グシート５０の表面に到達するような切削深さで切断す
る。この時には、基板２１の裏面側からも観測可能な合
わせマーク（例えば、基板２１の周辺部分に形成した貫
通孔や、金メッキ層の一部）をダイシング装置側で自動
認識し、これを位置基準として用いてダイシングする。
また、電極パターン３１ａ、３１ｂ、３１ｃ、３１ｄや
アイランド部２５がダイシングブレード３６に接しない
パターン設計としている。これは、金メッキ層の切断性
が比較的悪いので、金メッキ層のバリが生じるのを極力
防止する事を目的にしたものである。従って、ダイシン
グブレード３６と金メッキ層とが接触するのは、電気的
導通を目的とした第１と第２の接続部２７、２８のみで
ある。
【００３０】図７（Ｂ）に示すように、金属枠５１に周
辺を貼り付けられた粘着シート５０に貼り付けられた複
数枚の基板２１は１枚ずつダイシングライン２４を認識
して、ダイシング装置で縦方向の各ダイシングライン２
４に従って分離され、続いて金属枠５１を９０度回転さ
せて横方向の各ダイシングライン２４に従って分離され
る。ダイシングにより分離された各半導体装置は粘着剤
で粘着シート５０にそのままの状態で指示されており、
個別にバラバラに分離されない。
【００３１】次に、本発明の第６の工程は、図８に示す
ように、粘着シート５０に一体に支持された各半導体装
置の特性の測定が行われる。
【００３２】図８（Ａ）に示すように、粘着シート５０
に一体に支持された各半導体装置の基板２１を裏面側に
露出した外部電極３１ａ〜３１ｄにプローブ５２を当て
て、各半導体装置の特性パラメータ等を個別に測定して
良不良の判定を行い、不良品には磁気インク等でマーキ
ングを行う。
【００３３】図８（Ｂ）に示すように、金属枠５１には
複数枚の基板２１が貼り付けられており、ダイシング工
程のままの状態で個別の半導体装置を支持しているの
で、測定は金属枠５１を１個の半導体装置のサイズ分だ
け縦方向および横方向にピッチ送りをすることで、極め
て容易に且つ大量に行える。すなわち、半導体装置の表
裏の判別および外部電極のエミッタ、ベース、コレクタ
等の種別の判別も不要にできる。
【００３４】更に、本発明の第７の工程は、図９に示す
ように、粘着シート５０に一体に支持された各半導体装
置を直接キャリアテープ４１に収納することにある。
【００３５】図９（Ａ）に示すように、粘着シート５０
に一体に支持された測定済みの各半導体装置は良品のみ
を識別してキャリアテープ４１の収納孔に吸着コレット
５３により粘着シートから離脱させて収納する。
【００３６】図９（Ｂ）に示すように、金属枠５１には
複数枚の基板２１が貼り付けられており、ダイシング工
程のままの状態で個別の半導体装置を支持しているの
で、キャリアテープ４１に収納には金属枠５１を１個の
半導体装置のサイズ分だけ縦方向および横方向にピッチ
送りをすることで、極めて容易に且つ大量に行える。
【００３７】図１０は本工程で用いるキャリアテープの
（Ａ）平面図（Ｂ）ＡＡ線断面図（Ｃ）ＢＢ線断面図を
示す。テープ本体４１は膜厚が０．５〜１．０ｍｍ、幅
が６〜１５ｍｍ、長さが数十ｍにも及ぶ帯状の部材であ
り、素材は段ボールのような紙である。テープ本体４１
には一定間隔で貫通孔４２が穿設される。また、テープ
本体４１を一定間隔で送るための送り孔４３が形成され
ている。該貫通孔４２と送り孔４３は金型などの打ち抜
き加工によって形成される。テープ本体４１の膜厚と貫
通孔４２の寸法は、梱包すべき電子部品４０を収納でき
る大きさに設計される。
【００３８】テープ本体４１の裏面側には、透明なフィ
ルム状の第１のテープ４４が貼り付けられて貫通孔４２
の底部を塞いでいる。テープ本体４１の表面側には、同
じく透明なフィルム状の第２のテープ４５が貼り付けら
れて貫通孔４３の上部を塞いでいる。第２のテープ４５
は側部近傍の接着部４６でテープ本体４１と接着されて
いる。また、第１のテープ４４も第２のテープ４５と同
様の箇所でテープ本端４１に接着されている。これらの
接着は、フィルム上部から接着部４６に対応する加熱部
を持つ部材で熱圧着する事によって行われており、両者
共にフィルムを引っ張ることによって剥離することが可
能な状態の接着である。
【００３９】最後に図１１は、上述の工程によって完成
された各半導体装置を示す斜視図である。パッケージの
周囲４側面は、樹脂層３５と基板２１の切断面で形成さ
れ、パッケージの上面は平坦化した樹脂層３５の表面で
形成され、パッケージの下面は絶縁基板２１の裏面側で
形成される。
【００４０】この半導体装置は、縦×横×高さが、例え
ば、１．０ｍｍ×０．６ｍｍ×０．５ｍｍのごとき大き
さを有している。基板２１の上には０．５ｍｍ程度の樹
脂層３５が被覆して半導体チップ３３を封止している。
半導体チップ３３は約１５０μｍ程度の厚みを有する。
アイランド部２５とリード部２６はパッケージの端面か
ら後退されており、第１と第２の接続部２７、２８の切
断部分だけがパッケージ側面に露出する。
【００４１】外部電極３１ａ〜３１ｄは基板２１の４隅
に、０．２×０．３ｍｍ程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右（上下）対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層３５
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
【００４２】上述した製造方法によって形成された半導
体装置は、多数個の素子をまとめて樹脂でパッケージン
グするので、個々にパッケージングする場合に比べて、
無駄にする樹脂材料を少なくでき、材料費の低減につな
がる。また、リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。更に、外部接続用の端
子が基板２１の裏面に形成され、パッケージの外形から
突出しないので、装置の実装面積を大幅に小型化できる
ものである。
【００４３】更に、上記の製造方法は、基板２１側でな
く樹脂層３５側に粘着シート５０を貼り付けてダイシン
グを行っている。例えば基板２１側に貼り付けた場合
は、素子を剥離したときに粘着シート５０の粘着剤が電
極パターン３１ａ〜３１ｄの表面に付着してしまう。こ
のような粘着剤が残った状態で素子を自動実装装置に投
入すると、実装時における電極パターン３１ａ〜３１ｄ
の半田付け性を劣化させる危惧がある。また、電極パタ
ーン３１ａ〜３１ｄ表面にゴミが付着することによる弊
害も危惧される。本発明によれば、樹脂層３５側に貼り
付けることによってこれらの弊害を解消している。
【００４４】更に、樹脂層３５側に粘着シート５０を貼
り付けるに際して、樹脂層３５の表面を水平且つ平坦面
に加工することによって、基板２１側に粘着シート５０
を貼り付けた場合と同じ垂直水平精度を維持することが
できる。
【００４５】尚、上記実施例は３端子素子を封止して４
個の外部電極を形成した例で説明したが、例えば２個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
【００４６】
【発明の効果】本発明によれば、第１に、樹脂層で被覆
した後に、金属枠に周辺を貼り付けた粘着シートに複数
の基板を貼り付けてから、ダイシング工程および測定工
程をそのままの状態で行えるので、微小パッケージ構造
に拘わらず極めて量産性に富んだ半導体装置の製造方法
が実現できる。
【００４７】第２に、キャリアテープへの収納も金属枠
に周辺を貼り付けた粘着シートに複数の基板を貼り付け
た状態で直接できるので、各半導体装置は微小パッケー
ジでも基板の状態での取り扱いができ、極めて量産性に
富んだ半導体装置の製造方法が実現できる。
【００４８】第３に、上述した製造方法によって形成さ
れた半導体装置は、多数個の素子をまとめて樹脂でパッ
ケージングするので、個々にパッケージングする場合に
比べて、無駄にする樹脂材料を少なくでき、材料費の低
減につながる。また、リードフレームを用いないので、
従来のトランスファーモールド手法に比べて、パッケー
ジ外形を大幅に小型化することができる。更に、外部接
続用の端子が基板２１の裏面に形成され、パッケージの
外形から突出しないので、装置の実装面積を大幅に小型
化できるものである。このために極めて環境を配慮した
製品が提供できる。
【００４９】第４に、本発明に依ればリードフレームを
用いないので、トランスファモールド装置が不要とな
り、更にこの装置で用いるパッケージ形状毎の金型も不
要となる省資源型の製造ラインが実現できる。
【００５０】第５に、ダイシング工程から測定工程、テ
ーピング工程まで金属枠に固定された粘着シートで処理
できるので、この間の製造で用いる治具類は金属枠のみ
で足り、製造ラインの短縮化も実現でき、ダイシングか
らテーピングまでを１つの製造装置で連続して行えるこ
とも可能である。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための斜視図であ
る
【図２】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
【図３】本発明の製造方法を説明するための平面図であ
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
【図５】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）断面図である。
【図６】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図７】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図８】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図９】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図１０】本発明の製造方法を説明するための（Ａ）平
面図（Ｂ）断面図（Ｃ）断面図である。
【図１1】本発明の製造方法を説明するための（Ａ）斜
視図（Ｂ）斜視図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための平面図である。
【図１４】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渋谷 隆生 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 兵藤 治雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の搭載部を有する基板の該搭載部の
    各々に半導体チップを固着し、前記各搭載部に固着した
    前記半導体チップの各々を共通の樹脂層で被覆した後
    に、前記基板を前記樹脂層を当接させて粘着シートに貼
    り付け、ダイシングおよび測定を前記粘着シートに貼り
    付けられた状態で行うことを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記粘着シートは周辺を金属枠に固定さ
    れていることを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 前記粘着シートには複数の前記基板が貼
    り付けられていることを特徴とする請求項２記載の半導
    体装置の製造方法。
  4. 【請求項４】 複数の搭載部を有する基板の該搭載部の
    各々に半導体チップを固着し、前記各搭載部に固着した
    前記半導体チップの各々を共通の樹脂層で被覆した後
    に、前記基板を前記樹脂層を当接させて粘着シートに貼
    り付け、ダイシングおよび測定を前記粘着シートに貼り
    付けられた状態で行い、更に前記粘着シートに貼り付け
    られた半導体素子を直接キャリアテープに収納すること
    を特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記粘着シートは周辺を金属枠に固定さ
    れていることを特徴とする請求項４記載の半導体装置の
    製造方法。
  6. 【請求項６】 前記粘着シートには複数の前記基板が貼
    り付けられていることを特徴とする請求項５記載の半導
    体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190457A (ja) * 2000-12-20 2002-07-05 Fdk Corp 方向性を有する素子の作製・取扱方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
TW558743B (en) 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
TW594947B (en) * 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
WO2004040648A1 (ja) 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
EP1699000A4 (en) * 2003-12-26 2009-08-26 Toray Eng Co Ltd INTERMEDIATE MEMBER OF ELECTRONIC CIRCUIT BOARD; MANUFACTURING PROCESS; MANUFACTURING EQUIPMENT; METHOD FOR MANUFACTURING CONTACTLESS ID CARD AND EQUIPMENT
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
WO2010021262A1 (ja) * 2008-08-19 2010-02-25 株式会社村田製作所 回路モジュール及びその製造方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
US9847445B2 (en) * 2012-04-05 2017-12-19 Koninklijke Philips N.V. LED thin-film device partial singulation prior to substrate thinning or removal
JP2014017357A (ja) * 2012-07-09 2014-01-30 Nitto Denko Corp 粘着テープ、粘着テープの貼付け方法および粘着テープ貼付け装置
KR102309244B1 (ko) 2013-02-20 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
SG11201804481WA (en) * 2016-02-24 2018-06-28 Lintec Corp Adhesive sheet and usage method therefor
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device
WO2020244744A1 (de) 2019-06-04 2020-12-10 Grumago - Gruber Materials And Goods E.K. Zusammenfaltbarer behälter
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
US5541525A (en) * 1991-06-04 1996-07-30 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
JPH05129473A (ja) 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US6048750A (en) * 1997-11-24 2000-04-11 Micron Technology, Inc. Method for aligning and connecting semiconductor components to substrates
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JP2000114204A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp ウエハシート及びこれを用いた半導体装置の製造方法並びに半導体製造装置
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法
JP3605009B2 (ja) * 2000-08-03 2004-12-22 三洋電機株式会社 半導体装置の製造方法
JP3738176B2 (ja) * 2000-08-03 2006-01-25 三洋電機株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190457A (ja) * 2000-12-20 2002-07-05 Fdk Corp 方向性を有する素子の作製・取扱方法

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Publication number Publication date
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