JPH11186301A - 半導体装置の製造方法 - Google Patents
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Abstract
トダウンが可能な半導体装置の製造方法を提供する。 【解決手段】 少なくともアイランド33とリード端子
34を有する共通基板30を準備する。共通基板30に
対して半導体チップ39ダイボンド、ワイヤボンドし、
更に樹脂52を滴下して全ての半導体チップ39を共通
に封止する。樹脂52の湾曲した表面を削って平坦面に
加工し、その後樹脂52と共通基板30とを同時に切断
して個々の半導体装置を切り出す。
Description
特に、実装面積を縮小して実装効率を向上できる半導体
装置の製造方法に関する。
置は、図6(A)に示すような封止技術が用いられる。
1はシリコン基板、2はシリコン半導体チップ1が固着
されるアイランド、3はリード端子、4はボンディング
ワイヤ、5は封止用の樹脂である。
た半導体チップ1は、アイランド2の上に半田等のろう
材6を介して固着され、半導体チップ1の周辺に配置し
たリード端子3とトランジスタ素子のベース電極、エミ
ッタ電極とがそれぞれボンディングワイヤー4で電気的
に接続されている。アイランド2がコレクタ電極とな
る。
後、エポキシ樹脂等の熱硬化型樹脂4によりトランスフ
ァーモールドによって、半導体チップ1とリード端子3
の一部を完全に被覆保護し、3端子構造の半導体装置が
提供される。樹脂5の外部に導出されたリード端子3は
Z字型に折り曲げられる。上記の半導体装置の製造工程
にあっては、アイランド2とリード端子3は、銅素材ま
たは鉄素材からなるフープ状あるいは短冊状のリードフ
レームの状態で供給され、該リードフレームには例えば
半導体装置20個分のアイランド2とリード端子3が形
成されている。
及び下金型8によって個々の半導体装置の外形形状に合
致した空間であるキャビティ9を構成し、該キャビティ
の内部にダイボンド及びワイヤボンドを施したリードフ
レームを設置し、この状態でキャビティ9内に樹脂を注
入することによりトランスファーモールドが行われる。
更に、樹脂封止した後に前記リードフレームからリード
部分他を切断することで半導体装置を個々の素子に分離
している。
ルドされた半導体装置は、通常、ガラスエポキシ基板等
のプリント基板に実装され、同じくプリント基板上に実
装された他の素子と電気的に接続することにより、所望
の回路網を構成する。この時、リード端子3が樹脂5の
外部に導出された半導体装置では、リード端子3の先端
から先端までの距離10を実装面積として占有するの
で、実装面積が大きいという欠点がある。
は、上下金型が形成する空間(キャビティ)内に樹脂を
注入することによって半導体チップを封止する技術であ
るが、従来は製造する半導体装置1個毎にキャビティを
設け、該キャビティ毎に前記樹脂を注入するための通路
を前記金型表面に設けている。封止は、キャビティ及び
樹脂を注入する通路を樹脂で充満した状態で樹脂を硬化
させることにより行われる。通常の封止技術に用いられ
るエポキシ樹脂は熱硬化性であり、再利用が不可能であ
るので、前記樹脂を注入する通路等に残ったままで硬化
した樹脂は製品として使用されることなく廃棄処分とな
る。その為、特に小型化したパッケージの製造において
は、半導体製品となる樹脂の量よりは前記廃棄処分にな
る樹脂の量が多く、その利用効率が悪いという欠点があ
った。
点に鑑み成されたもので、素子搭載部を多数有する共通
基板上に半導体チップを搭載する工程と、全体を共通の
樹脂層で被覆する工程と、共通の樹脂層の上部を平坦面
に加工する工程と、前記樹脂層を素子搭載部毎に、共通
基板と共に切断する工程と、を具備するものである。
説明する。 第1工程:図1 先ず、共通基板30を準備し、半導体チップのダイボン
ドとワイヤボンドを行う。第1の形態として金属製リー
ドフレームを示した。図1(A)は共通基板30の平面
図であり、図1(B)は図1(A)のAA断面図であ
る。
ップを搭載するための多数の素子搭載部31、31
A....が行・列方向(又はそれらの一方方向にの
み)に複数個繰り返しパターンで配置されており、該多
数個の素子搭載部31は、それらの周囲を取り囲む様に
配置した枠体部32によって保持されている。素子搭載
部31は、半導体チップを固着するアイランド33と、
外部接続用電極となる複数のリード端子34を少なくと
も具備する。この時、特定のアイランド33に対して
は、その隣に隣接するアイランド33Aに連結するリー
ド端子34が対応して1つの素子搭載部31を構成す
る。アイランド33とリード端子34との連結部分近傍
のリード端子34には、部分的に線幅を細く加工した凹
部36を形成している。この様に素子搭載部31を行・
列方向に複数配置することで、1本の短冊状の共通基板
30に例えば100個の素子搭載部31を配置する。図
中D1〜D6は後の工程でダイシングする切断ラインを
示し、該切断ラインで囲まれた領域が素子搭載部31で
ある。
mm厚の銅系の金属材料で形成された帯状あるいは矩形
状のリードフレーム用金属薄板を用意し、このリードフ
レーム用金属薄板を0.2mm程掘り下げるようにエッ
チングすることによって得ることができる。裏面側のエ
ッチングされていない箇所を裏板50と定義する。ま
た、1枚の板状材料を裏板50として別に準備し、図1
(A)に図示したのと同様のパターンに開口したリード
フレームとを張り合わせて形成しても良い。
を行う。各アイランド33、33Aの一主面上にAgペ
ースト、半田等の導電ペーストを塗布し、その導電ペー
ストを介して各アイランド33、33A上に半導体チッ
プ39を固着する。更に、半導体チップ39の表面に形
成されたボンディングパッドと、これに対応するリード
端子34とをワイヤ40でワイヤボンディングする。ワ
イヤ40は例えば直径が20μの金線から成る。ここ
で、ワイヤ40は各アイランド33上に固着した半導体
チップ39の表面電極と、その隣に隣接した他のアイラ
ンド33Aから延在するリード端子34とを接続する。
33の裏面は、係る半導体チップ39の外部接続用の電
極として用いることができる。アイランド33の裏面を
接続用端子の1つとして用いる形態は、半導体チップ3
9として例えばトランジスタ、パワーMOSFET等
の、電流経路が垂直方向になる半導体デバイス素子に適
している。
ンドを終了した共通基板30を作業台上に設置し、基板
30上方からディスペンサー51により所定量の液体樹
脂52を滴下(ポッティング)する。樹脂52として例
えばCV576AN(松下電工製)を用いた。滴下した
液体樹脂52は表面張力を有しているので、基板30全
体を被覆するように供給すると、その表面が図2(B)
に示すように湾曲面を構成する。樹脂52は、各半導体
チップ39...を個別にパッケージングするものでは
なく、全ての半導体チップ39を共通に被うように形成
する。尚、図2(C)に示すように、共通基板30の枠
体部32に高さ数mm、幅数mmの環状のダム53を形
成しておき、該ダム53で囲まれた領域を満たすように
液状の樹脂52を充填するような方法も考えられる。
後に、100〜200度、数時間の熱処理(キュア)に
て樹脂52を硬化させる。 第3工程:図2(D) 次に、樹脂52の湾曲した表面を削って平坦面を形成す
る。ダイシング装置を用い、ダイシングブレード54に
よって樹脂52の表面が共通基板30から一定の高さに
揃うように、樹脂52を削る。平坦面は、少なくとも最
も外側に位置する半導体チップ39を個別半導体装置に
分離したときに、規格化したパッケージサイズの樹脂外
形を構成できるように、その端部まで拡張する。前記ブ
レードには様々な板厚のものが準備されており、用いる
ブレードの板厚に応じて、複数回繰り返すことで全体を
平坦面に形成する。尚、ダイシングブレードの他に砥石
による研磨等でも平坦面を形成することが可能である。
子A、素子B、素子C....を分離する。分離に先立
ち、図1に示したリードフレームの場合は、あらかじめ
裏板50を除去する。裏板50が張り合わせの場合は裏
板50を剥がし、一枚の板状材料からハーフエッチング
によって形成したものでは、裏板50に相当する箇所を
削って、アイランド33とリード端子34のパターンが
裏面側からも目視できる状態に形成する。裏板50を削
る手法としては、第3工程と同様にダイシングブレード
によるダイシングや、他にもエッチング、砥石研磨等が
あげられる。
れた半導体チップ39に接続されたリード端子34を囲
む領域で分離するような切断ラインD1〜D6で切断す
ることにより、素子搭載部31毎に分割した半導体装置
を形成する。切断にはダイシング装置が用いられ、ダイ
シング装置のブレードによって樹脂52と共通基板30
とを同時に切断する。また、切断したリード端子34の
他方はアイランド33に連続する突起部として残存す
る。切断されたリード端子34及び突起部の切断面は、
樹脂52の切断面と同一平面を形成し、該同一平面に露
出する。ダイシング工程においては裏面側にブルーシー
ト(たとえば、商品名:UVシート、リンテック株式会
社製)を貼り付け、前記ダイシングブレードがブルーシ
ートの表面に到達するような切削深さで切断する。この
時に、枠体32にあらかじめ形成した合わせマーク37
をダイシング装置側で自動認識し、これを位置基準とし
て用いてダイシングする。更に、ダイシングブレードが
リード端子33の凹部36上を通過するようにダイシン
グした。これで、切断後のリード端子33の先端部が先
細りの形状となり、樹脂52から容易には抜け落ちない
形状に加工できる。
成後の半導体装置を裏面側からみたときの斜視図であ
る。半導体チップ39とボンディングワイヤ40を含め
て、アイランド33とリード端子34が樹脂52でモー
ルドされて、大略直方体のパッケージ形状を形成する。
樹脂41の外形寸法は、縦×横×高さが、約0.7mm
×1.0mm×0.6mmである。直方体のパッケージ
外形を形成する6面のうち、少なくとも4つの側面は樹
脂52を切断した(第4工程参照)切断面で構成され
る。該切断面に沿ってリード端子34の切断面34aが
露出する。アイランド33には切断されたリード端子3
4の名残である突起部33aを有し、これらの突起部の
切断面も露出する。リード端子34とアイランド33の
裏面側は、樹脂52の表面に露出する。
に半田付けされて実装される。自動実装(チップマウン
ター)においては、個別に切断した半導体装置を真空吸
着コレットにて吸着し、該吸着した半導体装置をプリン
ト基板上の所望箇所に設置するという作業を行う。この
時、半導体装置の上側表面(アイランドが露出する面と
は反対の表面)が、上記真空吸着コレットの表面に当接
するような形で吸着される。そのため、吸着される側の
半導体装置には規格化された寸法と精度を維持すること
が望まれる。本発明では、ポッティングよって湾曲した
樹脂52の表面を平坦化する工程(第3工程)を具備す
るので、吸着される樹脂52表面の寸法と精度を維持で
き、自動実装に関してその作業性を損なうことがない。
す。実装基板24上に形成した素子間接続用のプリント
配線25に対して裏面に露出したリード端子34とアイ
ランド33の突起部33aを位置合わせし、半田26等
によって両者を接続する。以下に本発明の第2の実施の
形態を説明する。先の実施の形態では支持基板として金
属製リードフレームを用いたが、本実施の形態では支持
基板としてセラミックやガラスエポキシような絶縁性基
板を用いた。
板30の表面に半導体チップ39をダイボンド、ワイヤ
ボンドした状態を示す平面図である。共通基板30の表
面には金メッキからなる導電パターンが形成されてお
り、図中D1〜D7はダイシングによって分離する切断
ラインを示している。切断ラインD1〜D7で囲まれた
矩形エリアが素子搭載部31となる。
を搭載する為のアイランド部60と、ボンディングワイ
ヤ40のセカンドボンドエリアとなるリード部61とを
有しており、素子搭載部31内のアイランド部60とリ
ード部61は連続せず、切断ラインD1〜D7で分離さ
れる箇所ではアイランド部60とリード部61とが連続
している。更に、切断ラインD1〜D7の交差する箇所
(素子搭載部の4隅に相当する)には共通基板30を貫
通するスルーホール62が形成され、共通基板30の裏
面に形成した、後に表面電極となる導電パターンに接続
されている。これにより、アイランド部60とリード部
61が各々裏面側の表面電極に電気的に接続される。
グにより全ての半導体チップ39を樹脂52で被覆する
工程、樹脂52の表面を平坦化する工程、素子毎に樹脂
52と共通基板とを同時に切断する工程、を経ることに
より図5(B)に示したような半導体装置を得る。同図
は完成後の半導体装置を示す断面図であり、同じ箇所に
同じ符号を伏して説明を省略する。尚、スルーホールを
通して共通基板30の表面側のアイランド部60及びリ
ード部61と共通基板30裏面側の表面電極63とが接
続されている。表面電極63は金メッキからなる導電パ
ターンである。プリント基板上への実装は、先の実施の
形態と同様である。
は、以下のメリットを有する。本発明の製造方法によっ
て製造した半導体装置は、金属製リード端子がパッケー
ジから突出しないので、実装面積を半導体装置のパッケ
ージの大きさと同じ程度の大きさにすることができる。
従って、半導体装置の実装面積に対する能動部分(半導
体チップ39のチップサイズを意味する)の比である実
装有効面積を、図6のものに比べて大幅に増大し、電子
機器の軽薄短小化に寄与することができる。
にパッケージングする場合に比べて、無駄にする樹脂を
少なくすることができ、材料費の低減につながる。パッ
ケージの外形をダイシング装置のブレードで切断するこ
とにより構成したので、パッケージ外形の寸法精度を向
上でき、これによって小型パッケージを精度良く生産す
ることができる。このことは、共通基板30としてリー
ドフレームを用いた場合、アイランド33の面積を増大
できることを意味する。即ち、トランスファーモールド
技術によるモールド金型とリードフレームとの合わせ精
度がプラス・マイナス50μ程度であるのに対して、ダ
イシング装置によるダイシングブレードとリードフレー
ムとの合わせ精度はプラス・マイナス10μ程度に小さ
くできる。合わせ精度を小さくできることは、アイラン
ド33の面積を増大して、搭載可能な半導体チップ39
のチップ面積を増大できることを意味し、これも上記有
効実装面積効率を向上させる。
導体装置について説明をしたが、リード端子を3本以上
具備するような装置にも適用が可能である。また、上述
した実施の形態では、各アイランドに1つの半導体チッ
プ39を固着したが、1つのアイランドに、例えばトラ
ンジスタを複数個固着すること、及び、トタンジスタと
縦型パワーMOSFET等の他の素子との複合固着も可
能である。
チップ39にトランジスタを形成したが、例えば、パワ
ーMOSFET、IGBT、HBT等のデバイスを形成
した半導体チップであっても、本発明に応用できること
は説明するまでもない。加えて、リード端子の本数を増
大することでBIP、MOS型等の集積回路等にも応用
することができる。
リード端子34がパッケージから突出しない半導体装置
を得ることができる。従って、半導体装置を実装したと
きのデッドスペースを削減し、高密度実装に適した半導
体装置を得ることができる。パッケージの外形をダイシ
ングブレードによる切断面で構成することにより、アイ
ランド33と樹脂52の端面との寸法精度を向上でき
る。従って、アイランド33の面積を増大して、収納可
能な半導体チップ39のチップサイズを増大できる。
にパッケージングする場合に比べて、無駄にする樹脂を
少なくすることができ、材料費の低減につながる。ポッ
ティング技術によって被覆した樹脂52の歪曲表面を平
坦化する加工を行った後にダイシングして個々の半導体
装置に切り出すので、パッケージ外形の寸法精度を維持
することができる。そのため、自動実装に適した半導体
装置を製造することができる。
図、(B)断面図である。
る。
る。
る。
(A)平面図、(B)断面図である。
Claims (5)
- 【請求項1】 半導体チップを固着する為の複数個の素
子搭載部を有する共通基板を準備する工程と、 前記素子搭載部毎に半導体チップを固着する工程と、 前記共通基板の上方から樹脂を供給して、前記半導体チ
ップを含めて複数個の素子搭載部を連続した樹脂層で被
覆する工程と、 前記連続した樹脂層の上面を平坦面に加工する工程と、 前記連続した樹脂層を、前記素子搭載部毎に、前記共通
基板と共に切断して個々の半導体装置に分離する工程
と、を具備することを特徴とする半導体装置の製造方
法。 - 【請求項2】 前記共通基板がリードフレームであるこ
とを特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記共通基板が絶縁基板であることを特
徴とする請求項1記載の半導体装置の製造方法。 - 【請求項4】 前記平坦面に加工する工程が、ダイシン
グブレードによるものであることを特徴とする請求項1
記載の半導体装置の製造方法。 - 【請求項5】 前記個々の半導体装置に分離する工程が
ダイシングブレードによるものであることを特徴とする
請求項1記載の半導体装置の製造方法。
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