JP2000156434A - 半導体装置 - Google Patents
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Abstract
と共に、電極の極性表示マークを設け、該極性表示の刻
印が薄形化を阻害しない半導体装置を提供する。 【解決手段】 基板21を準備する。各搭載部20には
アイランド部24とリード部25を形成し、スルーホー
ルを介して裏面側の外部電極30と接続する。アイラン
ド部24上に半導体チップ26を固定し、電極パッド2
7とリード部25とをボンディングワイヤ28で接続す
る。基板21上を樹脂層32で被覆して半導体チップ2
6を封止する。裏面電極30は左右(上下)に対象の配
置とする。ボンディングワイヤ28が通過しない部分の
樹脂層32表面に、外部電極30の極性を示す刻印40
を形成する。
Description
法に関し、特にパッケージ外形を縮小し、実装面積を低
減しコストダウンが可能な半導体装置の製造方法に関す
る。
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ1回の封止工程で複数個の半
導体装置が同時に封止されている。
況を示す図である。トランスファーモールド工程では、
ダイボンド、ワイヤボンドにより半導体チップ1が固着
されたリードフレーム2を、上下金型3A、3Bで形成
したキャビティ4の内部に設置し、キャビティ4内にエ
ポキシ樹脂を注入することにより、半導体チップ1の封
止が行われる。このようなトランスファーモールド工程
の後、リードフレーム2を各半導体チップ1毎に切断し
て、個別の半導体装置が製造される(例えば特開平05
−129473号)。
面には多数個のキャビティ4a〜4fと、樹脂を注入す
るための樹脂源5と、ランナー6、及びランナー6から
各キャビティ4a〜4fに樹脂を流し込むためのゲート
7とが設けられている。これらは全て金型3B表面に設
けた溝である。短冊状のリードフレームであれば、1本
のリードフレームに例えば10個の半導体チップ1が搭
載されており、1本のリードフレームに対応して、10
個のキャビティ4と10本のゲート7、及び1本のラン
ナー6が設けられる。そして、金型3表面には例えばリ
ードフレーム20本分のキャビティ4が設けられる。
よって製造した半導体装置を示す図である。トランジス
タ等の素子が形成された半導体チップ1がリードフレー
ムのアイランド8上に半田等のろう材9によって固着実
装され、半導体チップ1の電極パッドとリード10とが
ワイヤ11で接続され、半導体チップ1の周辺部分が上
記キャビティの形状に合致した樹脂12で被覆され、樹
脂12の外部にリード端子10の先端部分が導出された
ものである。
は、外部接続用のリード端子10を樹脂12から突出さ
せるので、リード端子10の先端部までの距離を実装面
積として考慮しなくてはならず、樹脂12の外形寸法よ
り実装面積の方が遥かに大きくなるという欠点がある。
では、圧力をかけ続けた状態で硬化させることから、ラ
ンナー6とゲート7においても樹脂が硬化し、このラン
ナー6等に残った樹脂は廃棄処分となる。そのため、上
記のリードフレームを用いた手法では、製造すべき半導
体装置個々にゲート7を設けるので、樹脂の利用効率が
悪く、樹脂の量に対して製造できる半導体装置の個数が
少ないという欠点があった。
情に鑑みて成されたものであり、絶縁基板の上にアイラ
ンド部とリード部とを形成し、前記アイランド部の上に
半導体チップを固着し、前記半導体チップの電極パッド
と前記リード部とをボンディングワイヤで接続し、前記
絶縁基板に裏面側に、前記アイランド部又は前記リード
部に電気的に接続された外部電極を、左右対称になるよ
うに配置し、前記半導体素子を被覆するように前記絶縁
基板の上を樹脂層で被覆した半導体装置であって、前記
樹脂層の表面に、前記外部電極の極性を示す極性表示マ
ークを形成したことを特徴とするものである。
に説明する。
平面図(B)断面図である。基板21は、セラミックや
ガラスエポキシ等からなる絶縁基板であり、それらが1
枚あるいは数枚重ね合わされて、合計の板厚が200〜
350μmと製造工程における機械的強度を維持し得る
板厚を有している。以下は、第1の絶縁基板22(板
厚:約100μm)の上に第2の絶縁基板23(板厚:
約100μm)を重ね合わせた例を説明する。
パターンによってアイランド部24とリード部25とが
形成されている。アイランド部24の上に銀ペーストな
どの接着剤によって半導体チップ26が固定されてい
る。半導体チップ26は、バイポーラトランジスタ、パ
ワーMOSFETなどの3端子の能動素子である。半導
体チップ26の表面には外部接続用の電極パッド27が
形成されている。電極パッド27とリード部25とが金
線等のボンディングワイヤ28によって各々接続されて
いる。
キなどの導電パターンによって外部接続用の外部電極3
0が形成されている。第1と第2の絶縁基板22、23
にはこれらを貫通するスルーホール31が設けられ、該
スルーホール31を介してアイランド部24と外部電極
30とが、及びリード部25と外部電極30とが各々接
続される。
アイランド部24に対して高さの差を与える。この高さ
の差が、ワイヤボンド時のボンダビリティを改善する。
また、第2の絶縁基板23の板厚が、製造工程における
機械的強度を維持する役割を果たす。但し第2の絶縁基
板23が半導体チップ26の全周を囲むとパッケージサ
イズが大型化するので、パッケージの1側辺に沿う様に
一部に設けている。これに伴って、アイランド部24は
パッケージの中心ではなく左右どちらか一方に偏在した
位置に形成され、リード部25はその反対側の偏在した
位置に形成されている。
た。外部電極30は、第1の絶縁基板22の裏面側の4
隅に、0.2×0.3mm程度の大きさで配置されてお
り、中心線33に対しても、中心線34に対しても左右
対称となるパターンで配置されている。また、各外部電
極30の端は、パッケージの端からは0.05mm程度
後退されている。3端子素子としてバイポーラ素子を搭
載した場合、アイランド部24に接続された外部電極3
0a、30bがコレクタ端子であり、リード部25に各
々接続された外部電極30c、30dがベース・エミッ
タ電極となる。
縦×横×高さが、例えば、1.0mm×0.6mm×
0.5mmのごとき、極めて小さい大きさを有してい
る。第1の絶縁基板23の上には0.5mm程度の樹脂
層32が被覆して(図示t1)、半導体チップ26を封
止している。半導体チップ26は約150μm程度の厚
みを有する。ボンディングワイヤ28は、最も高い箇所
で半導体チップ26の表面から約150μmの高さまで
上昇したループを描く。この様な寸法設計下において
は、ボンディングワイヤ28の上方には約100μmの
樹脂層32が被覆するだけとなる(図示t2)。
実装基板上に半田付けする際に、溶融半田が持つ張力に
よって、例えばパッケージを直立させる(マンハッタン
現象)、パッケージを水平方向に回転させる(θずれ)
等の、実装時の障害が発生する場合がある。本発明の外
部電極30のパターンでは、導電パターンがパッケージ
の裏面表面にだけ存在し、パッケージの側面には存在し
ないので、溶融半田がパッケージ側面を包み込むことに
よって生じるマンハッタン現象を防止できるし、左右
(上下)対象の配置とすることにより溶融半田によりよ
る吸着力が四方八方に均等に加わるので、θずれをも防
止することができる。
体素子の機種名などを表示する数字又はアルファベット
などからなる刻印40が、レーザーマーキング手法によ
って形成されている。レーザーマーキング手法は樹脂層
32の表面を50μm程度掘り下げることで(図示t
3)視認可能な文字等を形成するものである。斯かる刻
印40は、極性表示マークとして半導体チップ26側に
配置されており、アイランド部24に接続されたコレク
タ端子を示すことになる。尚、刻印40は単なるマーク
でも良い。また、少なくともボンディングワイヤ28が
延在する箇所の上部の樹脂層32表面は、レーザマーキ
ングを行わない平坦面とする。
厚が少ない第2の絶縁基板23の上部とボンディングワ
イヤ28の上部を避け、残り膜厚が十分に存在する箇所
に配置したことによって、ボンディングワイヤ28のル
ープ上を避けるように配置する事ができる。この様な配
置によって、マーキングとワイヤとの干渉を防止し、半
導体装置の薄形化を推進することができる。しかも外部
端子30の極性表示の機能を持たせているので、左右
(上下)対象な外部電極30の極性判別を誤ることなく
実装することが可能となる。
明する。
る搭載部20を複数個分、例えば100個分を縦横に配
置した、大判の共通基板21を準備する。共通基板21
は、セラミックやガラスエポキシ等からなる絶縁基板で
あり、それらが1枚あるいは数枚重ね合わされて、合計
の板厚が200〜350μmと製造工程における機械的
強度を維持し得る板厚を有している。以下は、第1の絶
縁基板22(板厚:約100μm)の上に第2の絶縁基
板23(板厚:約100μm)を重ね合わせて、大判の
共通基板21を形成した例を説明する。第2の絶縁基板
23には、半導体チップ26を搭載すべき箇所に開口部
が設けられている。
タングステン等の金属ペーストの印刷と、金の電解メッ
キによる導電パターンが形成されている。導電パターン
は、第1の絶縁基板22の表面にアイランド部24を形
成し、第2の絶縁基板23の表面にリード部25を形成
する。また、第1の絶縁基板22の裏面側には外部電極
30を形成する。
×短辺が1.0mm×0.8mmの矩形形状を有してお
り、これらは互いに20〜50μmの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ラインとなる。 第2工程:図4(A)参照 斯様に重ね合わせて形成した共通基板21の各搭載部2
0毎に、半導体チップ26をダイボンド、ワイヤボンド
する。半導体チップ26はアイランド部24表面にAg
ペーストなどの接着剤によって固定し、半導体チップ2
6の電極パッド27とリード部25とを各々ワイヤ28
で接続する。
のエポキシ系液体樹脂を滴下(ポッティング)し、すべ
ての半導体チップ26を共通の樹脂層32で被覆する。
例えば一枚の共通基板21に100個の半導体チップ2
6を搭載した場合は、100個全ての半導体チップ26
を一括して被覆する。前記液体樹脂として例えばCV5
76AN(松下電工製)を用いた。滴下した液体樹脂は
比較的粘性が高く、表面張力を有しているので、その表
面が湾曲する。
するには、樹脂が硬化する前に平坦な成形部材を押圧し
て平坦面に加工する手法と、滴下した樹脂層32を10
0〜200度、数時間の熱処理(キュア)にて硬化させ
た後に、湾曲面を研削することによって平坦面に加工す
る手法とが考えられる。研削にはダイシング装置を用
い、ダイシングブレードによって樹脂層32の表面が共
通基板21から一定の高さに揃うように、樹脂層32表
面を削る。この工程では、樹脂層32の膜厚を0.3〜
1.0mmに成形する。平坦面は、少なくとも最も外側
に位置する半導体チップ26を個別半導体装置に分離し
たときに、規格化したパッケージサイズの樹脂外形を構
成できるように、その端部まで拡張する。前記ブレード
には様々な板厚のものが準備されており、比較的厚めの
ブレードを用いて、切削を複数回繰り返すことで全体を
平坦面に形成する。
載部20毎に、極性判別用の刻印40を形成する。
体装置に分離する。切断にはダイシング装置を用い、ダ
イシングブレード42によってダイシングライン43に
沿って樹脂層32と共通基板21とを同時に切断するこ
とにより、搭載部20毎に分割した半導体装置を形成す
る。ダイシング工程においては共通基板21の裏面側に
ブルーシート(たとえば、商品名:UVシート、リンテ
ック株式会社製)を貼り付け、前記ダイシングブレード
がブルーシートの表面に到達するような切削深さで切断
する。この時には、共通基板21の表面にあらかじめ形
成した合わせマークをダイシング装置側で自動認識し、
これを位置基準として用いてダイシングする。
は、以下の効果を有する。
ングするので、個々にパッケージングする場合に比べ
て、無駄にする樹脂材料を少なくでき、材料費の低減に
つながる。
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。
形成され、パッケージの外形から突出しないので、装置
の実装面積を大幅に小型化できる。
ば、リードフレームを用いた半導体装置よりも更に小型
化できるパッケージ構造を提供できる利点を有する。こ
のとき、リード端子が突出しない構造であるので、実装
したときの占有面積を低減し、高密度実装を実現でき
る。
裏面電極30を左右(上下)対象に配置したときに、樹
脂層32表面に極性判別マークを形成することによっ
て、実装時における極性判別を容易に行うことができ
る。
体チップ26の上方に配置することによって、ボンディ
ングワイヤ28との干渉を防止する事ができ、パッケー
ジの薄形化を阻害しない利点を有する。
面図である。
Claims (4)
- 【請求項1】 絶縁基板の上にアイランド部とリード部
とを形成し、 前記アイランド部の上に半導体チップを固着し、 前記半導体チップの電極パッドと前記リード部とをボン
ディングワイヤで接続し、 前記絶縁基板に裏面側に、前記アイランド部又は前記リ
ード部に電気的に接続された外部電極を、左右対称にな
るように配置し、 前記半導体素子を被覆するように前記絶縁基板の上を樹
脂層で被覆した半導体装置であって、 前記樹脂層の表面に、前記外部電極の極性を示す極性表
示マークを形成したことを特徴とする半導体装置。 - 【請求項2】 前記極性表示マークがレーザマーキング
によるものであることを特徴とする請求項1記載の半導
体装置。 - 【請求項3】 前記半導体チップが前記絶縁基板の左右
どちらかに偏在しており、前記ボンディングワイヤが前
記偏在した位置から遠ざかるようにワイヤループを描き
ながら延在し、 前記極性表示マークが前記ボンディングワイヤと干渉し
ない様に前記半導体チップの上方に位置することを特徴
とする請求項1記載の半導体装置。 - 【請求項4】 前記半導体チップが3端子素子であり、
前記外部電極が4個であり、前記極性表示マークが前記
アイランドに接続された外部電極を示すものであること
を特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32955098A JP3877453B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32955098A JP3877453B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000156434A true JP2000156434A (ja) | 2000-06-06 |
JP3877453B2 JP3877453B2 (ja) | 2007-02-07 |
Family
ID=18222620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32955098A Expired - Lifetime JP3877453B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3877453B2 (ja) |
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