JP4073098B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小し、実装面積を低減しコストダウンが可能な半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ1回の封止工程で複数個の半導体装置が同時に封止されている。
【0003】
図6は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ1が固着されたリードフレーム2を、上下金型3A、3Bで形成したキャビティ4の内部に設置し、キャビティ4内にエポキシ樹脂を注入することにより、半導体チップ1の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム2を各半導体チップ1毎に切断して、個別の半導体装置が製造される(例えば特開平05−129473号)。
【0004】
この時、図7に示すように、金型3Bの表面には多数個のキャビティ4a〜4fと、樹脂を注入するための樹脂源5と、ランナー6、及びランナー6から各キャビティ4a〜4fに樹脂を流し込むためのゲート7とが設けられている。これらは全て金型3B表面に設けた溝である。短冊状のリードフレームであれば、1本のリードフレームに例えば10個の半導体チップ1が搭載されており、1本のリードフレームに対応して、10個のキャビティ4と10本のゲート7、及び1本のランナー6が設けられる。そして、金型3表面には例えばリードフレーム20本分のキャビティ4が設けられる。
【0005】
図8は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ1がリードフレームのアイランド8上に半田等のろう材9によって固着実装され、半導体チップ1の電極パッドとリード10とがワイヤ11で接続され、半導体チップ1の周辺部分が上記キャビティの形状に合致した樹脂12で被覆され、樹脂12の外部にリード端子10の先端部分が導出されたものである。
【0006】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子10を樹脂12から突出させるので、リード端子10の先端部までの距離を実装面積として考慮しなくてはならず、樹脂12の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【0007】
また、従来のトランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー6とゲート7においても樹脂が硬化し、このランナー6等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート7を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【0008】
【課題を解決するための手段】
本発明は、上述した各事情に鑑みて成されたものであり、多数の素子搭載部を有する絶縁基板を準備し、前記素子搭載部の各々に半導体チップを固着し、前記各々の半導体チップを樹脂層で被覆し、前記素子搭載部毎に前記樹脂層と前記絶縁基板とを分離して個々の半導体素子を形成する半導体装置の製造方法において、
前記絶縁基板の裏面側に、前記半導体チップの外部接続電極となる電極パターンを設け、
該電極パターンを、分離した絶縁基板の端部から内側に後退させたことを特徴とするものである。
【0009】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【0010】
第1工程:
まず、図1に示したような、1個の半導体装置に対応する搭載部20を複数個分、例えば100個分を縦横に配置した、大判の共通基板21を準備する。共通基板21は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが1枚あるいは数枚重ね合わされて、合計の板厚が250〜350μmと製造工程における機械的強度を維持し得る板厚を有している。以下は、第1の絶縁基板22(板厚:約100μm)の上に第2の絶縁基板23(板厚:約200μm)を重ね合わせて、大判の共通基板を形成した例を説明する。
【0011】
共通基板21の各搭載部20の表面には、タングステン等の金属ペーストの印刷と、金の電解メッキによる導電パターンが形成されている。これらは、各々金属ペーストの印刷を終了した第1と第2の絶縁基板22、23を張り合わせ、焼成し、そして電解メッキ法よって金属ペースト上に金メッキ層を形成することによって得られる。
【0012】
図2(A)は第1の絶縁基板22の表面に形成した導電パターンを示す平面図、図2(B)は第1の絶縁基板22の裏面側に形成した導電パターンを示す平面図である。
【0013】
点線で囲んだ各搭載部20は、例えば長辺×短辺が1.0mm×0.8mmの矩形形状を有しており、これらは互いに20〜50μmの間隔を隔てて縦横に配置されている。前記間隔は後の工程でのダイシングライン24となる。導電パターンは、各搭載部20内においてアイランド部25とリード部26を形成し、これらのパターンは各搭載部20内において同一形状である。アイランド部25は半導体チップを搭載する箇所であり、リード部26は半導体チップの電極パッドとワイヤ接続する箇所である。アイランド部25からは2本の第1の連結部27が連続したパターンで延長される。これらの線幅はアイランド部25よりも狭い線幅で、例えば0.5mmの線幅で延在する。第1の連結部27はダイシングライン24を超えて隣の搭載部20のリード部26に連結するまで延在する。更に、リード部26からは各々第2の連結部28が、第1の連結部27とは直行する方向に延在し、ダイシングライン24を越えて隣の搭載部20のリード部26に連結するまで延在する。第2の連結部28は更に、搭載部20周囲を取り囲む共通連結部29に連結する。このように第1と第2の連結部27、28が延在することによって、各搭載部20のアイランド部25とリード部26とを電気的に共通接続する。
【0014】
図2(B)を参照して、第1の絶縁基板22には、各搭載部20毎にスルーホール30が設けられている。スルーホール30の内部はタングステンなどの導電材料によって埋設されている。そして、各スルーホール30に対応して、裏面側に外部電極31a、31b、31c、31dを形成する。これらの外部電極31a、31b、31c、31dは、搭載部20の端から0.05〜0.1mm程度後退されたパターンで形成されている。電気的には、各スルーホール30を介して共通連結部29に接続される。
【0015】
図3(A)は第2の絶縁基板23を張り合わせた状態を示す平面図、図3(B)は同じく断面図である。
【0016】
第2の絶縁基板23にはアイランド部25の上部を開口する開口部40が設けられ、リード部26に対応する箇所には同じくリード部32a、32bが設けられる。第2の絶縁基板23のリード部32a、32bの下にはスルーホール30が設けられ、各々が第1の絶縁基板22表面のリード部26に電気接続する。従って、リード部32a、32bは各々外部電極31c、31dに電気接続される。
【0017】
これらのリード部32a、32bもまた、各搭載部20の端からは0.05〜0.1mm程度後退されたパターンで形成されている。即ち、ダイシングライン24を横断するのは線幅が狭い第1と第2の連結部27、28だけである。
【0018】
そして、第1と第2の絶縁基板22、23を張り合わせた状態で、導電パターンを一方の電極とする電解メッキにより、導電パターンの上に金メッキ層を形成する。各導電パターンは共通連結部29によって電気接続されているので、電解メッキ手法を用いることが可能となる。但し第1と第2の絶縁基板22、23の張り合わせ面には形成されない。
【0019】
第2工程:図4(A)参照
斯様に金メッキ層を形成した共通基板21の各搭載部20毎に、半導体チップ33をダイボンド、ワイヤボンドする。半導体チップ33はアイランド部25表面にAgペーストなどの接着剤によって固定し、半導体チップ33の電極パッドとリード部32a、32bとを各々ワイヤ34で接続する。半導体チップ33としては、バイポーラトランジスタ、パワーMOSFET等の3端子の能動素子を形成している。パワーMOSFETであれば、外部電極31a、31bがドレイン電極となり、外部電極31c、31dが各々ソース電極とゲート電極になる。
【0020】
第3工程:図4(B)参照
共通基板21の上方に移送したディスペンサから所定量のエポキシ系液体樹脂を滴下(ポッティング)し、すべての半導体チップ33を共通の樹脂層35で被覆する。例えば一枚の共通基板21に100個の半導体チップ33を搭載した場合は、100個全ての半導体チップ33を一括して被覆する。前記液体樹脂として例えばCV576AN(松下電工製)を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。
【0021】
第4工程:図4(C)参照
樹脂層35の湾曲した表面を、平坦面に加工する。加工するには、樹脂が硬化する前に平坦な成形部材を押圧して平坦面に加工する手法と、滴下した樹脂層35を100〜200度、数時間の熱処理(キュア)にて硬化させた後に、湾曲面を研削することによって平坦面に加工する手法とが考えられる。研削にはダイシング装置を用い、ダイシングブレードによって樹脂層35の表面が共通基板21から一定の高さに揃うように、樹脂層35表面を削る。この工程では、樹脂層35の膜厚を0.3〜1.0mmに成形する。平坦面は、少なくとも最も外側に位置する半導体チップ33を個別半導体装置に分離したときに、規格化したパッケージサイズの樹脂外形を構成できるように、その端部まで拡張する。前記ブレードには様々な板厚のものが準備されており、比較的厚めのブレードを用いて、切削を複数回繰り返すことで全体を平坦面に形成する。
【0022】
第5工程:図4(D)参照
次に、搭載部20毎に樹脂層35を切断して各々の半導体装置に分離する。切断にはダイシング装置を用い、ダイシングブレード36によってダイシングライン24に沿って樹脂層35と共通基板21とを同時に切断することにより、搭載部20毎に分割した半導体装置を形成する。ダイシング工程においては共通基板21の裏面側にブルーシート(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。この時には、共通基板21の表面にあらかじめ形成した合わせマークをダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。
【0023】
図5は、上述の工程によって形成された各半導体装置33を示す図である。(A)が平面図、(B)が断面図、(C)が裏面図である。
【0024】
パッケージの周囲4側面は、樹脂層35と共通基板21の切断面で形成され、パッケージの上面は平坦化した樹脂層35の表面で形成され、パッケージの下面は第1の絶縁基板22の裏面側で形成される。第2の絶縁基板23は、リード部32a、32bとアイランド部25とに高さの差を与える。また、第2の絶縁基板23はリード部32a、32bを設けた1辺に沿って残存する。
【0025】
アイランド部25とリード部32a、32bはパッケージの端面から後退されており、第1と第2の接続部27、28の切断部分だけがパッケージ側面に露出する。裏面側の金メッキ層による外部電極31a〜31dも同様に、パッケージ端面からは後退されている。
【0026】
斯かる手法によって形成した半導体装置は、以下の効果を有する。
【0027】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき、材料費の低減につながる。
【0028】
リードフレームを用いないので、従来のトランスファーモールド手法に比べて、パッケージ外形を大幅に小型化することができる。
【0029】
外部接続用の端子が共通基板21の裏面に形成され、パッケージの外形から突出しないので、装置の実装面積を大幅に小型化できる。
【0030】
外部電極31a〜31dのパターンを島状に独立させると共に、その端部を後退させたので、ダイシングで切断する際にダイシングブレードが金メッキ層に接しない構造にすることができる。金メッキ層を切断すると、これを切断しきれずに「髭」の様なものが残ってしまう外観不良の確率が高くなるが、本願ではダイシングブレードに接しない構造にしたので、斯かる外観不良を防止できる。
【0031】
外部電極31a〜31dの各々を、スルーホール30を介し更に第1と第2の接続部27、28によって電気的に共通接続したので、これを電極の一方とする電解メッキ法を利用することができる。そして、ダイシングする部分を第1と第2の接続部分27、28だけにとどめることによって、ダイシングブレードに接する金メッキ層を最小限に抑えることが可能となる。
【0032】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【0033】
さらに、キャビティを構成するための金型3A、3Bが不要であるので、大幅なコストダウンが可能である利点を有する。
【0034】
そして、裏面の外部電極のパターンをダイシングブレードに接しないパターンにしたことによって、金メッキ層をダイシングすることによって発生する不具合を解消できる。
【図面の簡単な説明】
【図1】本発明を説明するための斜視図である。
【図2】本発明を説明するための平面図である。
【図3】本発明を説明するための(A)平面図(B)断面図である。
【図4】本発明を説明するための断面図である。
【図5】本発明を説明するための(A)平面図(B)断面図(C)裏面図である。
【図6】従来例を説明するための断面図である。
【図7】従来例を説明するための平面図である。
【図8】従来例を説明するための断面図である。
Claims (5)
- 表面に多数の素子搭載部を有し、前記多数の素子搭載部の夫々には、前記素子搭載部の端よりも内側に後退してなる同一形状の導電パターンを有するとともに、前記多数の素子搭載部のうちの第1の素子搭載部の導電パターンと前記第1の素子搭載部と隣接した前記多数の素子搭載部のうちの第2の素子搭載部の導電パターンは、前記第1の素子搭載部と前記第2の素子搭載部の間に設けられた連結部により電気的に接続され、裏面には前記導電パターンと電気的に接続され、前記素子搭載部に対応する領域の端よりも後退して設けられた外部電極を有し、前記連結部により前記導電パターンに電解メッキが施された絶縁基板を準備し、
前記素子搭載部の各々の前記メッキ膜と電気的に接続するとともに、前記素子搭載部に半導体チップを固着し、
各々の前記半導体チップを樹脂層で被覆するように、前記多数の素子搭載部を一括して封止し、隣接した前記素子搭載部の間にある前記樹脂層、前記連結部および前記絶縁基板とをダイシングにより分離して個々の半導体装置を形成する半導体装置の製造方法。 - 複数の搭載部が表面において縦横に位置し、各々の前記搭載部の内側にはアイランド部とリード部の導電パターンが設けられ、前記複数の搭載部のうちの第1の搭載部にあるリード部と前記第1の搭載部と隣接した前記複数の搭載部のうちの第2の搭載部にあるリード部とは、前記アイランド部よりも幅の狭い連結部で電気的に接続され、前記表面と対向する裏面には、各々の前記搭載部に対応する領域の端から内側に後退し、前記導電パターンの下に形成されたスルーホールを介して前記連結部と電気的に接続された複数の外部電極が設けられ、前記連結部を介して電解メッキにより成るメッキ膜が前記導電パターンに設けられた絶縁基板を準備し、
各々の前記搭載部のアイランド部に半導体チップを電気的に接続して固着し、
各々の前記半導体チップを樹脂層で被覆するように、前記複数の搭載部を一括して封止し、前記搭載部毎に前記樹脂層と前記絶縁基板とをダイシングブレードにて分離して個々の半導体装置を形成する半導体装置の製造方法であって、
前記導電パターンおよび前記外部電極は、前記ダイシングにより形成された面から後退し、前記連結部は、前記ダイシングにより形成された面から露出することを特徴とする半導体装置の製造方法。 - 前記絶縁基板は、セラミックまたはガラスエポキシから成る請求項1または請求項2に記載の半導体装置の製造方法。
- 前記メッキ膜は、金よりなる請求項1または請求項2に記載の半導体装置の製造方法。
- 前記樹脂層は、液状樹脂を滴下した後に硬化されたものである請求項1または請求項2に記載の半導体装置の製造方法。
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Family Cites Families (17)
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US5832600A (en) * | 1995-06-06 | 1998-11-10 | Seiko Epson Corporation | Method of mounting electronic parts |
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JP3534501B2 (ja) * | 1995-08-25 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US5783866A (en) * | 1996-05-17 | 1998-07-21 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
JPH10135252A (ja) * | 1996-10-29 | 1998-05-22 | Sony Corp | 半導体装置の製造方法 |
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