KR100369204B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실장 면적을 축소한 소형의 패키지를 얻음과 함께, 제조 시의 문제점을 해소할 수 있는, 반도체 장치의 제조 방법을 제공한다.
다수의 탑재부(20)를 갖는 공통 기판(21)을 준비한다. 각 탑재부(20)에는 아일런드부(25) 및 리드부(32a, 32)를 형성하고, 관통홀을 통해 이면측에 외부 전극(31a∼31c)을 형성한다. 외부 전극(31a∼31d)의 패턴을 끝으로부터 내측으로 후퇴시킨다. 각 탑재부마다 반도체 칩(33)을 다이본드, 와이어 본드하고, 전체를 공통의 수지층(30)으로 피복하고, 다이싱 라인(24)에 따라서 수지층(35)과 공통 기판(21)을 분할하여 개개의 반도체 장치를 얻는다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 패키지 외형을 축소하고, 실장 면적을 저감하여 비용 절감이 가능한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에 있어서는, 웨이퍼로부터 다이싱하여 분리한 반도체 칩을 리드 프레임에 고착하고, 금형과 수지 주입에 의한 트랜스퍼 몰드에 의해 리드 프레임 상에 고착된 반도체 칩을 밀봉하고, 밀봉된 반도체 칩을 개개의 반도체 장치마다 분리한다고 하는 공정이 행해지고 있다. 이 리드 프레임에는 단책형(rectangular shape) 혹은 후프형의 프레임이 이용되어 있고, 어쨌든 1회의 밀봉 공정에서 여러개의 반도체 장치가 동시에 밀봉되어 있다.
도 6은, 트랜스퍼 몰드 공정의 상황을 나타낸 도면이다. 트랜스퍼 몰드 공정에서는, 다이본드, 와이어 본드에 의해 반도체 칩(1)이 고착된 리드 프레임(2)을, 상하 금형(3A, 3B)으로 형성한 캐비티(4)의 내부에 설치하고, 캐비티(4) 내에 에폭시 수지를 주입함으로써, 반도체 칩(1)의 밀봉이 행해진다. 이러한 트랜스퍼몰드 공정의 후, 리드 프레임(2)을 각 반도체 칩(1)마다 절단하여, 개별의 반도체 장치가 제조된다 (예를 들면, 특개 평05-129473호).
이 때, 도 7에 도시한 바와 같이, 금형(3B)의 표면에는 다수 개의 캐비티(4a∼4f)와, 수지를 주입하기 위한 수지원(5)과, 런너(6), 및 런너(6)로부터 각 캐비티(4a∼4f)에 수지를 유입시키기 위한 게이트(7)가 설치되어 있다. 이들은 전부 금형(3B) 표면에 설치한 홈이다. 단책형의 리드 프레임이면, 1개의 리드 프레임에 예를 들면 10개의 반도체 칩(1)이 탑재되어 있고, 1개의 리드 프레임에 대응하여, 10개의 캐비티(4)와 10개의 게이트(7), 및 1개의 런너(6)가 설치된다. 그리고, 금형(3) 표면에는 예를 들면 리드 프레임 20개분의 캐비티(4)가 설치된다.
도 8은, 상기한 트랜스퍼 몰드에 의해 제조한 반도체 장치를 나타낸 도면이다. 트랜지스터 등의 소자가 형성된 반도체 칩(1)이 리드 프레임의 아일런드(8) 상에 땜납 등의 납재(9)에 의해 고착 실장되고, 반도체 칩(1)의 전극 패드와 리드 단자(10)가 와이어(11)로 접속되며, 반도체 칩(1)의 주변 부분이 상기 캐비티의 형상에 합치한 수지(12)로 피복되고, 수지(12)의 외부에 리드 단자(10)의 선단 부분이 도출된 것이다.
종래의 패키지에서는, 외부 접속용의 리드 단자(10)를 수지(12)로부터 돌출시키므로, 리드 단자(10)의 선단부까지의 거리를 실장 면적으로서 고려하지 않으면 안되어, 수지(12)의 외형 치수보다 실장 면적의 쪽이 꽤 커진다고 하는 결점이 있다.
또한, 종래의 트랜스퍼 몰드 기술에서는, 압력을 계속해서 건 상태에서 경화시키기 때문에, 런너(6)와 게이트(7)에 있어서도 수지가 경화하고, 이 런너(6) 등에 남은 수지는 폐기 처분이 된다. 그 때문에, 상기한 리드 프레임을 이용한 수법에서는, 제조하여야 할 반도체 장치 개개에 게이트(7)를 설치하므로, 수지의 이용 효율이 나빠서, 수지의 양에 대해 제조할 수 있는 반도체 장치의 개수가 적다고 하는 결점이 있었다.
본 발명은, 상술한 각 사정을 감안하여 이루어진 것으로, 다수의 소자 탑재부를 갖는 절연 기판을 준비하고, 상기 소자 탑재부의 각각에 반도체 칩을 고착하여, 상기 각각의 반도체 칩을 수지층으로 피복하고, 상기 소자 탑재부마다 상기 수지층과 상기 절연 기판을 분리하여 개개의 반도체 소자를 형성하는 반도체 장치의 제조 방법에 있어서,
상기 절연 기판의 이면측에, 상기 반도체 칩의 외부 접속 전극이 되는 전극 패턴을 설치하고,
상기 전극 패턴을, 분리한 절연 기판의 단부로부터 내측으로 후퇴시킨 것을 특징으로 하는 것이다.
도 1은 본 발명을 설명하기 위한 사시도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 (A) 평면도 (B) 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 (A) 평면도 (B) 단면도 (C) 이면도.
도 6은 종래 예를 설명하기 위한 단면도.
도 7은 종래 예를 설명하기 위한 평면도.
도 8은 종래 예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 공통 기판
22 : 제1 절연 기판
23 : 제2 절연 기판
25 : 아일런드부
27 : 제1 연결부
28 : 제2 연결부
30, 33 : 관통홀
31a, 31b, 31c, 31d : 외부 전극
32a, 32b : 리드부
34 : 금도금층
35 : 수지층
이하에 본 발명의 실시 형태를 상세히 설명한다.
제1 공정:
우선, 도 1에 도시한 바와 같은, 1개의 반도체 장치에 대응하는 탑재부(20)를 여러개분, 예를 들면 100개분을 종횡으로 배치한, 대판(大判)의 공통 기판(21)을 준비한다. 공통 기판(21)은, 세라믹이나 유리 에폭시 등으로 이루어지는 절연 기판이고, 이들이 1장 혹은 여러 장 중첩되고, 합계의 판 두께가 250∼350㎛로 제조 공정에서의 기계적 강도를 유지할 수 있는 판 두께를 갖고 있다. 이하는, 제1 절연 기판(22, 판 두께 : 약 100㎛) 상에 제2 절연 기판(23, 판 두께 : 약 200㎛)을 중첩시키고, 큰 공통 기판을 형성한 예를 설명한다.
대판 기판(21)의 각 탑재부(20)의 표면에는, 텅스텐 등의 금속 페이스트의 인쇄와, 금의 전해 도금에 의한 도전 패턴이 형성되어 있다. 이들은, 각각 금속 페이스트의 인쇄를 종료한 제1 및 제2 절연 기판(22, 23)을 접합시키고, 소성하여, 그리고 전해 도금법에 따라서 금속 페이스트 상에 금도금층을 형성함으로써 얻어진다.
도 2의 (A)는 제1 절연 기판(22)의 표면에 형성한 도전 패턴을 나타낸 평면도, 도 2의 (B)는 제1 절연 기판(22)의 이면측에 형성한 도전 패턴을 나타낸 평면도이다.
점선으로 둘러싼 각 탑재부(20)는, 예를 들면 긴 변 × 짧은 변이 1.0㎜ × 0.8㎜의 구형 형상을 갖고 있고, 이들은 상호 20∼50㎛의 간격을 이격하여 종횡으로 배치되어 있다. 상기 간격은 후의 공정에서의 다이싱 라인(24)으로 된다. 도전 패턴은, 각 탑재부(20) 내에서 아일런드부(25)와 리드부(26)를 형성하고, 이들 패턴은 각 탑재부(20) 내에서 동일 형상이다. 아일런드부(25)는 반도체 칩을 탑재하는 개소이고, 리드부(26)는 반도체 칩의 전극 패드와 와이어 접속하는 개소이다. 아일런드부(25)로부터는 2개의 제1 연결부(27)가 연속한 패턴으로 연장된다. 이들선폭은 아일런드부(25)보다도 좁은 선폭으로, 예를 들면 0.5㎜의 선폭으로 연장한다. 제1 연결부(27)는 다이싱 라인(24)을 넘어 이웃하는 탑재부(20)의 리드부(26)로 연결할 때까지 연장한다. 또한, 리드부(26)로부터는 각각 제2 연결부(28)가, 제1 연결부(27)와는 직행하는 방향으로 연장하고, 다이싱 라인(24)을 넘어 이웃하는 탑재부(20)의 리드부(24)에 연결할 때까지 연장한다. 제2 연결부(28)는 또한, 탑재부(20) 주위를 둘러싸는 공통 연결부(29)에 연결한다. 이와 같이, 제1 및 제2 연결부(27, 28)가 연장함으로써, 각 탑재부(20)의 아일런드부(25)와 리드부(26)를 전기적으로 공통 접속한다.
도 2의 (B)를 참조하여, 제1 절연 기판(22)에는, 각 탑재부(20)마다 관통홀(30)이 설치되어 있다. 관통홀(30)의 내부는 텅스텐 등의 도전 재료에 의해 매립되어 있다. 그리고, 각 관통홀(30)에 대응하여, 이면측에 외부 전극(31a, 31b, 31c, 31d)을 형성한다. 이들 외부 전극(31a, 31b, 31c, 31d)은 탑재부(20)의 끝으로부터 0.05∼0.1㎜ 정도 후퇴된 패턴으로 형성되어 있다. 전기적으로는, 각 관통홀(30)을 통해 공통 연결부(29)에 접속된다.
도 3의 (A)는 제2 절연 기판(23)을 접합시킨 상태를 나타낸 평면도, 도 3의 (B)는 동일하게 단면도이다.
제2 절연 기판(23)에는 아일런드부(25)의 상부를 형성하는 개구부(40)가 설치되고, 리드부(26)에 대응하는 개소에는 동일하게 리드부(32a, 32b)가 설치되어 있다. 제2 절연 기판(23)의 리드부(32a, 32b)의 아래에는 관통홀(33)이 설치되고, 각각이 제1 절연 기판(22) 표면의 리드부(26)에 전기 접속한다. 따라서, 리드부(32a, 32b)는 각각 외부 전극(31c, 31d)에 전기 접속된다.
이들 리드부(32a, 32b)도 또한, 각 탑재부(20)의 끝으로부터는 0.05∼0.1㎜ 정도 후퇴된 패턴으로 형성되어 있다. 즉, 다이싱 라인(24)을 횡단하는 것은 선폭이 좁은 제1 및 제2 연결부(27, 28)만이다.
그리고, 제1 및 제2 절연 기판(22, 23)을 접합시킨 상태로, 도전 패턴을 한쪽의 전극으로 하는 전해 도금에 의해, 도전 패턴 상에 금도금층을 형성한다. 각 도전 패턴은 공통 연결부(29)에 의해 전기 접속되어 있으므로, 전해 도금 수법을 이용하는 것이 가능해진다. 단, 제1 및 제2 절연 기판(22, 23)의 대응면에는 형성되지 않는다.
제2 공정 : 도 4의 (A) 참조
이와 같이 금도금층(34)을 형성한 공통 기판(21)의 각 탑재부(20)마다, 반도체 칩(33)을 다이본드, 와이어 본드한다. 반도체 칩(33)은 아일런드부(25) 표면에 Ag 페이스트 등의 접착제에 의해 고정하고, 반도체 칩(33)의 전극 패드와 리드부(32a, 32b)를 각각 와이어(34)로 접속한다. 반도체 칩(33)에서는, 바이폴라 트랜지스터, 파워 MOSFET 등의 3단자의 능동 소자를 형성하고 있다. 파워 MOSFET이면, 외부 전극(31a, 31b)이 드레인 전극으로 되고, 외부 전극(31c, 31d)이 각각 소스 전극과 게이트 전극이 된다.
제3 공정 : 도 4의 (B) 참조
공통 기판(21)의 상측으로 이송한 디스펜서로부터 소정량의 에폭시계 액체 수지를 적하(포팅)하고, 모든 반도체 칩(33)을 공통의 수지층(35)으로 피복한다.예를 들면 한장의 공통 기판(21)에 100개의 반도체 칩(33)을 탑재한 경우에는, 100개 모든 반도체 칩(33)을 일괄하여 피복한다. 상기 액체 수지로서 예를 들면 CV576AN(마쓰시타 전공 제조)를 이용하였다. 적하한 액체 수지는 비교적 점성이 높고, 표면 장력을 갖고 있으므로, 그 표면이 만곡한다.
제4 공정 : 도 4의 (C) 참조
수지층(35)의 만곡한 표면을, 평탄면에 가공한다. 가공하기 위해서는, 수지가 경화하기 전에 평탄한 성형 부재를 눌러 평탄면에 가공하는 수법과, 적하한 수지층(35)을 100∼200도, 수시간의 열처리(경화)로 경화시킨 후에, 만곡면을 연삭함으로써 평탄면에 가공하는 수법으로 생각된다. 연삭에는 다이싱 장치를 이용하여, 다이싱 블레이드에 의해 수지층(35)의 표면이 공통 기판(21)으로부터 일정한 높이로 갖추어지도록, 수지층(35) 표면을 깎는다. 이 공정에서는, 수지층(35)의 막 두께를 0.3∼10㎜로 성형한다. 평탄면은, 적어도 가장 외측에 위치하는 반도체 칩(33)을 개별 반도체 장치로 분리할 때에, 규격화한 패키지 사이즈의 수지 외형을 구성할 수 있도록, 그 단부까지 확장한다. 상기 블레이드에는 여러 가지 판 두께의 것이 준비되어 있고, 비교적 두꺼운 블레이드를 이용하여, 절삭을 복수 회 반복함으로써 전체를 평탄면에 형성한다.
제5 공정 : 도 4의 (D) 참조
다음에, 탑재부(20)마다 수지층(35)을 절단하여 각각의 반도체 장치로 분리한다. 절단에는 다이싱 장치를 이용하여, 다이싱 블레이드(36)에 의해 다이싱 라인(24)에 따라서 수지층(35)과 공통 기판(21)을 동시에 절단함으로써, 탑재부(20)마다 분할한 반도체 장치를 형성한다. 다이싱 공정에 있어서는 공통 기판(21)의 이면측에 블루 시트 (예를 들면, 상품명 UV시트, 린텍 주식회사 제조)를 접착하고, 상기 다이싱 블레이드가 블루 시트의 표면에 도달하는 절삭 깊이로 절단한다. 이 때에는, 공통 기판(21)의 표면에 미리 형성한 위치 정렬 마크를 다이싱 장치측에서 자동 인식하여, 이것을 위치 기준으로서 이용하여 다이싱한다.
도 5는, 상술한 공정에 따라 형성된 각 반도체 장치(33)를 나타낸 도면이다. (A)가 평면도, (B)가 단면도, (C)가 이면도이다.
패키지의 주위(4) 측면은, 수지층(35)과 공통 기판(21)의 절단면에서 형성되고, 패키지의 상면은 평탄화한 수지층(30)의 표면에서 형성되고, 패키지의 하면은 제1 절연 기판(22)의 이면측에서 형성된다. 제2 절연 기판(23)은, 리드부(32a, 32b)와 아일런드부(25)에 높이의 차를 제공한다. 또한, 제2 절연 기판(23)은 리드부(32a, 32b)를 설치한 1변에 따라서 잔존한다.
아일런드부(25)와 리드부(32a, 32b)는 패키지의 단부면으로부터 후퇴되어 있고, 제1 및 제2 접속부(27, 28)의 절단 부분만이 패키지 측면에 노출한다. 이면측의 금도금층에 의한 외부 전극(31a∼31d)도 마찬가지로, 패키지 단부면으로부터는 후퇴되어 있다.
이러한 수법에 의해 형성한 반도체 장치는, 이하의 효과를 갖는다.
다수 개의 소자를 통합하여 수지로 패키징하므로, 개개로 패키징하는 경우에 비교하여, 불필요한 수지 재료를 적게 할 수 있어 재료비의 저감으로 이어진다.
리드 프레임을 이용하지 않으므로, 종래의 트랜스퍼 몰드 수법에 비교하여,패키지 외형을 대폭 소형화할 수 있다.
외부 접속용의 단자가 공통 기판(21)의 이면에 형성되고, 패키지의 외형으로부터 돌출하지 않으므로, 장치의 실장 면적을 대폭 소형화할 수 있다.
외부 전극(31a∼31d)의 패턴을 섬 형상으로 독립시킴과 함께, 그 단부를 후퇴시켰으므로, 다이싱으로 절단할 때에 다이싱 블레이드가 금도금층에 접하지 않은 구조로 할 수 있다. 금도금층을 절단하면, 이것이 완전히 절단되지 않아 「수염」과 같은 모양의 것이 남게 되는 외관 불량의 확률이 높아지지만, 본 원에서는 다이싱 블레이드에 접하지 않은 구조로 하였으므로, 이러한 외관 불량을 방지할 수 있다.
외부 전극(31a∼31d)의 각각을 관통홀(30)을 통해 제1 및 제2 접속부(27, 28)에 의해 더욱 전기적으로 공통 접속하였으므로, 이것을 전극의 한쪽으로 하는 전해 도금법을 이용할 수 있다. 그리고, 다이싱하는 부분을 제1 및 제2 접속 부분(27, 28)만으로 멈추게 함으로써, 다이싱 블레이드에 접하는 금 도금층을 최소한으로 억제하는 것이 가능해진다.
이상으로 설명한 바와 같이, 본 발명에 따르면, 리드 프레임을 이용한 반도체 장치보다도 더욱 소형화할 수 있는 패키지 구조를 제공할 수 있는 이점을 갖는다. 이 때, 리드 단자가 돌출하지 않은 구조이므로, 실장할 때의 점유 면적을 저감하여, 고밀도 실장을 실현할 수 있다.
또한, 캐비티를 구성하기 위한 금형(3A, 3B)이 불필요하므로, 대폭적인 비용저감이 가능한 이점을 갖는다.
그리고, 이면의 외부 전극의 패턴을 다이싱 블레이드에 접하지 않은 패턴으로 함으로써, 금도금층을 다이싱함으로써 발생하는 문제점을 해소할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 절연 기판의 표면측에 복수의 소자 탑재부를 형성하는 공정;
    상기 소자 탑재부에는 도전 패턴에 의해 아일런드부와 리드부를 형성하는 공정;
    상기 절연 기판의 이면측에는 복수의 외부 접속용 전극 패턴을 형성하는 공정;
    상기 전극 패턴과 상기 아일런드부, 및 상기 전극 패턴과 상기 리드부를, 상기 절연 기판에 형성한 관통홀을 통해 전기적으로 접속하는 공정;
    상기 아일런드부로부터, 상기 아일런드부보다 선폭이 좁은 접속부를 연장하는 공정 ;
    상기 접속부를 이웃하는 소자 탑재부의 상기 리드부에 연결하는 공정;
    상기 연결부에 의해 상기 복수의 소자 탑재부의 아일런드부와 리드부가 전기적으로 도통한 상태를 유지하는 공정;
    상기 아일런드부의 각각에 반도체 칩을 고착하는 공정;
    상기 각각의 반도체 칩을 수지층으로 피복하는 공정; 및
    상기 소자 탑재부마다 상기 수지층과 상기 절연 기판을 분리하여 개개의 반도체 소자를 형성함과 동시에 상기 전극 패턴을, 분리한 절연 기판의 단부로부터 내측으로 후퇴시킨 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 분리 공정이 다이싱 블레이드에 의한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 수지층에 의한 피복 공정이 액체 수지의 포팅에 의한 것을 특징으로 하는 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
US6696751B2 (en) * 2000-02-10 2004-02-24 Shinko Electric Industries Co., Ltd. Semiconductor device and portable device having a mounting region sharing point symmetry
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
KR100722322B1 (ko) * 2000-07-06 2007-05-28 페어차일드코리아반도체 주식회사 반도체 패키지
JP4562940B2 (ja) * 2001-04-03 2010-10-13 富士通セミコンダクター株式会社 半導体装置用基板
JP4632010B2 (ja) * 2001-06-22 2011-02-16 ミツミ電機株式会社 半導体集積回路パッケージの製造方法
CN100347869C (zh) * 2004-09-14 2007-11-07 宏齐科技股份有限公司 发光芯片的封装结构
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135252A (ja) * 1996-10-29 1998-05-22 Sony Corp 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58201347A (ja) * 1982-05-20 1983-11-24 Unie Kurisutaru Kk リ−ドレスチツプ部品及びその製造方法
JP2901091B2 (ja) * 1990-09-27 1999-06-02 株式会社日立製作所 半導体装置
JPH05129473A (ja) 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
TW232065B (ko) * 1992-04-16 1994-10-11 Sharp Kk
US5976912A (en) 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JPH0936151A (ja) 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置
JP3534501B2 (ja) * 1995-08-25 2004-06-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US5783866A (en) * 1996-05-17 1998-07-21 National Semiconductor Corporation Low cost ball grid array device and method of manufacture thereof
JP3402969B2 (ja) 1996-11-19 2003-05-06 株式会社東芝 半導体装置の製造方法
JPH10284525A (ja) 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP4115553B2 (ja) 1997-05-09 2008-07-09 シチズンホールディングス株式会社 半導体パッケージの製造方法
EP0932198B1 (en) 1997-05-09 2015-12-09 Citizen Holdings Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
FR2764111A1 (fr) 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
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