KR100369203B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100369203B1
KR100369203B1 KR10-2000-0005737A KR20000005737A KR100369203B1 KR 100369203 B1 KR100369203 B1 KR 100369203B1 KR 20000005737 A KR20000005737 A KR 20000005737A KR 100369203 B1 KR100369203 B1 KR 100369203B1
Authority
KR
South Korea
Prior art keywords
resin layer
substrate
dicing
semiconductor device
semiconductor chip
Prior art date
Application number
KR10-2000-0005737A
Other languages
English (en)
Other versions
KR20000057952A (ko
Inventor
다니다까유끼
시부야다꼬
효우도하루오
Original Assignee
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요 덴키 가부시키가이샤 filed Critical 산요 덴키 가부시키가이샤
Publication of KR20000057952A publication Critical patent/KR20000057952A/ko
Application granted granted Critical
Publication of KR100369203B1 publication Critical patent/KR100369203B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

실장 면적을 축소하고 비용 절감이 가능한 반도체 장치의 제조 방법을 제공함과 함께, 이면 전극 표면에 여분의 부착물이 부착하는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
다수의 탑재부(20)를 구비하는 기판(21)을 준비한다. 기판(21)의 이면측에는 외부 접속용 전극 패턴(31)을 형성한다. 탑재부(20)마다 반도체 칩(33)을 탑재하고 수지층(35)으로 피복하고, 수지층(35)의 표면을 수평 또한 평탄한 면으로 가공한다. 전극 패턴(31) 상을 향하도록 수지층(35)측에 다이싱 시트(50)를 접착한다. 이 상태에서 기판(21)과 수지층(35)을 다이싱에 의해 절단하여, 탑재부(20)마다 분리된 개별의 반도체 장치를 형성한다.

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관하여 특히 패키지 외형을 축소하고, 실장 면적을 저감하여 비용 절감이 가능한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에서는 웨이퍼로부터 다이싱하여 분리한 반도체 칩을 리드 프레임에 고착하고, 금형과 수지 주입에 의한 트랜스퍼 몰드에 의해서 리드 프레임 상에 고착된 반도체 칩을 밀봉하고, 밀봉된 반도체 칩을 개개의 반도체 장치마다 분리한다는 공정이 행해지고 있다. 이 리드 프레임에는 단책상 혹은 후프형의 프레임이 이용되고 있으며, 1회의 밀봉 공정에서 여러개의 반도체 장치가 동시에 밀봉되고 있다.
도 7은 트랜스퍼 몰드 공정의 상황을 나타낸 도면이다. 트랜스퍼 몰드 공정에서는 다이본드, 와이어본드에 의해 반도체 칩(1)이 고착된 리드 프레임(2)을 상하 금형(3A, 3B)으로 형성한 캐비티(4)의 내부에 설치하고, 캐비티(4) 내에 에폭시 수지를 주입함으로써 반도체 칩(1)의 밀봉이 행해진다. 이러한 트랜스퍼 몰드 공정 후, 리드 프레임(2)을 각 반도체 칩(1)마다 절단하여 개별 반도체 장치가 제조된다(예를 들면 특개평 05-129473호).
이 때, 도 8에 도시한 바와 같이 금형(3B)의 표면에는 다수개의 캐비티(4a∼ 4f)와, 수지를 주입하기 위한 수지원(5)과, 러너(6) 및 러너(6)로부터 각 캐비티(4a ∼ 4f)에 수지를 유입하기 위한 게이트(7)가 설치되고 있다. 이들은 전부 금형(3B) 표면에 설치한 홈이다. 단책상의 리드 프레임이면 1개의 리드 프레임에 예를 들면 10개의 반도체 칩(1)이 탑재되어 있으며, 1개의 리드 프레임에 대응하여 10개의 캐비티(4)와 10개의 게이트(7) 및 1개의 러너(6)가 설치된다. 그리고, 금형(3) 표면에는 예를 들면 리드 프레임 20개분의 캐비티(4)가 설치된다.
도 9는 상기한 트랜스퍼 몰드에 의해서 제조한 반도체 장치를 나타낸 도면이다. 트랜지스터 등의 소자가 형성된 반도체 칩(1)이 리드 프레임의 아일랜드(8) 상에 땜납 등 납재(9)에 의해서 고착 실장되며, 반도체 칩(1)의 전극 패드와 리드(10)가 와이어(11)로 접속되며, 반도체 칩(1)의 주변 부분이 상기 캐비티의 형상에 합치한 수지(12)로 피복되며, 수지(12)의 외부에 리드 단자(10)의 선단 부분이 도출된 것이다.
종래의 패키지에서는 외부 접속용 리드 단자(10)를 수지(12)로부터 돌출시키므로, 리드 단자(10)의 선단부까지의 거리를 실장 면적으로서 고려해야만 하며, 수지(12)의 외형 치수보다 실장 면적쪽이 훨씬 커진다는 결점이 있다.
또한, 종래의 트랜스퍼 몰드 기술로는 압력을 계속 건 상태로 경화시키기 때문에, 러너(6)와 게이트(7)에서도 수지가 경화하고, 이 러너(6) 등에 남은 수지는 폐기 처분이 된다. 그 때문에, 상기한 리드 프레임을 이용한 수법으로는 제조해야할 반도체 장치 개개로 게이트(7)를 설치하므로, 수지의 이용 효율이 나쁘고 수지의 량에 대하여 제조할 수 있는 반도체 장치의 갯수가 적다는 결점이 있었다.
본 발명은 상술한 각 사정에 감안하여 이루어진 것으로, 복수의 탑재부를 구비하는 절연 기판을 준비하는 공정,
상기 탑재부 각각에 반도체 칩을 고착하는 공정,
상기 절연 기판 상을 수지층으로 피복하고, 상기 각 탑재부에 고착한 반도체 칩 각각을 공통의 수지층으로 피복하는 공정,
상기 수지층의 표면을 평탄화하는 공정,
상기 수지층 상에 다이싱 시트를 접착하는 공정,
상기 절연 기판의 이면측으로부터 상기 탑재부마다 상기 절연 기판과 상기 수지층을 다이싱하여 개개의 반도체 장치에 분리하는 공정을 구비하는 것을 특징으로 하는 것이다.
도 1은 본 발명을 설명하기 위한 사시도.
도 2의 (a)는 본 발명을 설명하기 위한 평면도이고, 도 2의 (b)는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 사시도.
도 7은 종래예를 설명하기 위한 단면도.
도 8은 종래예를 설명하기 위한 평면도.
도 9는 종래예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
20: 탑재부
24: 다이싱 라인
26: 리드부
27: 제1 연결부
31: 외부 전극
이하에 본 발명의 실시 형태를 상세하게 설명한다.
제1 공정 : 도 1 참조
우선, 1개의 반도체 장치에 대응하는 탑재부(20)를 여러개분 예를 들면 100개분을 종횡으로 배치한 대판의 기판(21)을 준비한다. 기판(21)은 세라믹이나 유리 에폭시 등으로 이루어지는 절연 기판으로, 이들이 1매 혹은 수매 중첩되어 합계의 판 두께가 200 ∼ 350㎛로 제조 공정에서의 기계적 강도를 유지할 수 있는 판두께를 구비하고 있다.
기판(21)의 각 탑재부(20)의 표면에는 텅스텐 등의 금속 페이스트의 인쇄와,금의 전해 도금에 의한 도전 패턴이 형성되어 있다. 또한, 기판(21)의 이면측에는 외부 접속 전극으로서의 전극 패턴이 형성되어 있다.
도 2의 (a)는 기판(21)의 표면에 형성한 도전 패턴을 나타내는 평면도, 도 2의 (b)는 기판(21)의 단면도이다.
점선으로 둘러싼 각 탑재부(20)는 예를 들면 긴변×짧은변이 1.0㎜×0.8㎜의 구형 형상을 구비하고 있으며, 이들은 서로 20 ∼ 50㎛의 간격을 이격하여 종횡으로 배치되어 있다. 상기 간격은 후의 공정에서의 다이싱 라인(24)이 된다. 도전 패턴은 각 탑재부(20) 내에서 아일랜드부(25)와 리드부(26)를 형성하고, 이들의 패턴은 각 탑재부(20) 내에서 동일 형상이다. 아일랜드부(25)는 반도체 칩을 탑재하는 개소로, 리드부(26)는 반도체 칩의 전극 패드와 와이어 접속하는 개소이다. 아일랜드부(25)로부터는 2개의 제1 연결부(27)가 연속된 패턴으로 연장된다. 이들의 선폭은 아일랜드부(25)보다도 좁은 선폭으로 예를 들면 0.1㎜의 선폭으로 연장된다. 제1 연결부(27)는 다이싱 라인(24)을 넘어서 옆의 탑재부(20)의 리드부(26)로 연결된다. 또한, 리드부(26)로부터는 각각 제2 연결부(28)가 제1 연결부(27)와는 직행하는 방향으로 연장되고, 다이싱 라인(24)을 넘어서 옆의 탑재부(20)의 리드부로 연결된다. 제2 연결부(28)는 또한 탑재부(20)군의 주위를 둘러싸는 공통 연결부(29)에 연결된다. 이와 같이 제1과 제2 연결부(27, 28)가 연장됨으로써, 각 탑재부(20)의 아일랜드부(25)와 리드부(26)를 전기적으로 공통 접속한다.
도 2의 (b)를 참조하여 제1 절연 기판(22)에는 각 탑재부(20)마다 관통 구멍(30)이 설치되어 있다. 관통 구멍(30)의 내부는 텅스텐 등의 도전 재료에 의해서 매설되어 있다. 그리고, 각 관통 구멍(30)에 대응하여 이면측에 외부 전극(31)을 형성한다.
도 3은 기판(21)을 이면측에서부터 관측하여 외부 전극(31a ∼ 31d)의 패턴을 나타낸 평면도이다. 이들의 외부 전극(31a, 31b, 31c, 31d)은 탑재부(20)의 끝으로부터 0.05∼0.1㎜ 정도 후퇴되어 있으며 또한 각각이 독립한 패턴으로 형성되어 있다. 그럼에도 불구하고, 전기적으로는 각 관통 구멍(30)을 통하여 공통 연결부(29)에 접속된다. 이에 따라, 도전 패턴을 한쪽의 전극으로 하는 전해 도금법으로 모든 도전 패턴 상에 금 도금층을 형성하는 것이 가능해진다. 또한, 다이싱 라인(24)을 횡단하는 것은 선폭이 좁은 제1과 제2 연결부(27, 28)로만 할 수가 있다.
제2 공정 : 도 4의 (a) 참조
이와 같이 금 도금층을 형성한 기판(21)의 각 탑재부(20)마다, 반도체 칩(33)을 다이본드, 와이어본드한다. 반도체 칩(33)은 아일랜드부(25) 표면에 Ag 페이스트 등의 접착제에 의해서 고정하고, 반도체 칩(33)의 전극 패드와 리드부(32a, 32b)를 각각 와이어(34)로 접속한다. 반도체 칩(33)으로서는 바이폴라 트랜지스터, 파워 MOSFET 등의 3단자의 능동 소자를 형성하고 있다. 바이폴라 소자를 탑재한 경우는 아일랜드부(25)에 접속된 외부 전극(31a, 31b)이 컬렉터 단자이며, 리드부(26)에 각각 접속된 외부 전극(31c, 31d)이 베이스 에미터 전극이 된다.
제3 공정 : 도 4의 (b) 참조
기판(21)의 상측에 이송한 디스펜서(도시하지 않음)로부터 소정량의 에폭시계 액체 수지를 적하(포팅)하고, 모든 반도체 칩(33)을 공통의 수지층(35)으로 피복한다. 예를 들면 한장의 기판(21)에 100개의 반도체 칩(33)을 탑재한 경우는 100개 모든 반도체 칩(33)을 일괄하여 피복한다. 상기 액체 수지로서 예를 들면 CV576AN(마쓰시타 전공제)을 이용하였다. 적하한 액체 수지는 비교적 점성이 높으며 표면 장력을 가지고 있으므로 그 표면이 만곡한다.
제4 공정 : 도 4의 (c) 참조
적하한 수지층(35)을 100 ∼ 200도, 수시간의 열처리(경화)로써 경화시킨 후에 만곡면을 연삭함으로써 수지층(35)의 표면을 평탄면으로 가공한다. 연삭에는 다이싱 장치를 이용하여 다이싱 블레이드(36)에 의해서 수지층(35)의 표면이 기판(21)으로부터 일정한 높이가 되도록 수지층(35) 표면을 깎는다. 이 공정에서는 수지층(35)의 막 두께를 0.3 ∼ 1.0㎜로 성형한다. 평탄면은 적어도 가장 외측에 위치하는 반도체 칩(33)을 개별 반도체 장치로 분리할 때, 규격화한 패키지 사이즈의 수지 외형을 구성할 수 있도록 그 단부까지 확장한다. 상기 블레이드에는 여러가지 판 두께가 준비되어 있으며, 비교적 두꺼운 블레이드를 이용하여 절삭을 복수회 반복함으로서 전체를 평탄면으로 형성한다.
또한, 적하한 수지층(35)을 경화하기 전에 수지층(35) 표면에 평탄한 성형부재를 억압하여 평탄 또한 수평인 면으로 성형하고, 후에 경화시키는 수법도 생각된다.
제5 공정: 도 5의 (a) 참조
다음에, 기판(21)을 반전하여 수지층(35)의 표면에 다이싱 시트(50 ; 예를 들면, 상품명 : UV 시트, 린텍 주식회사제)를 접착한다. 앞의 공정에서 수지층(35) 표면을 평탄 또한 기판(21) 표면에 대하여 수평의 면으로 가공함으로써 수지층(35)측에 접착하여도 기판(21)이 기울어지는 일 없이 그 수평 수직의 정밀도를 유지할 수 있다.
제6 공정 : 도 5의 (b) 참조
다음에, 탑재부(20)마다 수지층(35)을 절단하여 각각의 반도체 장치로 분리한다. 절단에는 다이싱 장치의 다이싱 블레이드(36)를 이용하여 다이싱 라인(24)에 따라 수지층(35)과 기판(21)을 동시에 다이싱함으로써, 탑재부(20)마다 분할한 반도체 장치를 형성한다. 다이싱 공정에서는 상기 다이싱 블레이드(36)가 다이싱 시트(50)의 표면에 도달하는 것과 같은 절삭 깊이로 절단한다. 이 때에는 기판(21)의 이면측으로부터도 관측 가능한 정합 마크[예를 들면, 기판(21)의 주변 부분에 형성한 관통 구멍이나 금도금층의 일부]를 다이싱 장치측에서 자동 인식하고, 이것을 위치 기준으로서 이용하여 다이싱한다. 또한, 전극 패턴(31a, 31b, 31c, 31d)이나 아일랜드부(25)가 다이싱 블레이드(36)에 접하지 않은 패턴 설계로 하고 있다. 이것은 금도금층의 절단성이 비교적 나쁘므로, 금 도금층의 버어가 생기는 것을 극력 방지하는 것을 목적으로 한 것이다. 따라서, 다이싱 블레이드(36)와 금 도금층이 접촉하는 것은 전기적 도통을 목적으로 한 제1과 제2 접속부(27, 28)만이다.
도 6은 전술한 공정에 의해서 형성된 각 반도체 장치를 나타내는 사시도이다. 패키지의 주위 4측면은 수지층(35)과 기판(21)의 절단면에서 형성되며, 패키지의 상면은 평탄화한 수지층(35)의 표면에서 형성되며 패키지의 하면은 제1 절연 기판(22)의 이면측에서 형성된다.
이 반도체 장치는 세로×가로×높이가 예를 들면 1.0㎜×0.6㎜×0.5㎜와 같은 크기를 구비하고 있다. 기판(21) 상에는 0.5㎜ 정도의 수지층(35)이 피복하여 반도체 칩(33)을 밀봉하고 있다. 반도체 칩(33)은 약 150㎛ 정도의 두께를 갖는다. 아일랜드부(25)와 리드부(26)는 패키지의 단면으로부터 후퇴되어 있으며, 제1과 제2 접속부(27, 28)의 절단 부분만이 패키지 측면에 노출된다.
외부 전극(31a ∼ 31d)은 기판(21)의 4구석에 0.2×0.3㎜ 정도의 크기로 배치되어 있으며, 패키지 외형의 중심선에 대하여 좌우(상하) 대상이 되는 것과 같은 패턴으로 배치되어 있다. 이와 같은 대칭 배치로서는 전극의 극성 판별이 곤란해지므로, 수지층(35)의 표면측에 오목부를 형성하거나 인쇄하는 등으로 하여 극성을 표시하는 마크를 각인하는 것이 바람직하다.
이러한 수법에 의해서 형성한 반도체 장치는 다수개의 소자를 통합하여 수지로 패키징하므로, 개개에 패키징하는 경우에 비하여, 낭비되는 수지 재료를 적게 할 수 있어 재료비의 저감으로 이어진다. 또한, 리드 프레임을 이용하지 않으므로 종래의 트랜스퍼 몰드 수법에 비교하여 패키지 외형을 대폭 소형화할 수가 있다. 또한, 외부 접속용 단자가 기판(21)의 이면에 형성되며, 패키지의 외형으로부터 돌출하지 않으므로 장치의 실장 면적을 대폭 소형화할 수 있는 것이다.
또한, 상기한 제조 방법은 기판(21)측이 아닌 수지층(35)측에 다이싱 시트(50)를 접착하여 다이싱을 행하고 있다. 예를 들면 기판(21)측에 접착한 경우는 소자를 박리할 때 다이싱 시트(50)의 점착제가 전극 패턴(31a ∼ 31d)의 표면에 부착하게 된다. 이러한 점착제가 남은 상태에서 소자를 자동 실장 장치에 투입하면, 실장 시에서의 전극 패턴(31a ∼ 31d)의 납땜성을 열화시킬 우려가 있다. 또한, 전극 패턴(31a ∼ 31d) 표면에 먼지가 부착함으로써 폐해도 우려된다. 본 발명에 따르면 수지층(35)측에 접착함으로써 이들의 폐해를 해소하고 있다.
또한, 수지층(35)측에 다이싱 시트(50)를 접착하는 것에 있어서 수지층(35)의 표면을 수평하게 또한 평탄면으로 가공함으로써, 기판(21)측에 다이싱 시트(50)를 접착한 경우와 동일한 수직 수평 정밀도를 유지할 수 있다.
또한, 상기 실시예는 3단자 소자를 밀봉하여 4개의 외부 전극을 형성한 예로 설명하였지만, 예를 들면 2개의 반도체 칩을 밀봉한 경우나 집적 회로를 밀봉한 경우도 마찬가지로 하여 실시하는 것이 가능하다.
이상으로 설명한 바와 같이, 본 발명에 따르면 리드 프레임을 이용한 반도체 장치보다도 더욱 소형화 가능한 패키지 구조를 제공할 수 있는 이점을 갖는다. 이 때, 리드 단자가 돌출되지 않는 구조이므로 실장했을 때의 점유 면적을 저감하고 고밀도 실장을 실현된다.
또한, 캐비티를 구성하기 위한 금형(3A, 3B)이 불필요하므로 대폭적인 비용 저감이 가능한 이점을 갖는다.
그리고, 수지층(35) 표면을 평탄면으로 가공한 후에 수지층(35) 표면측에 다이싱 시트(50)를 접착하여 다이싱함으로써, 전극 패턴(31a ∼ 31d) 표면에 다이싱시트(50)의 점착제를 부착시키지 않는 제조 방법을 제공할 수 있는 것이다.

Claims (2)

  1. 반도체 장치의 제조 방법에 있어서,
    복수의 탑재부(device carrier area)를 포함하는 기판을 준비하는 공정,
    상기 탑재부 각각에 반도체 칩을 고착하는 공정,
    상기 탑재부에 고착된 상기 반도체 칩을 공통 수지층으로 피복하는 공정,
    상기 공통 수지층의 표면을 평탄화하는 공정,
    상기 공통 수지층의 평탄화된 상기 표면에 다이싱 시트(dicing sheet)를 접착하는 공정, 및
    상기 기판의 이면측에서부터 다이싱함으로써 상기 기판 및 상기 공통 수지층을 상기 탑재부들을 포함하는 조각들로 분리하여 개개의 반도체 장치를 생성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 기판의 이면측에 상기 반도체 칩의 외부 접속 단자가 되는 전극 패턴을 포함하고, 상기 전극 패턴이 상기 다이싱에서의 다이싱 블레이드에 접촉하지 않도록, 다이싱 라인으로부터 후퇴되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2000-0005737A 1999-02-09 2000-02-08 반도체 장치의 제조 방법 KR100369203B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP03138799A JP4803855B2 (ja) 1999-02-09 1999-02-09 半導体装置の製造方法
JP1999-031387 1999-02-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0050498A Division KR100369202B1 (ko) 1999-02-09 2002-08-26 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20000057952A KR20000057952A (ko) 2000-09-25
KR100369203B1 true KR100369203B1 (ko) 2003-01-24

Family

ID=12329860

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2000-0005737A KR100369203B1 (ko) 1999-02-09 2000-02-08 반도체 장치의 제조 방법
KR10-2002-0050498A KR100369202B1 (ko) 1999-02-09 2002-08-26 반도체 장치의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR10-2002-0050498A KR100369202B1 (ko) 1999-02-09 2002-08-26 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (2) US6368893B1 (ko)
EP (1) EP1028459A3 (ko)
JP (1) JP4803855B2 (ko)
KR (2) KR100369203B1 (ko)
TW (1) TW426977B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3738176B2 (ja) * 2000-08-03 2006-01-25 三洋電機株式会社 半導体装置の製造方法
KR20020031716A (ko) * 2000-10-23 2002-05-03 마이클 디. 오브라이언 반도체 패키지의 싱귤레이션 방법
JP3958532B2 (ja) * 2001-04-16 2007-08-15 ローム株式会社 チップ抵抗器の製造方法
JP4361826B2 (ja) * 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
DE102007008777B4 (de) * 2007-02-20 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben
US7989266B2 (en) * 2009-06-18 2011-08-02 Aptina Imaging Corporation Methods for separating individual semiconductor devices from a carrier
JP5909988B2 (ja) * 2011-10-25 2016-04-27 株式会社村田製作所 電子部品の印字方法
WO2013150427A1 (en) * 2012-04-05 2013-10-10 Koninklijke Philips N.V. Led thin-film device partial singulation prior to substrate thinning or removal
JP6482454B2 (ja) * 2015-12-18 2019-03-13 Ｔｏｗａ株式会社 電子部品の製造方法ならびに電子部品製造装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936151A (ja) * 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0379044A (ja) 1989-08-23 1991-04-04 Oki Electric Ind Co Ltd 半導体素子の樹脂封止方法
JP3696900B2 (ja) 1994-07-06 2005-09-21 イビデン株式会社 電子部品の封止用樹脂を研削するための平面研削装置
JP3521099B2 (ja) * 1994-11-29 2004-04-19 リンテック株式会社 ダイシング用リングフレームへの接着剤の付着防止用粘着シートおよび該粘着シートを備えたウェハ加工用シート
MY118036A (en) * 1996-01-22 2004-08-30 Lintec Corp Wafer dicing/bonding sheet and process for producing semiconductor device
JP3402969B2 (ja) * 1996-11-19 2003-05-06 株式会社東芝 半導体装置の製造方法
JPH10284525A (ja) * 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
EP2015359B1 (en) * 1997-05-09 2015-12-23 Citizen Holdings Co., Ltd. Process for manufacturing a semiconductor package and circuit board substrate
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
KR19990065532A (ko) * 1998-01-14 1999-08-05 구본준 Cob형 반도체 패키지의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936151A (ja) * 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置

Also Published As

Publication number Publication date
US20020081769A1 (en) 2002-06-27
EP1028459A3 (en) 2003-10-22
JP2000232183A (ja) 2000-08-22
KR20020071833A (ko) 2002-09-13
JP4803855B2 (ja) 2011-10-26
TW426977B (en) 2001-03-21
KR100369202B1 (ko) 2003-01-24
EP1028459A2 (en) 2000-08-16
US6368893B1 (en) 2002-04-09
KR20000057952A (ko) 2000-09-25

Similar Documents

Publication Publication Date Title
JP3819574B2 (ja) 半導体装置の製造方法
KR20020005461A (ko) 반도체 장치의 제조 방법
KR100348955B1 (ko) 반도체 장치의 제조 방법
KR100369203B1 (ko) 반도체 장치의 제조 방법
JP3877453B2 (ja) 半導体装置の製造方法
KR100369205B1 (ko) 반도체 장치의 제조 방법
JP3639509B2 (ja) 半導体装置の製造方法
JP5121807B2 (ja) 半導体装置の製造方法
JP4162303B2 (ja) 半導体装置の製造方法
JP4215300B2 (ja) 半導体装置の製造方法
JP2000124236A (ja) 半導体装置の製造方法
JP3738144B2 (ja) 半導体装置の製造方法
JP3877448B2 (ja) 半導体装置の製造方法
JP2002050590A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121221

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee