JP2000232183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000232183A JP2000232183A JP11031387A JP3138799A JP2000232183A JP 2000232183 A JP2000232183 A JP 2000232183A JP 11031387 A JP11031387 A JP 11031387A JP 3138799 A JP3138799 A JP 3138799A JP 2000232183 A JP2000232183 A JP 2000232183A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- resin layer
- dicing
- semiconductor device
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229920005989 resin Polymers 0.000 claims abstract description 52
- 239000011347 resin Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000007747 plating Methods 0.000 description 6
- 238000001721 transfer moulding Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
体装置の製造方法を提供すると共に、裏面電極表面に余
分な付着物が付着するのを防止できる半導体装置の製造
方法を提供する。 【解決手段】 多数の搭載部20を有する基板21を準
備する。基板21の裏面側には外部接続用の電極パター
ン31を形成する。搭載部20毎に半導体チップ33を
搭載し、樹脂層35で被覆し、樹脂層35の表面を水平
且つ平坦な面に加工する。電極パターン31が上を向く
ように、樹脂層35側にダイシングシート50を貼り付
ける。この状態で基板21と樹脂層35とをダイシング
により切断して、搭載部20毎に分離した個別の半導体
装置を形成する。
Description
法に関し、特にパッケージ外形を縮小し、実装面積を低
減しコストダウンが可能な半導体装置の製造方法に関す
る。
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ1回の封止工程で複数個の半
導体装置が同時に封止されている。
況を示す図である。トランスファーモールド工程では、
ダイボンド、ワイヤボンドにより半導体チップ1が固着
されたリードフレーム2を、上下金型3A、3Bで形成
したキャビティ4の内部に設置し、キャビティ4内にエ
ポキシ樹脂を注入することにより、半導体チップ1の封
止が行われる。このようなトランスファーモールド工程
の後、リードフレーム2を各半導体チップ1毎に切断し
て、個別の半導体装置が製造される(例えば特開平05
−129473号)。
面には多数個のキャビティ4a〜4fと、樹脂を注入す
るための樹脂源5と、ランナー6、及びランナー6から
各キャビティ4a〜4fに樹脂を流し込むためのゲート
7とが設けられている。これらは全て金型3B表面に設
けた溝である。短冊状のリードフレームであれば、1本
のリードフレームに例えば10個の半導体チップ1が搭
載されており、1本のリードフレームに対応して、10
個のキャビティ4と10本のゲート7、及び1本のラン
ナー6が設けられる。そして、金型3表面には例えばリ
ードフレーム20本分のキャビティ4が設けられる。
よって製造した半導体装置を示す図である。トランジス
タ等の素子が形成された半導体チップ1がリードフレー
ムのアイランド8上に半田等のろう材9によって固着実
装され、半導体チップ1の電極パッドとリード10とが
ワイヤ11で接続され、半導体チップ1の周辺部分が上
記キャビティの形状に合致した樹脂12で被覆され、樹
脂12の外部にリード端子10の先端部分が導出された
ものである。
は、外部接続用のリード端子10を樹脂12から突出さ
せるので、リード端子10の先端部までの距離を実装面
積として考慮しなくてはならず、樹脂12の外形寸法よ
り実装面積の方が遥かに大きくなるという欠点がある。
では、圧力をかけ続けた状態で硬化させることから、ラ
ンナー6とゲート7においても樹脂が硬化し、このラン
ナー6等に残った樹脂は廃棄処分となる。そのため、上
記のリードフレームを用いた手法では、製造すべき半導
体装置個々にゲート7を設けるので、樹脂の利用効率が
悪く、樹脂の量に対して製造できる半導体装置の個数が
少ないという欠点があった。
情に鑑みて成されたものであり、複数の搭載部を有する
絶縁基板を準備する工程と、前記搭載部の各々に半導体
チップを固着する工程と、前記絶縁基板の上を樹脂層で
被覆し、前記各搭載部に固着した半導体チップの各々を
共通の樹脂層で被覆する工程と、前記樹脂層の表面を平
坦化する工程と、前記樹脂層の上にダイシングシートを
貼り付ける工程と、前記絶縁基板の裏面側から、前記搭
載部毎に、前記絶縁基板と前記樹脂層とをダイシングし
て、個々の半導体装置に分離する工程とを具備すること
を特徴とするものである。
に説明する。
分、例えば100個分を縦横に配置した、大判の基板2
1を準備する。基板21は、セラミックやガラスエポキ
シ等からなる絶縁基板であり、それらが1枚あるいは数
枚重ね合わされて、合計の板厚が200〜350μmと
製造工程における機械的強度を維持し得る板厚を有して
いる。
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板21の
裏面側には、外部接続電極としての電極パターンが形成
されている。
電パターンを示す平面図、図2(B)は基板21の断面
図である。
×短辺が1.0mm×0.8mmの矩形形状を有してお
り、これらは互いに20〜50μmの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン24となる。導電パターンは、各搭載部20内に
おいてアイランド部25とリード部26を形成し、これ
らのパターンは各搭載部20内において同一形状であ
る。アイランド部25は半導体チップを搭載する箇所で
あり、リード部26は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部25からは2本の
第1の連結部27が連続したパターンで延長される。こ
れらの線幅はアイランド部25よりも狭い線幅で、例え
ば0.1mmの線幅で延在する。第1の連結部27はダ
イシングライン24を超えて隣の搭載部20のリード部
26に連結する。更に、リード部26からは各々第2の
連結部28が、第1の連結部27とは直行する方向に延
在し、ダイシングライン24を越えて隣の搭載部20の
リード部24に連結する。第2の連結部28は更に、搭
載部20群の周囲を取り囲む共通連結部29に連結す
る。このように第1と第2の連結部27、28が延在す
ることによって、各搭載部20のアイランド部25とリ
ード部26とを電気的に共通接続する。
2には、各搭載部20毎にスルーホール30が設けられ
ている。スルーホール30の内部はタングステンなどの
導電材料によって埋設されている。そして、各スルーホ
ール30に対応して、裏面側に外部電極31を形成す
る。
部電極31a〜31dのパターンを示した平面図であ
る。これらの外部電極31a、31b、31c、31d
は、搭載部20の端から0.05〜0.1mm程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール30
を介して共通連結部29に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン24を横断するのは線幅が
狭い第1と第2の連結部27、28だけにすることがで
きる。
に、半導体チップ33をダイボンド、ワイヤボンドす
る。半導体チップ33はアイランド部25表面にAgペ
ーストなどの接着剤によって固定し、半導体チップ33
の電極パッドとリード部32a、32bとを各々ワイヤ
34で接続する。半導体チップ33としては、バイポー
ラトランジスタ、パワーMOSFET等の3端子の能動
素子を形成している。バイポーラ素子を搭載した場合
は、アイランド部25に接続された外部電極31a、3
1bがコレクタ端子であり、リード部26に各々接続さ
れた外部電極31c、31dがベース・エミッタ電極と
なる。
ら所定量のエポキシ系液体樹脂を滴下(ポッティング)
し、すべての半導体チップ33を共通の樹脂層35で被
覆する。例えば一枚の基板21に100個の半導体チッ
プ33を搭載した場合は、100個全ての半導体チップ
33を一括して被覆する。前記液体樹脂として例えばC
V576AN(松下電工製)を用いた。滴下した液体樹
脂は比較的粘性が高く、表面張力を有しているので、そ
の表面が湾曲する。
理(キュア)にて硬化させた後に、湾曲面を研削するこ
とによって樹脂層35の表面を平坦面に加工する。研削
にはダイシング装置を用い、ダイシングブレード36に
よって樹脂層35の表面が基板21から一定の高さに揃
うように、樹脂層35表面を削る。この工程では、樹脂
層35の膜厚を0.3〜1.0mmに成形する。平坦面
は、少なくとも最も外側に位置する半導体チップ33を
個別半導体装置に分離したときに、規格化したパッケー
ジサイズの樹脂外形を構成できるように、その端部まで
拡張する。前記ブレードには様々な板厚のものが準備さ
れており、比較的厚めのブレードを用いて、切削を複数
回繰り返すことで全体を平坦面に形成する。
に、樹脂層35表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
グシート50(たとえば、商品名:UVシート、リンテ
ック株式会社製)を貼り付ける。先の工程で樹脂層35
表面を平坦且つ基板21表面に対して水平の面に加工し
たことによって、樹脂層35側に貼り付けても基板21
が傾くことなく、その水平垂直の精度を維持することが
できる。
体装置に分離する。切断にはダイシング装置のダイシン
グブレード36を用い、ダイシングライン24に沿って
樹脂層35と基板21とを同時にダイシングすることに
より、搭載部20毎に分割した半導体装置を形成する。
ダイシング工程においては前記ダイシングブレード36
がダイシングシート50の表面に到達するような切削深
さで切断する。この時には、基板21の裏面側からも観
測可能な合わせマーク(例えば、基板21の周辺部分に
形成した貫通孔や、金メッキ層の一部)をダイシング装
置側で自動認識し、これを位置基準として用いてダイシ
ングする。また、電極パターン31a、31b、31
c、31dやアイランド部25がダイシングブレード3
6に接しないパターン設計としている。これは、金メッ
キ層の切断性が比較的悪いので、金メッキ層のバリが生
じるのを極力防止する事を目的にしたものである。従っ
て、ダイシングブレード36と金メッキ層とが接触する
のは、電気的導通を目的とした第1と第2の接続部2
7、28のみである。
半導体装置を示す斜視図である。パッケージの周囲4側
面は、樹脂層35と基板21の切断面で形成され、パッ
ケージの上面は平坦化した樹脂層35の表面で形成さ
れ、パッケージの下面は第1の絶縁基板22の裏面側で
形成される。
ば、1.0mm×0.6mm×0.5mmのごとき大き
さを有している。基板21の上には0.5mm程度の樹
脂層35が被覆して半導体チップ33を封止している。
半導体チップ33は約150μm程度の厚みを有する。
アイランド部25とリード部26はパッケージの端面か
ら後退されており、第1と第2の接続部27、28の切
断部分だけがパッケージ側面に露出する。
に、0.2×0.3mm程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右(上下)対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層35
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
は、多数個の素子をまとめて樹脂でパッケージングする
ので、個々にパッケージングする場合に比べて、無駄に
する樹脂材料を少なくでき、材料費の低減につながる。
また、リードフレームを用いないので、従来のトランス
ファーモールド手法に比べて、パッケージ外形を大幅に
小型化することができる。更に、外部接続用の端子が基
板21の裏面に形成され、パッケージの外形から突出し
ないので、装置の実装面積を大幅に小型化できるもので
ある。
く樹脂層35側にダイシングシート50を貼り付けてダ
イシングを行っている。例えば基板21側に貼り付けた
場合は、素子を剥離したときにダイシングシート50の
粘着剤が電極パターン31a〜31dの表面に付着して
しまう。このような粘着剤が残った状態で素子を自動実
装装置に投入すると、実装時における電極パターン31
a〜31dの半田付け性を劣化させる危惧がある。ま
た、電極パターン31a〜31d表面にゴミが付着する
ことによる弊害も危惧される。本発明によれば、樹脂層
35側に貼り付けることによってこれらの弊害を解消し
ている。
0を貼り付けるに際して、樹脂層35の表面を水平且つ
平坦面に加工することによって、基板21側にダイシン
グシート50を貼り付けた場合と同じ垂直水平精度を維
持することができる。
個の外部電極を形成した例で説明したが、例えば2個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
ば、リードフレームを用いた半導体装置よりも更に小型
化できるパッケージ構造を提供できる利点を有する。こ
のとき、リード端子が突出しない構造であるので、実装
したときの占有面積を低減し、高密度実装を実現でき
る。
3A、3Bが不要であるので、大幅なコストダウンが可
能である利点を有する。
た後に、樹脂層35表面側にダイシングシート50を貼
り付けてダイシングすることにより、電極パターン31
a〜31d表面にダイシングシート50の粘着剤を付着
させることが無い製造方法を提供できるものである。
面図である。
Claims (2)
- 【請求項1】 複数の搭載部を有する基板を準備する工
程と、 前記搭載部の各々に半導体チップを固着する工程と、 前記基板の上を樹脂層で被覆し、前記各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆する工程
と、 前記樹脂層の表面を平坦化する工程と、 前記樹脂層の上にダイシングシートを貼り付ける工程
と、 前記基板の裏面側から、前記搭載部毎に、前記基板と前
記樹脂層とをダイシングして、個々の半導体装置に分離
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項2】 前記基板の裏面側に前記半導体チップの
外部接続端子となる電極パターンを具備し、該電極パタ
ーンが前記ダイシングでのダイシングブレードに接触し
ないように、ダイシングラインから後退されていること
を特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03138799A JP4803855B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
TW088120395A TW426977B (en) | 1999-02-09 | 1999-11-23 | Method for making a semiconductor device |
EP00200356A EP1028459A3 (en) | 1999-02-09 | 2000-02-03 | Method of fabricating semiconductor device |
KR10-2000-0005737A KR100369203B1 (ko) | 1999-02-09 | 2000-02-08 | 반도체 장치의 제조 방법 |
US09/501,262 US6368893B1 (en) | 1999-02-09 | 2000-02-09 | Method of fabricating semiconductor device |
US10/080,659 US20020081769A1 (en) | 1999-02-09 | 2002-02-25 | Method of fabricating semiconductor device |
KR10-2002-0050498A KR100369202B1 (ko) | 1999-02-09 | 2002-08-26 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03138799A JP4803855B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009263067A Division JP5121807B2 (ja) | 2009-11-18 | 2009-11-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000232183A true JP2000232183A (ja) | 2000-08-22 |
JP4803855B2 JP4803855B2 (ja) | 2011-10-26 |
Family
ID=12329860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03138799A Expired - Fee Related JP4803855B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6368893B1 (ja) |
EP (1) | EP1028459A3 (ja) |
JP (1) | JP4803855B2 (ja) |
KR (2) | KR100369203B1 (ja) |
TW (1) | TW426977B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020031716A (ko) * | 2000-10-23 | 2002-05-03 | 마이클 디. 오브라이언 | 반도체 패키지의 싱귤레이션 방법 |
US6495379B2 (en) * | 2000-08-03 | 2002-12-17 | Sanyo Electric Co., Ltd. | Semiconductor device manufacturing method |
JP2013093403A (ja) * | 2011-10-25 | 2013-05-16 | Murata Mfg Co Ltd | 電子部品の印字方法 |
WO2017104169A1 (ja) * | 2015-12-18 | 2017-06-22 | Towa株式会社 | 電子部品およびその製造方法ならびに電子部品製造装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026182A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP3958532B2 (ja) * | 2001-04-16 | 2007-08-15 | ローム株式会社 | チップ抵抗器の製造方法 |
JP4361826B2 (ja) * | 2004-04-20 | 2009-11-11 | 新光電気工業株式会社 | 半導体装置 |
DE102007008777B4 (de) * | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
US7989266B2 (en) * | 2009-06-18 | 2011-08-02 | Aptina Imaging Corporation | Methods for separating individual semiconductor devices from a carrier |
US9847445B2 (en) * | 2012-04-05 | 2017-12-19 | Koninklijke Philips N.V. | LED thin-film device partial singulation prior to substrate thinning or removal |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0379044A (ja) | 1989-08-23 | 1991-04-04 | Oki Electric Ind Co Ltd | 半導体素子の樹脂封止方法 |
JP3696900B2 (ja) | 1994-07-06 | 2005-09-21 | イビデン株式会社 | 電子部品の封止用樹脂を研削するための平面研削装置 |
JP3521099B2 (ja) * | 1994-11-29 | 2004-04-19 | リンテック株式会社 | ダイシング用リングフレームへの接着剤の付着防止用粘着シートおよび該粘着シートを備えたウェハ加工用シート |
JPH0936151A (ja) * | 1995-07-20 | 1997-02-07 | Japan Aviation Electron Ind Ltd | 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置 |
MY118036A (en) * | 1996-01-22 | 2004-08-30 | Lintec Corp | Wafer dicing/bonding sheet and process for producing semiconductor device |
JP3402969B2 (ja) | 1996-11-19 | 2003-05-06 | 株式会社東芝 | 半導体装置の製造方法 |
JPH10284525A (ja) * | 1997-04-03 | 1998-10-23 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US6117705A (en) * | 1997-04-18 | 2000-09-12 | Amkor Technology, Inc. | Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate |
EP2015359B1 (en) | 1997-05-09 | 2015-12-23 | Citizen Holdings Co., Ltd. | Process for manufacturing a semiconductor package and circuit board substrate |
FR2764111A1 (fr) | 1997-06-03 | 1998-12-04 | Sgs Thomson Microelectronics | Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre |
JP3819574B2 (ja) * | 1997-12-25 | 2006-09-13 | 三洋電機株式会社 | 半導体装置の製造方法 |
KR19990065532A (ko) * | 1998-01-14 | 1999-08-05 | 구본준 | Cob형 반도체 패키지의 제조방법 |
-
1999
- 1999-02-09 JP JP03138799A patent/JP4803855B2/ja not_active Expired - Fee Related
- 1999-11-23 TW TW088120395A patent/TW426977B/zh not_active IP Right Cessation
-
2000
- 2000-02-03 EP EP00200356A patent/EP1028459A3/en not_active Withdrawn
- 2000-02-08 KR KR10-2000-0005737A patent/KR100369203B1/ko not_active IP Right Cessation
- 2000-02-09 US US09/501,262 patent/US6368893B1/en not_active Expired - Lifetime
-
2002
- 2002-02-25 US US10/080,659 patent/US20020081769A1/en not_active Abandoned
- 2002-08-26 KR KR10-2002-0050498A patent/KR100369202B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6495379B2 (en) * | 2000-08-03 | 2002-12-17 | Sanyo Electric Co., Ltd. | Semiconductor device manufacturing method |
KR20020031716A (ko) * | 2000-10-23 | 2002-05-03 | 마이클 디. 오브라이언 | 반도체 패키지의 싱귤레이션 방법 |
JP2013093403A (ja) * | 2011-10-25 | 2013-05-16 | Murata Mfg Co Ltd | 電子部品の印字方法 |
WO2017104169A1 (ja) * | 2015-12-18 | 2017-06-22 | Towa株式会社 | 電子部品およびその製造方法ならびに電子部品製造装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1028459A2 (en) | 2000-08-16 |
KR100369203B1 (ko) | 2003-01-24 |
JP4803855B2 (ja) | 2011-10-26 |
US20020081769A1 (en) | 2002-06-27 |
KR100369202B1 (ko) | 2003-01-24 |
TW426977B (en) | 2001-03-21 |
KR20000057952A (ko) | 2000-09-25 |
KR20020071833A (ko) | 2002-09-13 |
EP1028459A3 (en) | 2003-10-22 |
US6368893B1 (en) | 2002-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11186301A (ja) | 半導体装置の製造方法 | |
JP2002026182A (ja) | 半導体装置の製造方法 | |
JP3877454B2 (ja) | 半導体装置の製造方法 | |
JP3877453B2 (ja) | 半導体装置の製造方法 | |
JP4803855B2 (ja) | 半導体装置の製造方法 | |
JP4073098B2 (ja) | 半導体装置の製造方法 | |
JP4698658B2 (ja) | 半導体チップ搭載用の絶縁基板 | |
JP3639509B2 (ja) | 半導体装置の製造方法 | |
JP5121807B2 (ja) | 半導体装置の製造方法 | |
JP3710942B2 (ja) | 半導体装置の製造方法 | |
JP4162303B2 (ja) | 半導体装置の製造方法 | |
JP4215300B2 (ja) | 半導体装置の製造方法 | |
JP3738144B2 (ja) | 半導体装置の製造方法 | |
JP2002050590A (ja) | 半導体装置の製造方法 | |
JP3877448B2 (ja) | 半導体装置の製造方法 | |
JP2003110057A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090818 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091118 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091202 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091225 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110809 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |