JP2002050590A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明のダイシング工程では、セラッミク基
板上に一体に複数個形成された半導体装置をダイシング
することで個々の半導体装置を形成する工程に関し、セ
ラミック基板のように伸縮率の大きい基板をダイシング
する工程は、従来の半導体装置の製造方法には無い工程
であった。 【解決手段】 本発明では、複数の搭載部２０を有する
基板２１の周囲には分割パターン６１が設けられ、ダイ
シング装置は自動認識により対向する側辺の同じ列およ
び行にある分割パターン６１をそれぞれ認識し、分割パ
ターン６１の中心を求める。そして、求められた２つの
中心を結ぶことでダイシングライン２４を決定する。こ
の作業の繰り返しでダイシングラインを１本ずつ認識し
ダイシングを行うことで、高い精度を保ったダイシング
工程を行うことができる。
板上に一体に複数個形成された半導体装置をダイシング
することで個々の半導体装置を形成する工程に関し、セ
ラミック基板のように伸縮率の大きい基板をダイシング
する工程は、従来の半導体装置の製造方法には無い工程
であった。 【解決手段】 本発明では、複数の搭載部２０を有する
基板２１の周囲には分割パターン６１が設けられ、ダイ
シング装置は自動認識により対向する側辺の同じ列およ
び行にある分割パターン６１をそれぞれ認識し、分割パ
ターン６１の中心を求める。そして、求められた２つの
中心を結ぶことでダイシングライン２４を決定する。こ
の作業の繰り返しでダイシングラインを１本ずつ認識し
ダイシングを行うことで、高い精度を保ったダイシング
工程を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にリードレスによりパッケージ外形を縮小
して実装面積を低減し、大幅なコストダウンが可能な半
導体装置の製造方法に関する。
法に関し、特にリードレスによりパッケージ外形を縮小
して実装面積を低減し、大幅なコストダウンが可能な半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造においては、ウェハか
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ１回の封止工程で複数個の半
導体装置が同時に封止されている。
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ１回の封止工程で複数個の半
導体装置が同時に封止されている。
【０００３】図１２は、トランスファーモールド工程を
示す。トランスファーモールド工程では、ダイボンド、
ワイヤボンドにより半導体チップ１が固着されたリード
フレーム２を、上下金型３Ａ、３Ｂで形成したキャビテ
ィ４の内部に設置し、キャビティ４内にエポキシ樹脂を
注入することにより、半導体チップ１の封止が行われ
る。このようなトランスファーモールド工程の後、リー
ドフレーム２を各半導体チップ１毎に切断して、個別の
半導体装置が製造される（例えば特開平０５−１２９４
７３号）。
示す。トランスファーモールド工程では、ダイボンド、
ワイヤボンドにより半導体チップ１が固着されたリード
フレーム２を、上下金型３Ａ、３Ｂで形成したキャビテ
ィ４の内部に設置し、キャビティ４内にエポキシ樹脂を
注入することにより、半導体チップ１の封止が行われ
る。このようなトランスファーモールド工程の後、リー
ドフレーム２を各半導体チップ１毎に切断して、個別の
半導体装置が製造される（例えば特開平０５−１２９４
７３号）。
【０００４】この時、図１３に示すように、金型３Ｂの
表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入
するための樹脂源５と、ランナー６、及びランナー６か
ら各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲー
ト７とが設けられている。これらは全て金型３Ｂ表面に
設けた溝である。短冊状のリードフレームであれば、１
本のリードフレームに例えば１０個の半導体チップ１が
搭載されており、１本のリードフレームに対応して、１
０個のキャビティ４と１０本のゲート７、及び１本のラ
ンナー６が設けられる。そして、金型３表面には例えば
リードフレーム２０本分のキャビティ４が設けられる。
表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入
するための樹脂源５と、ランナー６、及びランナー６か
ら各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲー
ト７とが設けられている。これらは全て金型３Ｂ表面に
設けた溝である。短冊状のリードフレームであれば、１
本のリードフレームに例えば１０個の半導体チップ１が
搭載されており、１本のリードフレームに対応して、１
０個のキャビティ４と１０本のゲート７、及び１本のラ
ンナー６が設けられる。そして、金型３表面には例えば
リードフレーム２０本分のキャビティ４が設けられる。
【０００５】図１４は、上記のトランスファーモールド
によって製造した半導体装置を示す。トランジスタ等の
素子が形成された半導体チップ１がリードフレームのア
イランド８上に半田等のろう材９によって固着実装さ
れ、半導体チップ１の電極パッドとリード１０とがワイ
ヤ１１で接続され、半導体チップ１の周辺部分が上記キ
ャビティの形状に合致した樹脂１２で被覆され、樹脂１
２の外部にリード端子１０の先端部分が導出されたもの
である。
によって製造した半導体装置を示す。トランジスタ等の
素子が形成された半導体チップ１がリードフレームのア
イランド８上に半田等のろう材９によって固着実装さ
れ、半導体チップ１の電極パッドとリード１０とがワイ
ヤ１１で接続され、半導体チップ１の周辺部分が上記キ
ャビティの形状に合致した樹脂１２で被覆され、樹脂１
２の外部にリード端子１０の先端部分が導出されたもの
である。
【０００６】
【発明が解決しようとする課題】従来のダイシング工程
では、トランスファーモールド工程により１本の金型の
ランナーに複数個製造された半導体装置をランナーから
切り離すことで個々の半導体装置を形成していた。
では、トランスファーモールド工程により１本の金型の
ランナーに複数個製造された半導体装置をランナーから
切り離すことで個々の半導体装置を形成していた。
【０００７】しかし、本発明のダイシング工程では、セ
ラッミク基板上に一体に複数個形成された半導体装置を
ダイシングすることで個々の半導体装置を形成する工程
に関し、セラミック基板のように伸縮率の大きい基板を
ダイシングする工程は、従来の半導体装置の製造方法に
は無い工程であった。
ラッミク基板上に一体に複数個形成された半導体装置を
ダイシングすることで個々の半導体装置を形成する工程
に関し、セラミック基板のように伸縮率の大きい基板を
ダイシングする工程は、従来の半導体装置の製造方法に
は無い工程であった。
【０００８】
【課題を解決するための手段】本発明は、上述した事情
に鑑みて成されたものであり、複数の搭載部を有する基
板の該搭載部の各々に半導体チップを固着し、前記各搭
載部に固着した前記半導体チップの各々を共通の樹脂層
で被覆した後に、前記基板を前記樹脂層を当接させて粘
着シートに貼り付け、ダイシングを前記粘着シートに貼
り付けられた状態で行う際、前記基板の周囲に設けられ
た分割パターンを自動認識し、該分割パターンの中心を
求めて対向する該分割パターンの中心と結ぶことで１列
ごとダイシングラインを認識してから、ダイシングを行
うことに特徴を有する。
に鑑みて成されたものであり、複数の搭載部を有する基
板の該搭載部の各々に半導体チップを固着し、前記各搭
載部に固着した前記半導体チップの各々を共通の樹脂層
で被覆した後に、前記基板を前記樹脂層を当接させて粘
着シートに貼り付け、ダイシングを前記粘着シートに貼
り付けられた状態で行う際、前記基板の周囲に設けられ
た分割パターンを自動認識し、該分割パターンの中心を
求めて対向する該分割パターンの中心と結ぶことで１列
ごとダイシングラインを認識してから、ダイシングを行
うことに特徴を有する。
【０００９】また本発明では、複数の搭載部を有する基
板の周囲に設けられた分割パターンにおいて、ある１側
辺の最初および最後の該分割パターンの中心を認識し、
その間の距離を測定し該分割パターン間を等間隔に分配
することで１列ごとのダイシングラインを認識してか
ら、ダイシングを行うことに特徴を有する。
板の周囲に設けられた分割パターンにおいて、ある１側
辺の最初および最後の該分割パターンの中心を認識し、
その間の距離を測定し該分割パターン間を等間隔に分配
することで１列ごとのダイシングラインを認識してか
ら、ダイシングを行うことに特徴を有する。
【００１０】更に、複数の搭載部を有する基板の４角に
は基準マークが４箇所設けられ、該基準マークの中心を
結ぶ線がダイシングラインの水平および垂直ラインの基
準線となり、ダイシングラインは必要に応じて該基準線
と比較されることでダイシングラインの精度を向上させ
ることに特徴を有する。
は基準マークが４箇所設けられ、該基準マークの中心を
結ぶ線がダイシングラインの水平および垂直ラインの基
準線となり、ダイシングラインは必要に応じて該基準線
と比較されることでダイシングラインの精度を向上させ
ることに特徴を有する。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
に説明する。
【００１２】本発明の第１の工程は、図１から図３に示
すように、複数の搭載部を有する基板を準備することに
ある。
すように、複数の搭載部を有する基板を準備することに
ある。
【００１３】まず図１に示すように、１個の半導体装置
に対応する搭載部２０を複数個分、例えば１００個分を
１０行１０列に縦横に配置した大判の基板２１を準備す
る。基板２１は、セラミックやガラスエポキシ等からな
る絶縁基板であり、それらが１枚あるいは数枚重ね合わ
されて、合計の板厚が２００〜３５０μｍと製造工程に
おける機械的強度を維持し得る板厚を有している。
に対応する搭載部２０を複数個分、例えば１００個分を
１０行１０列に縦横に配置した大判の基板２１を準備す
る。基板２１は、セラミックやガラスエポキシ等からな
る絶縁基板であり、それらが１枚あるいは数枚重ね合わ
されて、合計の板厚が２００〜３５０μｍと製造工程に
おける機械的強度を維持し得る板厚を有している。
【００１４】基板２１の各搭載部２０の表面には、タン
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板２１の
裏面側には、外部接続電極としての電極パターンが形成
されている。
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板２１の
裏面側には、外部接続電極としての電極パターンが形成
されている。
【００１５】図２（Ａ）は基板２１の表面に形成した導
電パターンを示す平面図、図２（Ｂ）は基板２１の断面
図である。
電パターンを示す平面図、図２（Ｂ）は基板２１の断面
図である。
【００１６】点線で囲んだ各搭載部２０は、例えば長辺
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン２４となる。導電パターンは、各搭載部２０内に
おいてアイランド部２５とリード部２６を形成し、これ
らのパターンは各搭載部２０内において同一形状であ
る。アイランド部２５は半導体チップを搭載する箇所で
あり、リード部２６は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部２５からは２本の
第１の連結部２７が連続したパターンで延長される。こ
れらの線幅はアイランド部２５よりも狭い線幅で、例え
ば０．１ｍｍの線幅で延在する。第１の連結部２７はダ
イシングライン２４を超えて隣の搭載部２０のリード部
２６に連結する。更に、リード部２６からは各々第２の
連結部２８が、第１の連結部２７とは直行する方向に延
在し、ダイシングライン２４を越えて隣の搭載部２０の
リード部２４に連結する。第２の連結部２８は更に、搭
載部２０群の周囲を取り囲む共通連結部２９に連結す
る。このように第１と第２の連結部２７、２８が延在す
ることによって、各搭載部２０のアイランド部２５とリ
ード部２６とを電気的に共通接続する。これは金等の電
解メッキを行う際に、共通電極とするためである。
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン２４となる。導電パターンは、各搭載部２０内に
おいてアイランド部２５とリード部２６を形成し、これ
らのパターンは各搭載部２０内において同一形状であ
る。アイランド部２５は半導体チップを搭載する箇所で
あり、リード部２６は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部２５からは２本の
第１の連結部２７が連続したパターンで延長される。こ
れらの線幅はアイランド部２５よりも狭い線幅で、例え
ば０．１ｍｍの線幅で延在する。第１の連結部２７はダ
イシングライン２４を超えて隣の搭載部２０のリード部
２６に連結する。更に、リード部２６からは各々第２の
連結部２８が、第１の連結部２７とは直行する方向に延
在し、ダイシングライン２４を越えて隣の搭載部２０の
リード部２４に連結する。第２の連結部２８は更に、搭
載部２０群の周囲を取り囲む共通連結部２９に連結す
る。このように第１と第２の連結部２７、２８が延在す
ることによって、各搭載部２０のアイランド部２５とリ
ード部２６とを電気的に共通接続する。これは金等の電
解メッキを行う際に、共通電極とするためである。
【００１７】図２（Ｂ）を参照して、絶縁基板２１に
は、各搭載部２０毎にスルーホール３０が設けられてい
る。スルーホール３０の内部はタングステンなどの導電
材料によって埋設されている。そして、各スルーホール
３０に対応して、裏面側に外部電極３１を形成する。
は、各搭載部２０毎にスルーホール３０が設けられてい
る。スルーホール３０の内部はタングステンなどの導電
材料によって埋設されている。そして、各スルーホール
３０に対応して、裏面側に外部電極３１を形成する。
【００１８】図３は、基板２１を裏面側から観測して外
部電極３１ａ〜３１ｄのパターンを示した平面図であ
る。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄ
は、搭載部２０の端から０．０５〜０．１ｍｍ程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール３０
を介して共通連結部２９に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン２４を横断するのは線幅が
狭い第１と第２の連結部２７、２８だけにすることがで
きる。
部電極３１ａ〜３１ｄのパターンを示した平面図であ
る。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄ
は、搭載部２０の端から０．０５〜０．１ｍｍ程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール３０
を介して共通連結部２９に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン２４を横断するのは線幅が
狭い第１と第２の連結部２７、２８だけにすることがで
きる。
【００１９】本発明の第２の工程は、図４に示すよう
に、搭載部の各々に半導体チップを固着し、ワイヤーボ
ンディングすることにある。
に、搭載部の各々に半導体チップを固着し、ワイヤーボ
ンディングすることにある。
【００２０】金メッキ層を形成した基板２１の各搭載部
２０毎に、半導体チップ３３をダイボンド、ワイヤボン
ドする。半導体チップ３３はアイランド部２５表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
３３の電極パッドとリード部３２ａ、３２ｂとを各々ワ
イヤ３４で接続する。半導体チップ３３としては、バイ
ポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の
能動素子を形成している。バイポーラ素子を搭載した場
合は、アイランド部２５に接続された外部電極３１ａ、
３１ｂがコレクタ端子であり、リード部２６に各々接続
された外部電極３１ｃ、３１ｄがベース・エミッタ電極
となる。
２０毎に、半導体チップ３３をダイボンド、ワイヤボン
ドする。半導体チップ３３はアイランド部２５表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
３３の電極パッドとリード部３２ａ、３２ｂとを各々ワ
イヤ３４で接続する。半導体チップ３３としては、バイ
ポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の
能動素子を形成している。バイポーラ素子を搭載した場
合は、アイランド部２５に接続された外部電極３１ａ、
３１ｂがコレクタ端子であり、リード部２６に各々接続
された外部電極３１ｃ、３１ｄがベース・エミッタ電極
となる。
【００２１】次に、本発明の第３の工程は、図５に示す
ように、基板の上を樹脂層で被覆し、各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆することに
ある。
ように、基板の上を樹脂層で被覆し、各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆することに
ある。
【００２２】図５（Ａ）に示すように、基板２１の上方
に移送したディスペンサ（図示せず）から所定量のエポ
キシ系液体樹脂を滴下（ポッティング）し、すべての半
導体チップ３３を共通の樹脂層３５で被覆する。例えば
一枚の基板２１に１００個の半導体チップ３３を搭載し
た場合は、１００個全ての半導体チップ３３を一括して
被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ
（松下電工製）を用いた。滴下した液体樹脂は比較的粘
性が高く、表面張力を有しているので、その表面が湾曲
する。
に移送したディスペンサ（図示せず）から所定量のエポ
キシ系液体樹脂を滴下（ポッティング）し、すべての半
導体チップ３３を共通の樹脂層３５で被覆する。例えば
一枚の基板２１に１００個の半導体チップ３３を搭載し
た場合は、１００個全ての半導体チップ３３を一括して
被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ
（松下電工製）を用いた。滴下した液体樹脂は比較的粘
性が高く、表面張力を有しているので、その表面が湾曲
する。
【００２３】続いて図５（Ｂ）に示すように、滴下した
樹脂層３５を１００〜２００度、数時間の熱処理（キュ
ア）にて硬化させた後に、湾曲面を研削することによっ
て樹脂層３５の表面を平坦面に加工する。研削にはダイ
シング装置を用い、ダイシングブレード３６によって樹
脂層３５の表面が基板２１から一定の高さに揃うよう
に、樹脂層３５表面を削る。この工程では、樹脂層３５
の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少
なくとも最も外側に位置する半導体チップ３３を個別半
導体装置に分離したときに、規格化したパッケージサイ
ズの樹脂外形を構成できるように、その端部まで拡張す
る。前記ブレードには様々な板厚のものが準備されてお
り、比較的厚めのブレードを用いて、切削を複数回繰り
返すことで全体を平坦面に形成する。
樹脂層３５を１００〜２００度、数時間の熱処理（キュ
ア）にて硬化させた後に、湾曲面を研削することによっ
て樹脂層３５の表面を平坦面に加工する。研削にはダイ
シング装置を用い、ダイシングブレード３６によって樹
脂層３５の表面が基板２１から一定の高さに揃うよう
に、樹脂層３５表面を削る。この工程では、樹脂層３５
の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少
なくとも最も外側に位置する半導体チップ３３を個別半
導体装置に分離したときに、規格化したパッケージサイ
ズの樹脂外形を構成できるように、その端部まで拡張す
る。前記ブレードには様々な板厚のものが準備されてお
り、比較的厚めのブレードを用いて、切削を複数回繰り
返すことで全体を平坦面に形成する。
【００２４】また、滴下した樹脂層３５を硬化する前
に、樹脂層３５表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
に、樹脂層３５表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
【００２５】次に、本発明の第４の工程は、図６に示す
ように、基板２１を樹脂層３５を当接させて粘着シート
５０を貼り付けることにある。
ように、基板２１を樹脂層３５を当接させて粘着シート
５０を貼り付けることにある。
【００２６】図６（Ａ）に示すように、基板２１を反転
し、樹脂層３５の表面に粘着シート５０（たとえば、商
品名：ＵＶシート、リンテック株式会社製）を貼り付け
る。先の工程で樹脂層３５表面を平坦且つ基板２１表面
に対して水平の面に加工したことによって、樹脂層３５
側に貼り付けても基板２１が傾くことなく、その水平垂
直の精度を維持することができる。
し、樹脂層３５の表面に粘着シート５０（たとえば、商
品名：ＵＶシート、リンテック株式会社製）を貼り付け
る。先の工程で樹脂層３５表面を平坦且つ基板２１表面
に対して水平の面に加工したことによって、樹脂層３５
側に貼り付けても基板２１が傾くことなく、その水平垂
直の精度を維持することができる。
【００２７】図６（Ｂ）に示すように、ステンレス製の
リング状の金属枠５１に粘着シート５０の周辺を貼り付
け、粘着シート５０の中央部分には６個の基板２１が間
隔を設けて貼り付けられる。
リング状の金属枠５１に粘着シート５０の周辺を貼り付
け、粘着シート５０の中央部分には６個の基板２１が間
隔を設けて貼り付けられる。
【００２８】次に、本発明の第５の工程は、図７に示す
ように、基板の裏面側から、搭載部毎に、基板と樹脂層
とをダイシングして、個々の半導体装置に分離すること
にある。
ように、基板の裏面側から、搭載部毎に、基板と樹脂層
とをダイシングして、個々の半導体装置に分離すること
にある。
【００２９】図７（Ａ）に示すように、搭載部２０毎に
基板２１および樹脂層３５を切断して各々の半導体装置
に分離する。切断にはダイシング装置のダイシングブレ
ード３６を用い、ダイシングライン２４に沿って樹脂層
３５と基板２１とを同時にダイシングすることにより、
搭載部２０毎に分割した半導体装置を形成する。ダイシ
ング工程においては前記ダイシングブレード３６がダイ
シングシート５０の表面に到達するような切削深さで切
断する。この時には、基板２１の裏面側からも観測可能
な合わせマーク（例えば、基板２１の周辺部分に形成し
た貫通孔や、金メッキ層の一部）をダイシング装置側で
自動認識し、これを位置基準として用いてダイシングす
る。また、電極パターン３１ａ、３１ｂ、３１ｃ、３１
ｄやアイランド部２５がダイシングブレード３６に接し
ないパターン設計としている。これは、金メッキ層の切
断性が比較的悪いので、金メッキ層のバリが生じるのを
極力防止する事を目的にしたものである。従って、ダイ
シングブレード３６と金メッキ層とが接触するのは、電
気的導通を目的とした第１と第２の接続部２７、２８の
みである。
基板２１および樹脂層３５を切断して各々の半導体装置
に分離する。切断にはダイシング装置のダイシングブレ
ード３６を用い、ダイシングライン２４に沿って樹脂層
３５と基板２１とを同時にダイシングすることにより、
搭載部２０毎に分割した半導体装置を形成する。ダイシ
ング工程においては前記ダイシングブレード３６がダイ
シングシート５０の表面に到達するような切削深さで切
断する。この時には、基板２１の裏面側からも観測可能
な合わせマーク（例えば、基板２１の周辺部分に形成し
た貫通孔や、金メッキ層の一部）をダイシング装置側で
自動認識し、これを位置基準として用いてダイシングす
る。また、電極パターン３１ａ、３１ｂ、３１ｃ、３１
ｄやアイランド部２５がダイシングブレード３６に接し
ないパターン設計としている。これは、金メッキ層の切
断性が比較的悪いので、金メッキ層のバリが生じるのを
極力防止する事を目的にしたものである。従って、ダイ
シングブレード３６と金メッキ層とが接触するのは、電
気的導通を目的とした第１と第２の接続部２７、２８の
みである。
【００３０】図７（Ｂ）に示すように、金属枠５１に周
辺を貼り付けられた粘着シート５０に貼り付けられた複
数枚の基板２１は１枚ずつダイシングライン２４を認識
して、ダイシング装置で縦方向の各ダイシングライン２
４に従って分離され、続いて金属枠５１を９０度回転さ
せて横方向の各ダイシングライン２４に従って分離され
る。ダイシングにより分離された各半導体装置は粘着剤
で粘着シート５０にそのままの状態で指示されており、
個別にバラバラに分離されない。
辺を貼り付けられた粘着シート５０に貼り付けられた複
数枚の基板２１は１枚ずつダイシングライン２４を認識
して、ダイシング装置で縦方向の各ダイシングライン２
４に従って分離され、続いて金属枠５１を９０度回転さ
せて横方向の各ダイシングライン２４に従って分離され
る。ダイシングにより分離された各半導体装置は粘着剤
で粘着シート５０にそのままの状態で指示されており、
個別にバラバラに分離されない。
【００３１】具体的には、本発明である基板２１はセラ
ミックで形成されており、かつ、基板上に形成される個
々の搭載部２０間も５０μｍ間隔で密接して形成されて
いる。しかも、セラミックで形成された基板２１は、従
来のシリコン基板等に比べて伸縮率が大きい上、ダイシ
ングブレード３６の厚みは１０μｍあるため、ダイシン
グの際には高い精度での作業が行われないと、製造され
た半導体装置自体をダイシングしてしまう。そこで、本
発明では、図８に示したように基板２１の周囲には分割
パターン６１が設けられるが、この分割パターン６１は
外部電極３１が形成されるときに一緒に形成される。そ
して、この分割パターン６１の幅は搭載部２０間の幅と
同じ幅で形成されており、図９に示したように列および
行間にそれぞれ１ずつ設けられている。
ミックで形成されており、かつ、基板上に形成される個
々の搭載部２０間も５０μｍ間隔で密接して形成されて
いる。しかも、セラミックで形成された基板２１は、従
来のシリコン基板等に比べて伸縮率が大きい上、ダイシ
ングブレード３６の厚みは１０μｍあるため、ダイシン
グの際には高い精度での作業が行われないと、製造され
た半導体装置自体をダイシングしてしまう。そこで、本
発明では、図８に示したように基板２１の周囲には分割
パターン６１が設けられるが、この分割パターン６１は
外部電極３１が形成されるときに一緒に形成される。そ
して、この分割パターン６１の幅は搭載部２０間の幅と
同じ幅で形成されており、図９に示したように列および
行間にそれぞれ１ずつ設けられている。
【００３２】まず、ダイシング装置は自動認識により一
方の側辺の分割パターン６１を認識しその中心を求め
る。そして、対向する側辺の同じ列および行にある分割
パターン６１を認識しその中心を求め、２つの中心を結
ぶことでダイシングライン２４を決定する。この作業の
繰り返しでダイシングラインを１本ずつ認識しダイシン
グを行うことで、高い精度を保ったダイシング工程を行
うことができる。
方の側辺の分割パターン６１を認識しその中心を求め
る。そして、対向する側辺の同じ列および行にある分割
パターン６１を認識しその中心を求め、２つの中心を結
ぶことでダイシングライン２４を決定する。この作業の
繰り返しでダイシングラインを１本ずつ認識しダイシン
グを行うことで、高い精度を保ったダイシング工程を行
うことができる。
【００３３】ここで、このダイシング工程の精度を更に
向上させるために、この基板の４角には基準マーク６２
が４箇所設けられている。そして、この基準マーク６２
の中心を結んだ線は、ダイシングラインの水平および垂
直ラインの基準線となる。ダイシングラインは必要に応
じて基準線と比較されることで、更にダイシングライン
の精度を向上させる。
向上させるために、この基板の４角には基準マーク６２
が４箇所設けられている。そして、この基準マーク６２
の中心を結んだ線は、ダイシングラインの水平および垂
直ラインの基準線となる。ダイシングラインは必要に応
じて基準線と比較されることで、更にダイシングライン
の精度を向上させる。
【００３４】上記したように、分割パターンを１個ずつ
認識してダイシングラインを決定しダイシングを行う方
法の他にも、以下の方法もある。それは、基板の周囲に
設けられた分割パターン６１のある１側辺の最初および
最後の分割パターン６１の中心を認識しその間の距離を
測定し、分割パターン６１間を等間隔に分配することで
１列ごとのダイシングラインを認識してから、ダイシン
グを行う方法である。この方法でも同様にして、基準マ
ーク６２による基準線を利用することで、更にダイシン
グの精度を向上させることができる。
認識してダイシングラインを決定しダイシングを行う方
法の他にも、以下の方法もある。それは、基板の周囲に
設けられた分割パターン６１のある１側辺の最初および
最後の分割パターン６１の中心を認識しその間の距離を
測定し、分割パターン６１間を等間隔に分配することで
１列ごとのダイシングラインを認識してから、ダイシン
グを行う方法である。この方法でも同様にして、基準マ
ーク６２による基準線を利用することで、更にダイシン
グの精度を向上させることができる。
【００３５】次に、本発明の第６の工程は、図１０に示
すように、粘着シート５０に一体に支持された各半導体
装置の特性の測定が行われる。
すように、粘着シート５０に一体に支持された各半導体
装置の特性の測定が行われる。
【００３６】図１０（Ａ）に示すように、粘着シート５
０に一体に支持された各半導体装置の基板２１を裏面側
に露出した外部電極３１ａ〜３１ｄにプローブ５２を当
てて、各半導体装置の特性パラメータ等を個別に測定し
て良不良の判定を行い、不良品には磁気インク等でマー
キングを行う。
０に一体に支持された各半導体装置の基板２１を裏面側
に露出した外部電極３１ａ〜３１ｄにプローブ５２を当
てて、各半導体装置の特性パラメータ等を個別に測定し
て良不良の判定を行い、不良品には磁気インク等でマー
キングを行う。
【００３７】図１０（Ｂ）に示すように、金属枠５１に
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置を支持しているの
で、測定は金属枠５１を位置認識される半導体装置４０
のところだけ移動させれば良く必要最小限の動きで行え
るため、極めて容易に且つ大量に行える。すなわち、半
導体装置の表裏の判別および外部電極のエミッタ、ベー
ス、コレクタ等の種別の判別も不要にできる。
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置を支持しているの
で、測定は金属枠５１を位置認識される半導体装置４０
のところだけ移動させれば良く必要最小限の動きで行え
るため、極めて容易に且つ大量に行える。すなわち、半
導体装置の表裏の判別および外部電極のエミッタ、ベー
ス、コレクタ等の種別の判別も不要にできる。
【００３８】更に、本発明の第７の工程は、図１１に示
すように、粘着シート５０に一体に支持された各半導体
装置を直接キャリアテープ４１に収納することにある。
すように、粘着シート５０に一体に支持された各半導体
装置を直接キャリアテープ４１に収納することにある。
【００３９】図１１（Ａ）に示すように、粘着シート５
０に一体に支持された測定済みの各半導体装置は良品の
みを識別してキャリアテープ４１の収納孔に吸着コレッ
ト５３により粘着シートから離脱させて収納する。
０に一体に支持された測定済みの各半導体装置は良品の
みを識別してキャリアテープ４１の収納孔に吸着コレッ
ト５３により粘着シートから離脱させて収納する。
【００４０】図１１（Ｂ）に示すように、金属枠５１に
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置を支持しているの
で、キャリアテープ４１に収納には金属枠５１を必要と
される半導体装置４０のところにだけ移動させれば良く
必要最小限の動きで行えるため、極めて容易に且つ大量
に行える。
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置を支持しているの
で、キャリアテープ４１に収納には金属枠５１を必要と
される半導体装置４０のところにだけ移動させれば良く
必要最小限の動きで行えるため、極めて容易に且つ大量
に行える。
【００４１】図１２は本工程で用いるキャリアテープの
（Ａ）平面図（Ｂ）ＡＡ線断面図（Ｃ）ＢＢ線断面図を
示す。テープ本体４１は膜厚が０．５〜１．０ｍｍ、幅
が６〜１５ｍｍ、長さが数十ｍにも及ぶ帯状の部材であ
り、素材は段ボールのような紙である。テープ本体４１
には一定間隔で貫通孔４２が穿設される。また、テープ
本体４１を一定間隔で送るための送り孔４３が形成され
ている。該貫通孔４２と送り孔４３は金型などの打ち抜
き加工によって形成される。テープ本体４１の膜厚と貫
通孔４２の寸法は、梱包すべき電子部品４０を収納でき
る大きさに設計される。
（Ａ）平面図（Ｂ）ＡＡ線断面図（Ｃ）ＢＢ線断面図を
示す。テープ本体４１は膜厚が０．５〜１．０ｍｍ、幅
が６〜１５ｍｍ、長さが数十ｍにも及ぶ帯状の部材であ
り、素材は段ボールのような紙である。テープ本体４１
には一定間隔で貫通孔４２が穿設される。また、テープ
本体４１を一定間隔で送るための送り孔４３が形成され
ている。該貫通孔４２と送り孔４３は金型などの打ち抜
き加工によって形成される。テープ本体４１の膜厚と貫
通孔４２の寸法は、梱包すべき電子部品４０を収納でき
る大きさに設計される。
【００４２】テープ本体４１の裏面側には、透明なフィ
ルム状の第１のテープ４４が貼り付けられて貫通孔４２
の底部を塞いでいる。テープ本体４１の表面側には、同
じく透明なフィルム状の第２のテープ４５が貼り付けら
れて貫通孔４３の上部を塞いでいる。第２のテープ４５
は側部近傍の接着部４６でテープ本体４１と接着されて
いる。また、第１のテープ４４も第２のテープ４５と同
様の箇所でテープ本端４１に接着されている。これらの
接着は、フィルム上部から接着部４６に対応する加熱部
を持つ部材で熱圧着する事によって行われており、両者
共にフィルムを引っ張ることによって剥離することが可
能な状態の接着である。
ルム状の第１のテープ４４が貼り付けられて貫通孔４２
の底部を塞いでいる。テープ本体４１の表面側には、同
じく透明なフィルム状の第２のテープ４５が貼り付けら
れて貫通孔４３の上部を塞いでいる。第２のテープ４５
は側部近傍の接着部４６でテープ本体４１と接着されて
いる。また、第１のテープ４４も第２のテープ４５と同
様の箇所でテープ本端４１に接着されている。これらの
接着は、フィルム上部から接着部４６に対応する加熱部
を持つ部材で熱圧着する事によって行われており、両者
共にフィルムを引っ張ることによって剥離することが可
能な状態の接着である。
【００４３】最後に図１３は、上述の工程によって完成
された各半導体装置を示す斜視図である。パッケージの
周囲４側面は、樹脂層３５と基板２１の切断面で形成さ
れ、パッケージの上面は平坦化した樹脂層３５の表面で
形成され、パッケージの下面は絶縁基板２１の裏面側で
形成される。
された各半導体装置を示す斜視図である。パッケージの
周囲４側面は、樹脂層３５と基板２１の切断面で形成さ
れ、パッケージの上面は平坦化した樹脂層３５の表面で
形成され、パッケージの下面は絶縁基板２１の裏面側で
形成される。
【００４４】この半導体装置は、縦×横×高さが、例え
ば、１．０ｍｍ×０．６ｍｍ×０．５ｍｍのごとき大き
さを有している。基板２１の上には０．５ｍｍ程度の樹
脂層３５が被覆して半導体チップ３３を封止している。
半導体チップ３３は約１５０μｍ程度の厚みを有する。
アイランド部２５とリード部２６はパッケージの端面か
ら後退されており、第１と第２の接続部２７、２８の切
断部分だけがパッケージ側面に露出する。
ば、１．０ｍｍ×０．６ｍｍ×０．５ｍｍのごとき大き
さを有している。基板２１の上には０．５ｍｍ程度の樹
脂層３５が被覆して半導体チップ３３を封止している。
半導体チップ３３は約１５０μｍ程度の厚みを有する。
アイランド部２５とリード部２６はパッケージの端面か
ら後退されており、第１と第２の接続部２７、２８の切
断部分だけがパッケージ側面に露出する。
【００４５】外部電極３１ａ〜３１ｄは基板２１の４隅
に、０．２×０．３ｍｍ程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右（上下）対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層３５
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
に、０．２×０．３ｍｍ程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右（上下）対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層３５
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
【００４６】上述した製造方法によって形成された半導
体装置は、多数個の素子をまとめて樹脂でパッケージン
グするので、個々にパッケージングする場合に比べて、
無駄にする樹脂材料を少なくでき、材料費の低減につな
がる。また、リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。更に、外部接続用の端
子が基板２１の裏面に形成され、パッケージの外形から
突出しないので、装置の実装面積を大幅に小型化できる
ものである。
体装置は、多数個の素子をまとめて樹脂でパッケージン
グするので、個々にパッケージングする場合に比べて、
無駄にする樹脂材料を少なくでき、材料費の低減につな
がる。また、リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。更に、外部接続用の端
子が基板２１の裏面に形成され、パッケージの外形から
突出しないので、装置の実装面積を大幅に小型化できる
ものである。
【００４７】更に、上記の製造方法は、基板２１側でな
く樹脂層３５側に粘着シート５０を貼り付けてダイシン
グを行っている。例えば基板２１側に貼り付けた場合
は、素子を剥離したときに粘着シート５０の粘着剤が電
極パターン３１ａ〜３１ｄの表面に付着してしまう。こ
のような粘着剤が残った状態で素子を自動実装装置に投
入すると、実装時における電極パターン３１ａ〜３１ｄ
の半田付け性を劣化させる危惧がある。また、電極パタ
ーン３１ａ〜３１ｄ表面にゴミが付着することによる弊
害も危惧される。本発明によれば、樹脂層３５側に貼り
付けることによってこれらの弊害を解消している。
く樹脂層３５側に粘着シート５０を貼り付けてダイシン
グを行っている。例えば基板２１側に貼り付けた場合
は、素子を剥離したときに粘着シート５０の粘着剤が電
極パターン３１ａ〜３１ｄの表面に付着してしまう。こ
のような粘着剤が残った状態で素子を自動実装装置に投
入すると、実装時における電極パターン３１ａ〜３１ｄ
の半田付け性を劣化させる危惧がある。また、電極パタ
ーン３１ａ〜３１ｄ表面にゴミが付着することによる弊
害も危惧される。本発明によれば、樹脂層３５側に貼り
付けることによってこれらの弊害を解消している。
【００４８】更に、樹脂層３５側に粘着シート５０を貼
り付けるに際して、樹脂層３５の表面を水平且つ平坦面
に加工することによって、基板２１側に粘着シート５０
を貼り付けた場合と同じ垂直水平精度を維持することが
できる。
り付けるに際して、樹脂層３５の表面を水平且つ平坦面
に加工することによって、基板２１側に粘着シート５０
を貼り付けた場合と同じ垂直水平精度を維持することが
できる。
【００４９】尚、上記実施例は３端子素子を封止して４
個の外部電極を形成した例で説明したが、例えば２個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
個の外部電極を形成した例で説明したが、例えば２個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
【００５０】
【発明の効果】本発明によれば、第１に、樹脂層で被覆
した後に、金属枠に周辺を貼り付けた粘着シートに複数
の基板を貼り付けてから、ダイシング工程をそのままの
状態で行えるので、微小パッケージ構造に拘わらず極め
て量産性に富んだ半導体装置の製造方法が実現できる。
した後に、金属枠に周辺を貼り付けた粘着シートに複数
の基板を貼り付けてから、ダイシング工程をそのままの
状態で行えるので、微小パッケージ構造に拘わらず極め
て量産性に富んだ半導体装置の製造方法が実現できる。
【００５１】第２に、複数個の半導体装置の形成された
基板の周囲に分割パターンを設けることで、ダイシング
作業の際前記分割パターンを自動認識し該分割パターの
中心を求めて対向する該分割パターンの中心と結ぶこと
で１列ごとダイシングラインを認識してから、ダイシン
グを行うことで、微小パッケージ構造に拘わらず極めて
精度の高いダイシング工程を達成する半導体装置の製造
方法が実現できる。
基板の周囲に分割パターンを設けることで、ダイシング
作業の際前記分割パターンを自動認識し該分割パターの
中心を求めて対向する該分割パターンの中心と結ぶこと
で１列ごとダイシングラインを認識してから、ダイシン
グを行うことで、微小パッケージ構造に拘わらず極めて
精度の高いダイシング工程を達成する半導体装置の製造
方法が実現できる。
【００５２】第３に、複数の搭載部を有する基板の４角
には基準マークが４箇所設けられ、該基準マークの中心
を結ぶ線がダイシングラインの水平および垂直ラインの
基準線となり、ダイシングラインは必要に応じて該基準
線と比較されることでダイシングラインの精度を向上さ
せ、微小パッケージ構造に拘わらず極めて精度の高いダ
イシング工程を達成する半導体装置の製造方法が実現で
きる。
には基準マークが４箇所設けられ、該基準マークの中心
を結ぶ線がダイシングラインの水平および垂直ラインの
基準線となり、ダイシングラインは必要に応じて該基準
線と比較されることでダイシングラインの精度を向上さ
せ、微小パッケージ構造に拘わらず極めて精度の高いダ
イシング工程を達成する半導体装置の製造方法が実現で
きる。
【図１】本発明の製造方法を説明するための斜視図であ
る
る
【図２】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
図（Ｂ）断面図である。
【図３】本発明の製造方法を説明するための平面図であ
る。
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
る。
【図５】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）断面図である。
図（Ｂ）断面図である。
【図６】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
図（Ｂ）平面図である。
【図７】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
図（Ｂ）平面図である。
【図８】本発明の製造方法を説明するための斜視図であ
る。
る。
【図９】本発明の製造方法を説明するための平面図であ
る。
る。
【図１０】本発明の製造方法を説明するための（Ａ）断
面図（Ｂ）平面図である。
面図（Ｂ）平面図である。
【図１1】本発明の製造方法を説明するための（Ａ）断
面図（Ｂ）平面図である。
面図（Ｂ）平面図である。
【図１２】従来例を説明するための（Ａ）平面図（Ｂ）
断面図（Ｃ）断面図である。
断面図（Ｃ）断面図である。
【図１３】従来例を説明するための（Ａ）斜視図（Ｂ）
斜視図である。
斜視図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための平面図である。
【図１６】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渋谷 隆生 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F061 AA01 BA07 CA21 CB13
Claims (4)
- 【請求項１】 複数の搭載部を有する基板の該搭載部の
各々に半導体チップを固着し、前記各搭載部に固着した
前記半導体チップの各々を共通の樹脂層で被覆した後
に、前記基板を前記樹脂層を当接させて粘着シートに貼
り付け、ダイシングを行う半導体装置の製造方法におい
て、 前記基板をダイシングする際、１ライン毎認識してから
ダイシングすることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記基板の周囲には分割パターンが設け
られ、対になる辺に設けられた前記分割パターンを２点
認識し、該分割パターンを結ぶ線でダイシングすること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記基板の周囲には前記分割パターンが
設けられ、該分割パターン間の距離を測定し、該分割パ
ターン間を等間隔に分割することでダイシングを行うこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記基板の周囲には認識マークが４箇所
に設けられ、該認識マークを結ぶラインを水平ラインの
基準としてダイシングを行うことを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236021A JP2002050590A (ja) | 2000-08-03 | 2000-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236021A JP2002050590A (ja) | 2000-08-03 | 2000-08-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050590A true JP2002050590A (ja) | 2002-02-15 |
Family
ID=18728136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000236021A Pending JP2002050590A (ja) | 2000-08-03 | 2000-08-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002050590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039906A (ja) * | 2002-07-04 | 2004-02-05 | Disco Abrasive Syst Ltd | セラミックスチップコンデンサーシートの分割方法 |
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| WO2011027792A1 (ja) * | 2009-09-01 | 2011-03-10 | 株式会社ティーアイビーシー | 回路基板の製造方法および回路基板 |
-
2000
- 2000-08-03 JP JP2000236021A patent/JP2002050590A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7189625B2 (en) | 2002-06-05 | 2007-03-13 | Nippon Telegraph And Telephone Corporation | Micromachine and manufacturing method |
| JP2004039906A (ja) * | 2002-07-04 | 2004-02-05 | Disco Abrasive Syst Ltd | セラミックスチップコンデンサーシートの分割方法 |
| WO2011027792A1 (ja) * | 2009-09-01 | 2011-03-10 | 株式会社ティーアイビーシー | 回路基板の製造方法および回路基板 |
| US8917495B2 (en) | 2009-09-01 | 2014-12-23 | Kabushiki Kaisha Toyota Jidoshokki | Circuit board production method and circuit board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
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| A02 | Decision of refusal |
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