JP4632010B2 - 半導体集積回路パッケージの製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路パッケージの製造方法に関し、特に紫外線の照射により粘着力を弱めるUV(紫外線)テープを用いた半導体集積回路パッケージの製造方法に関する。
【0002】
【従来の技術】
半導体集積回路パッケージは、実装基板上に相等しい複数の集積回路チップをマトリクス状に貼り付け、各集積回路チップと実装基板上の所定の端子とをワイヤリングにより電気的に接続した後、集積回路チップを樹脂によりモールディングし、モールディングされた集積回路チップをブレードにより切り分けて製造される。
【0003】
ブレードにより半導体集積回路パッケージを切り分けるダイシング工程において、切断された半導体集積回路パッケージが飛散しないように、実装基板をUV(紫外線)テープ上に固定する手法が知られている。UVテープは、通常の状態では高い密着性を有し、研削屑等の進入を防ぐとともに、衝撃を吸収して実装基板の破損を防止する役割も果たしている。また、UVテープは、紫外線を照射することにより粘着力が低下する。したがって、半導体集積回路パッケージを切り分けた後、UVテープに紫外線を照射することにより、UVテープから半導体集積回路パッケージを容易に、すなわち半導体集積回路パッケージにストレスを与えることなく剥離できる。また、UVテープは、不純物を含有せず、剥離後に汚染物質を残さない等の利点もある。
【0004】
【発明が解決しようとする課題】
このように、UVテープは、半導体集積回路パッケージの製造に用いて好適な特性を示すものであるが、面積あたりの単価が市販のセロハンテープ等に比べると約3倍乃至4倍と高価である。実際の製造工程では、使用されるUVテープの面積に対し、基板の貼り付け面積は1/2〜2/3程度であり、残りの部分は捨てられている。このように、高価なUVテープを無駄に使用することにより、半導体集積回路パッケージの製造コストが高くなってしまう。
【0005】
本発明は、上述の課題に鑑みてなされたものであり、UVテープを効率的に使用することにより半導体集積回路パッケージの製造コストを低減できる半導体集積回路パッケージの製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る半導体集積回路パッケージの製造方法は、実装基板上に複数の集積回路チップを装着する工程と、各集積回路チップと実装基板上の所定の端子とをワイヤリングにより電気的に接続する工程と、ワイヤリングされた複数の集積回路チップをモールディングする工程と、実装基板の主面の寸法より大きな寸法を有する粘着テープ上に該実装基板の主面の形状と同形状のUVテープを貼り付ける工程と、UVテープを上記実装基板の集積回路チップがモールディングされている面に貼り付ける工程とを有する。さらに、実装集積回路パッケージの製造方法は、実装基板をモールディングされた集積回路チップの領域毎に切り分ける工程と、UVテープに紫外線を照射し、このUVテープを実装基板から剥離する工程とを有する。
【0007】
安価な粘着テープ上に実装基板の主面の形状と同形状にカットされたUVテープを貼り付けて用いることにより、UVテープの無駄な部分がなくなり、UVテープを効率的に使用できる。
【0008】
【発明の実施の形態】
以下、本発明に係る集積回路パッケージの製造方法について、図面を参照して詳細に説明する。
【0009】
まず、図1に示すように、実装基板1上に複数の集積回路チップ2を装着する。図1では、実装基板1の一部しか示していないが、実際には、実装基板1の表面に複数の集積回路チップ2をマトリクス状に配設する。続いて、各集積回路チップ2と、実装基板1上の端子3とをワイヤ4を介して電気的に接続する。続いて、この集積回路チップ2を保護するために、モールド樹脂5により集積回路チップ2をモールドする。
【0010】
さらに、図2に示すように、UVテープ6を実装基板1の主面の形状と同形状にカットし、このUVテープ6と、実装基板1の主面より大きな通常の粘着テープ7とを貼り合わせる。なお、この具体例においては、実装基板1上でモールド樹脂5が設けられていない外周部に対応する粘着テープ7上の位置には、例えば印刷等により紫外線不透過膜8が形成されている。さらに、UVテープ6の粘着テープ7に貼り合わされた面とは反対側の面を、実装基板1のモールド樹脂5が設けられている面に貼り付ける。
【0011】
続いて、図2に示す状態で、ダイシングブレードを用いて実装基板1を各集積回路パッケージ毎に切り分けるダイシング工程を行う。UVテープ6は、通常の状態で高い粘着力を示し、したがって、集積回路パッケージの表面に密着し、これにより、このダイシング工程により発生する研削屑が集積回路パッケージ内に進入することを防止している。
【0012】
また、各集積回路パッケージは、UVテープ6の粘着力により固定されるため、ダイシング工程におけるカッティングの際に、飛散することがない。さらに、UVテープ6は、衝撃吸収性を有しており、ダイシング工程等において、集積回路パッケージに加わる衝撃を吸収し、その破損を防止する。
【0013】
続いて、UVテープ6に紫外線を照射する。UVテープ6の粘着力は、紫外線を照射することにより著しく弱まる。したがって、各集積回路パッケージは、UVテープ6から容易に剥離される。すなわち、UVテープ6と集積回路パッケージを剥離する際に、集積回路パッケージにはストレスがかからず、安全にUVテープ6から剥離することができる。また、UVテープ6には、不純物が含有されていないため、剥離工程後に集積回路パッケージ表面に汚染物質が残留するおそれもない。
【0014】
上述したように、本発明を適用したこの具体例においては、UVテープ6を実装基板1の表面の形状と同形状にカットし、このカットしたUVテープ6を実装基板1の表面の形状より大きな通常の粘着テープ7上に貼り付けて使用している。UVテープ6の面積あたりの単価は、例えばセロハンテープ等の通常の粘着テープ7の単価に比べて、3倍〜4倍程度である。このように高価なUVテープ6をUVテープ6の特性が必要とされる部分、すなわち、実装基板1に対応する最小限の大きさにカットし、他の部分を安価な粘着テープで代用することにより、UVテープ6にかかるコストを大幅に削減することができる。実際に、この具体例では、必要とされるUVテープ6の面積は、従来の手法に比べて、1/2〜2/3程度でよい。また、UVテープ6を実装基板1と同形状にカットすることにより、装置上の位置確認が容易になるという利点もある。
【0015】
【発明の効果】
以上のように、本発明に係る半導体集積回路パッケージの製造方法では、実装基板の主面の寸法より大きな寸法を有する粘着テープ上に実装基板の主面の形状と同形状のUVテープを貼り付け、このUVテープを上記実装基板の上記集積回路チップがモールディングされている面に貼り付けるので、高価なUVテープの使用量を削減でき、集積回路チップ製造にかかるコストを低減できる。また、UVテープを半導体基板の表面と同形状にカットして貼り付けることにより、装置上での位置確認を容易に行うことができる。
【図面の簡単な説明】
【図1】半導体基板上に集積回路チップを設置し、モールド樹脂でモールディングした状態の側面図である。
【図2】図1に示す半導体基板とUVテープとを貼り合わせた状態を示す側面図である。
【符号の説明】
1 実装基板
2 集積回路チップ
3 端子
4 ワイヤ
5 モールド樹脂
6 UVテープ
7 粘着テープ

Claims (2)

  1. 実装基板上に複数の集積回路チップを装着する工程と、
    上記各集積回路チップと上記実装基板上の所定の端子とをワイヤリングにより電気的に接続する工程と、
    上記ワイヤリングされた複数の集積回路チップをモールディングする工程と、
    上記実装基板の主面の寸法より大きな寸法を有する粘着テープ上に該実装基板の主面の形状と同形状のUVテープを貼り付ける工程と、
    上記UVテープを上記実装基板の上記集積回路チップがモールディングされている面に貼り付ける工程とを有する半導体集積回路パッケージの製造方法。
  2. 上記実装基板を上記モールディングされた集積回路チップの領域毎に切り分ける工程と、
    上記UVテープに紫外線を照射し、該UVテープを上記実装基板から剥離する工程とを有する請求項1記載の半導体集積回路パッケージの製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107161A (ja) * 1994-06-22 1996-04-23 Seiko Epson Corp 電子部品、電子部品素材および電子部品の製造方法
JP2000150543A (ja) * 1998-11-18 2000-05-30 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2000183219A (ja) * 1998-12-14 2000-06-30 Mitsumi Electric Co Ltd Icパッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107161A (ja) * 1994-06-22 1996-04-23 Seiko Epson Corp 電子部品、電子部品素材および電子部品の製造方法
JP2000150543A (ja) * 1998-11-18 2000-05-30 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2000183219A (ja) * 1998-12-14 2000-06-30 Mitsumi Electric Co Ltd Icパッケージの製造方法

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