JP2004253422A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004253422A JP2004253422A JP2003039254A JP2003039254A JP2004253422A JP 2004253422 A JP2004253422 A JP 2004253422A JP 2003039254 A JP2003039254 A JP 2003039254A JP 2003039254 A JP2003039254 A JP 2003039254A JP 2004253422 A JP2004253422 A JP 2004253422A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- semiconductor
- conductive film
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 238000007789 sealing Methods 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract 3
- 238000000034 method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3164—Partial encapsulation or coating the coating being a foil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85009—Pre-treatment of the connector or the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
- Wire Bonding (AREA)
Abstract
【課題】ダイシングライン領域に位置する導電性膜を除去することなく電気的な短絡が防止される半導体装置を提供する。
【解決手段】ダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。その半導体チップ1に対して裏面1bの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の裏面、側面および半導体チップ1の周縁に沿って位置する表面1a部分が絶縁性シール部材3によって覆われる。半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われて、ワイヤ9とバリ7とが直接接触することがなくなる。
【選択図】 図7
【解決手段】ダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。その半導体チップ1に対して裏面1bの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の裏面、側面および半導体チップ1の周縁に沿って位置する表面1a部分が絶縁性シール部材3によって覆われる。半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われて、ワイヤ9とバリ7とが直接接触することがなくなる。
【選択図】 図7
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、ダイシングの際に発生したバリとワイヤとの電気的な短絡が防止される半導体装置に関するものである。
【0002】
【従来の技術】
半導体装置の製造においては、まず、半導体基板(ウェハ)の状態でウェハの表面に所定の処理を施すことによって素子や配線等が形成される。ウェハの状態で施されるべきすべての処理が完了すると、ウェハはダイシングラインに沿ってダイシングされて、個々の半導体チップとして切り出される。
【0003】
切り出された個々の半導体チップには所定のダイボンディング工程やワイヤボンディング工程等を含む所定のパッケージング処理が施されて、半導体装置が完成される。
【0004】
ところで、ウェハをダイシングラインに沿ってダイシングすると、ダイシングライン領域に位置する導電性膜が捲れ上がってしまう。そのため、ワイヤボンディングを行なう際に、ワイヤと捲れ上がった導電性膜の部分とが接触して電気的な短絡が生じるという問題点があった。
【0005】
このような問題点を解決するために、たとえば特開平10−154670号公報、特開平11−204525号公報には、ダイシングが行われる前に、ダイシングライン領域に位置する導電性膜を除去する製造方法が提案されている。
【0006】
ダイシングライン領域に位置する導電性膜をダイシングの前にあらかじめ除去しておくことによって、ダイシングにより導電性膜が捲れ上がってしまうことがなくなる。その結果、ワイヤと捲れ上がった導電性膜の部分とが接触することによる電気的な短絡が防止される。
【0007】
【特許文献1】
特開平10−154670号公報
【0008】
【特許文献2】
特開平11−204525号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上述した半導体装置の製造方法では、ウェハの状態でダイシングライン領域に位置する導電性膜を除去するための付加的な工程が必要となる問題点があった。
【0010】
本発明は、上記問題点を解決するためになされたものであり、その目的はダイシングライン領域に位置する導電性膜を除去することなく電気的な短絡が防止される半導体装置を提供することである。
【0011】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体チップと絶縁性シート部材と電極部と導体線とを備えている。半導体チップは、半導体基板の主表面に所定の素子が形成され、ダイシングライン領域に導電性膜を残した状態でダイシングされている。絶縁性シート部材は、半導体チップの周縁に沿って残存する導電性膜の部分を覆っている。電極部は半導体チップの表面に形成されている。導体線は電極部に接続されている。
【0012】
【発明の実施の形態】
実施の形態1
本発明の実施の形態1に係る半導体装置の製造方法と、その製造方法によって製造される半導体装置について説明する。
【0013】
まず、ウェハ上に所定の素子や配線等を形成するためのウェハの状態で施されるべき処理が完了する。このとき、ウェハにおけるダイシングライン領域では、配線等を形成するための導電性膜は除去されずに残された状態にある。
【0014】
そのウェハに対してダイシングが施されることにより、図1に示すように、半導体チップ1が切り出される。図2に示すように、半導体チップ1の表面1aはパッシベーション膜8によって覆われ、ワイヤが接続される部分にはいわゆるボンディングパッドとしての電極部5が露出している。
【0015】
また、半導体チップ1の周縁部分には、ダイシングライン領域に残された導電性膜がダイシングされることによって捲れ上がった部分(バリ)7が存在している。なお、導電性膜は、電極部5や配線(図示せず)等を形成するための膜である。
【0016】
そして、図1に示すように、半導体チップ1における所定の部分を覆うように半導体チップ1に貼り付けられる絶縁性シール部材3が用意される。絶縁性シール部材3の材質として、樹脂系のシール部材あるいはゴム系のシール部材を適用することができる。
【0017】
この場合、絶縁性シール部材3には、半導体チップ1の裏面1b部分に貼り付けられる第1の貼り付け部分3a、半導体チップ1の側面部分に貼り付けられる第2の貼り付け部分3b、半導体チップ1の周縁に沿って位置する表面1a部分に貼り付けられる第3の貼り付け部分3cが設けられている。
【0018】
なお、半導体チップ1の側面とは、ウェハをダイシングすることによって露出したウェハの断面である。
【0019】
次に、図1および図2に示すように、第2の貼り付け部分3b、第3の貼り付け部分3cを残して、絶縁性シール部材3の第1の貼り付け部分3aが半導体チップ1の裏面1aに貼り付けられる。
【0020】
次に、図3および図4に示すように、絶縁性シール部材3の第2の貼り付け部分3bが半導体チップ1の側面に貼り付けられる。次に、図5および図6に示すように、絶縁性シール部材3の第3の貼り付け部分3cが半導体チップ1の周縁に沿って位置する表面1a部分に貼り付けられる。
【0021】
これにより、半導体チップ1の周縁部分に残存する捲れ上がったバリ7が、絶縁性シール部材3の第2の貼り付け部分3bおよび第3の貼り付け部分3cによって覆われることになる。
【0022】
次に、図7に示すように、半導体チップ1の表面に設けられた電極部5に対してワイヤ9がボンディングされて、電極部5と所定のリードフレーム(図示せず)とが電気的に接続される。その後、半導体チップ1が所定のパッケージ(図示せず)に封止されて半導体装置が完成する。
【0023】
上述した半導体装置の製造方法では、まず、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0024】
そして、切り出された半導体チップ1に対して半導体チップ1の裏面1bの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の裏面、側面および半導体チップ1の周縁に沿って位置する表面1a部分が絶縁性シール部材3によって覆われる。
【0025】
そのため、半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われることになる。これにより、ワイヤ9が電極部5にボンディングされた後に、ワイヤ9とバリ7とが直接接触することがなくなる。
【0026】
その結果、半導体装置においては、バリ7を介してたとえば一のワイヤと他のワイヤとが電気的に繋がるなどの電気的短絡を防止することができ、半導体装置の信頼性を向上することができる。
【0027】
実施の形態2
本発明の実施の形態2に係る半導体装置の製造方法と、その製造方法によって製造される半導体装置について説明する。
【0028】
まず、図8に示すように、前述した製造方法と同様に、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0029】
そして、図8に示すように、半導体チップ1における所定の部分を覆うように半導体チップ1に貼り付けられる絶縁性シール部材3が用意される。絶縁性シール部材3の材質として、樹脂系のシール部材あるいはゴム系のシール部材を適用することができ、後述するように、ワイヤボンディングにおけるはんだ付けの熱によって溶解するものが好ましい。
【0030】
この場合、絶縁性シール部材3には、半導体チップ1の表面1a部分に貼り付けられる第1の貼り付け部分3a、半導体チップ1の側面部分に貼り付けられる第2の貼り付け部分3bが設けられている。
【0031】
次に、図8および図9に示すように、第2の貼り付け部分3bを残して、絶縁性シール部材3の第1の貼り付け部分3aが半導体チップ1の表面1aに貼り付けられる。次に、図10および図11に示すように、絶縁性シール部材3の第2の貼り付け部分3bが半導体チップ1の側面に貼り付けられる。
【0032】
これにより、半導体チップ1の周縁部分に残存する捲れ上がったバリ7が、絶縁性シール部材3の第1の貼り付け部分3aおよび第2の貼り付け部分3bによって覆われることになる。
【0033】
次に、図12に示すように、ワイヤ9を電極部5へボンディングするために、ワイヤ9の先端部分が電極部5の直上に配置される。次に、図13に示すように、ワイヤ9と電極部5とをはんだ付けする際の熱によって、電極部5の直上に位置する絶縁性シール部材3の部分が破られるか、あるいは溶解されて、開口部12が形成される。
【0034】
次に、図14に示すように、絶縁性シール部材3に形成された開口部12を通じてワイヤ9が電極部5にボンディングされて、電極部5と所定のリードフレーム(図示せず)とが電気的に接続される。その後、半導体チップ1が所定のパッケージ(図示せず)に封止されて半導体装置が完成する。
【0035】
上述した半導体装置の製造方法では、前述した製造方法と同様に、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0036】
そして、切り出された半導体チップ1に対して半導体チップ1の表面1aの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の表面と側面が絶縁性シール部材3によって覆われる。
【0037】
そのため、半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われることになる。これにより、ワイヤ9が電極部5にボンディングされた後に、ワイヤ9とバリ7とが直接接触することがなくなる。
【0038】
その結果、半導体装置においては、バリ7を介してたとえば一のワイヤと他のワイヤとが電気的に繋がるなどの電気的短絡を防止することができ、半導体装置の信頼性を向上することができる。
【0039】
ところで、近年のモバイル機器の発展に伴って、半導体素子(半導体チップ)のパッケージにも小型化と薄型化が求められている。これに対応するため、半導体チップに研磨処理を施すことによって半導体チップの厚さを薄くし、その半導体チップを複数積層させた構造が提案されている。
【0040】
そこで、まず、一の変形例として実施の形態1において説明した絶縁性シール部材が貼り付けられた半導体チップを積層させた半導体装置について説明する。
【0041】
図15に示すように、一変形例に係る半導体装置では、まず、一の半導体チップ1の裏面1bの側から絶縁性シール部材3が貼り付けられた一の半導体チップ1が、ダイパッド11の表面上に固定されている。
【0042】
そして、他の半導体チップ2の裏面2bの側から絶縁性シール部材4が貼り付けられた他の半導体チップ2が、一の半導体チップの表面1a上に固定されている。
【0043】
次に、他の変形例として実施の形態2において説明した絶縁性シール部材が貼り付けられた半導体チップを積層させた半導体装置について説明する。
【0044】
図16に示すように、他の変形例に係る半導体装置では、まず、一の半導体チップ1の表面1aの側から絶縁性シール部材3が貼り付けられた一の半導体チップ1が、ダイパッド11の表面上に絶縁性シール部材6を介在させて固定されている。
【0045】
そして、他の半導体チップ2の表面2aの側から絶縁性シール部材4が貼り付けられた他の半導体チップ2が、一の半導体チップの表面1aを覆う絶縁性シール部材3上に固定されている。
【0046】
このように、各変形例に係る半導体装置では、薄く研磨されて絶縁性シール部材3,4がそれぞれ貼り付けられた半導体チップ1,2が積層されることで、半導体装置の小型化薄型化を図ることができる。
【0047】
特に、図16に示される他の変形例に係る半導体装置の場合では、ダイパッド11の上に一の半導体チップ1を固定するために余分な絶縁性シール部材6が必要であるのに対して、図15に示される一の変形例に係る半導体装置の場合では、そのような絶縁性シール部材は必要とされない。
【0048】
その結果、一の変形例に係る半導体装置は他の変形例に係る半導体装置と比べて、半導体装置として絶縁性シール部材の枚数を削減することができる。
【0049】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0050】
【発明の効果】
本発明に係る半導体装置によれば、ダイシングライン領域に位置する導電性膜が除去されずに残された状態でダイシングが行われて切り出された半導体チップにおいて、半導体チップの周縁に残存する導電性膜の部分が絶縁性シール部材によって覆われることになる。これにより、電極部に接続された導体線と残存する導電性膜とが直接接触することがなくなって、半導体装置において電気的短絡を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の製造方法の一工程を示す斜視図である。
【図2】同実施の形態において、図1に示す工程の部分断面図である。
【図3】同実施の形態において、図1に示す工程の後に行なわれる工程を示す斜視図である。
【図4】同実施の形態において、図3に示す工程の部分断面図である。
【図5】同実施の形態において、図3に示す工程の後に行なわれる工程を示す斜視図である。
【図6】同実施の形態において、図5に示す工程の部分断面図である。
【図7】同実施の形態において、図5に示す工程の後に行なわれる工程を示す部分断面図である。
【図8】本発明の実施の形態2に係る半導体装置の製造方法の一工程を示す斜視図である。
【図9】同実施の形態において、図8に示す工程の部分断面図である。
【図10】同実施の形態において、図8に示す工程の後に行なわれる工程を示す斜視図である。
【図11】同実施の形態において、図10に示す工程の部分断面図である。
【図12】同実施の形態において、図11に示す工程の後に行なわれる工程を示す部分断面図である。
【図13】同実施の形態において、図12に示す工程の後に行なわれる工程を示す部分断面図である。
【図14】同実施の形態において、図13に示す工程の後に行なわれる工程を示す部分断面図である。
【図15】本発明の各実施の形態に係る半導体装置の一変形例を示す断面図である。
【図16】本発明の各実施の形態に係る半導体装置の他の変形例を示す断面図である。
【符号の説明】
1,2 半導体チップ、1a,2a 表面、1b,2b 裏面、3,4,6 絶縁性シール部材、3a 第1の貼り付け部分、3b 第2の貼り付け部分、3c 第3の貼り付け部分、5 電極部、7 バリ、8 パッシベーション膜、9ワイヤ、11 ダイパッド、12 開口部。
【発明の属する技術分野】
本発明は半導体装置に関し、特に、ダイシングの際に発生したバリとワイヤとの電気的な短絡が防止される半導体装置に関するものである。
【0002】
【従来の技術】
半導体装置の製造においては、まず、半導体基板(ウェハ)の状態でウェハの表面に所定の処理を施すことによって素子や配線等が形成される。ウェハの状態で施されるべきすべての処理が完了すると、ウェハはダイシングラインに沿ってダイシングされて、個々の半導体チップとして切り出される。
【0003】
切り出された個々の半導体チップには所定のダイボンディング工程やワイヤボンディング工程等を含む所定のパッケージング処理が施されて、半導体装置が完成される。
【0004】
ところで、ウェハをダイシングラインに沿ってダイシングすると、ダイシングライン領域に位置する導電性膜が捲れ上がってしまう。そのため、ワイヤボンディングを行なう際に、ワイヤと捲れ上がった導電性膜の部分とが接触して電気的な短絡が生じるという問題点があった。
【0005】
このような問題点を解決するために、たとえば特開平10−154670号公報、特開平11−204525号公報には、ダイシングが行われる前に、ダイシングライン領域に位置する導電性膜を除去する製造方法が提案されている。
【0006】
ダイシングライン領域に位置する導電性膜をダイシングの前にあらかじめ除去しておくことによって、ダイシングにより導電性膜が捲れ上がってしまうことがなくなる。その結果、ワイヤと捲れ上がった導電性膜の部分とが接触することによる電気的な短絡が防止される。
【0007】
【特許文献1】
特開平10−154670号公報
【0008】
【特許文献2】
特開平11−204525号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上述した半導体装置の製造方法では、ウェハの状態でダイシングライン領域に位置する導電性膜を除去するための付加的な工程が必要となる問題点があった。
【0010】
本発明は、上記問題点を解決するためになされたものであり、その目的はダイシングライン領域に位置する導電性膜を除去することなく電気的な短絡が防止される半導体装置を提供することである。
【0011】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体チップと絶縁性シート部材と電極部と導体線とを備えている。半導体チップは、半導体基板の主表面に所定の素子が形成され、ダイシングライン領域に導電性膜を残した状態でダイシングされている。絶縁性シート部材は、半導体チップの周縁に沿って残存する導電性膜の部分を覆っている。電極部は半導体チップの表面に形成されている。導体線は電極部に接続されている。
【0012】
【発明の実施の形態】
実施の形態1
本発明の実施の形態1に係る半導体装置の製造方法と、その製造方法によって製造される半導体装置について説明する。
【0013】
まず、ウェハ上に所定の素子や配線等を形成するためのウェハの状態で施されるべき処理が完了する。このとき、ウェハにおけるダイシングライン領域では、配線等を形成するための導電性膜は除去されずに残された状態にある。
【0014】
そのウェハに対してダイシングが施されることにより、図1に示すように、半導体チップ1が切り出される。図2に示すように、半導体チップ1の表面1aはパッシベーション膜8によって覆われ、ワイヤが接続される部分にはいわゆるボンディングパッドとしての電極部5が露出している。
【0015】
また、半導体チップ1の周縁部分には、ダイシングライン領域に残された導電性膜がダイシングされることによって捲れ上がった部分(バリ)7が存在している。なお、導電性膜は、電極部5や配線(図示せず)等を形成するための膜である。
【0016】
そして、図1に示すように、半導体チップ1における所定の部分を覆うように半導体チップ1に貼り付けられる絶縁性シール部材3が用意される。絶縁性シール部材3の材質として、樹脂系のシール部材あるいはゴム系のシール部材を適用することができる。
【0017】
この場合、絶縁性シール部材3には、半導体チップ1の裏面1b部分に貼り付けられる第1の貼り付け部分3a、半導体チップ1の側面部分に貼り付けられる第2の貼り付け部分3b、半導体チップ1の周縁に沿って位置する表面1a部分に貼り付けられる第3の貼り付け部分3cが設けられている。
【0018】
なお、半導体チップ1の側面とは、ウェハをダイシングすることによって露出したウェハの断面である。
【0019】
次に、図1および図2に示すように、第2の貼り付け部分3b、第3の貼り付け部分3cを残して、絶縁性シール部材3の第1の貼り付け部分3aが半導体チップ1の裏面1aに貼り付けられる。
【0020】
次に、図3および図4に示すように、絶縁性シール部材3の第2の貼り付け部分3bが半導体チップ1の側面に貼り付けられる。次に、図5および図6に示すように、絶縁性シール部材3の第3の貼り付け部分3cが半導体チップ1の周縁に沿って位置する表面1a部分に貼り付けられる。
【0021】
これにより、半導体チップ1の周縁部分に残存する捲れ上がったバリ7が、絶縁性シール部材3の第2の貼り付け部分3bおよび第3の貼り付け部分3cによって覆われることになる。
【0022】
次に、図7に示すように、半導体チップ1の表面に設けられた電極部5に対してワイヤ9がボンディングされて、電極部5と所定のリードフレーム(図示せず)とが電気的に接続される。その後、半導体チップ1が所定のパッケージ(図示せず)に封止されて半導体装置が完成する。
【0023】
上述した半導体装置の製造方法では、まず、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0024】
そして、切り出された半導体チップ1に対して半導体チップ1の裏面1bの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の裏面、側面および半導体チップ1の周縁に沿って位置する表面1a部分が絶縁性シール部材3によって覆われる。
【0025】
そのため、半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われることになる。これにより、ワイヤ9が電極部5にボンディングされた後に、ワイヤ9とバリ7とが直接接触することがなくなる。
【0026】
その結果、半導体装置においては、バリ7を介してたとえば一のワイヤと他のワイヤとが電気的に繋がるなどの電気的短絡を防止することができ、半導体装置の信頼性を向上することができる。
【0027】
実施の形態2
本発明の実施の形態2に係る半導体装置の製造方法と、その製造方法によって製造される半導体装置について説明する。
【0028】
まず、図8に示すように、前述した製造方法と同様に、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0029】
そして、図8に示すように、半導体チップ1における所定の部分を覆うように半導体チップ1に貼り付けられる絶縁性シール部材3が用意される。絶縁性シール部材3の材質として、樹脂系のシール部材あるいはゴム系のシール部材を適用することができ、後述するように、ワイヤボンディングにおけるはんだ付けの熱によって溶解するものが好ましい。
【0030】
この場合、絶縁性シール部材3には、半導体チップ1の表面1a部分に貼り付けられる第1の貼り付け部分3a、半導体チップ1の側面部分に貼り付けられる第2の貼り付け部分3bが設けられている。
【0031】
次に、図8および図9に示すように、第2の貼り付け部分3bを残して、絶縁性シール部材3の第1の貼り付け部分3aが半導体チップ1の表面1aに貼り付けられる。次に、図10および図11に示すように、絶縁性シール部材3の第2の貼り付け部分3bが半導体チップ1の側面に貼り付けられる。
【0032】
これにより、半導体チップ1の周縁部分に残存する捲れ上がったバリ7が、絶縁性シール部材3の第1の貼り付け部分3aおよび第2の貼り付け部分3bによって覆われることになる。
【0033】
次に、図12に示すように、ワイヤ9を電極部5へボンディングするために、ワイヤ9の先端部分が電極部5の直上に配置される。次に、図13に示すように、ワイヤ9と電極部5とをはんだ付けする際の熱によって、電極部5の直上に位置する絶縁性シール部材3の部分が破られるか、あるいは溶解されて、開口部12が形成される。
【0034】
次に、図14に示すように、絶縁性シール部材3に形成された開口部12を通じてワイヤ9が電極部5にボンディングされて、電極部5と所定のリードフレーム(図示せず)とが電気的に接続される。その後、半導体チップ1が所定のパッケージ(図示せず)に封止されて半導体装置が完成する。
【0035】
上述した半導体装置の製造方法では、前述した製造方法と同様に、ウェハのダイシングライン領域において、配線等を形成するための導電性膜が除去されずに残された状態でダイシングが行われて半導体チップ1が切り出される。
【0036】
そして、切り出された半導体チップ1に対して半導体チップ1の表面1aの側から所定の絶縁性シール部材3が貼り付けられて、半導体チップ1の表面と側面が絶縁性シール部材3によって覆われる。
【0037】
そのため、半導体チップ1の周縁において、ダイシングライン領域に残された導電性膜がダイシングにより捲れ上がってバリ7が生じた場合でも、そのバリ7は、絶縁性シール部材3によって覆われることになる。これにより、ワイヤ9が電極部5にボンディングされた後に、ワイヤ9とバリ7とが直接接触することがなくなる。
【0038】
その結果、半導体装置においては、バリ7を介してたとえば一のワイヤと他のワイヤとが電気的に繋がるなどの電気的短絡を防止することができ、半導体装置の信頼性を向上することができる。
【0039】
ところで、近年のモバイル機器の発展に伴って、半導体素子(半導体チップ)のパッケージにも小型化と薄型化が求められている。これに対応するため、半導体チップに研磨処理を施すことによって半導体チップの厚さを薄くし、その半導体チップを複数積層させた構造が提案されている。
【0040】
そこで、まず、一の変形例として実施の形態1において説明した絶縁性シール部材が貼り付けられた半導体チップを積層させた半導体装置について説明する。
【0041】
図15に示すように、一変形例に係る半導体装置では、まず、一の半導体チップ1の裏面1bの側から絶縁性シール部材3が貼り付けられた一の半導体チップ1が、ダイパッド11の表面上に固定されている。
【0042】
そして、他の半導体チップ2の裏面2bの側から絶縁性シール部材4が貼り付けられた他の半導体チップ2が、一の半導体チップの表面1a上に固定されている。
【0043】
次に、他の変形例として実施の形態2において説明した絶縁性シール部材が貼り付けられた半導体チップを積層させた半導体装置について説明する。
【0044】
図16に示すように、他の変形例に係る半導体装置では、まず、一の半導体チップ1の表面1aの側から絶縁性シール部材3が貼り付けられた一の半導体チップ1が、ダイパッド11の表面上に絶縁性シール部材6を介在させて固定されている。
【0045】
そして、他の半導体チップ2の表面2aの側から絶縁性シール部材4が貼り付けられた他の半導体チップ2が、一の半導体チップの表面1aを覆う絶縁性シール部材3上に固定されている。
【0046】
このように、各変形例に係る半導体装置では、薄く研磨されて絶縁性シール部材3,4がそれぞれ貼り付けられた半導体チップ1,2が積層されることで、半導体装置の小型化薄型化を図ることができる。
【0047】
特に、図16に示される他の変形例に係る半導体装置の場合では、ダイパッド11の上に一の半導体チップ1を固定するために余分な絶縁性シール部材6が必要であるのに対して、図15に示される一の変形例に係る半導体装置の場合では、そのような絶縁性シール部材は必要とされない。
【0048】
その結果、一の変形例に係る半導体装置は他の変形例に係る半導体装置と比べて、半導体装置として絶縁性シール部材の枚数を削減することができる。
【0049】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0050】
【発明の効果】
本発明に係る半導体装置によれば、ダイシングライン領域に位置する導電性膜が除去されずに残された状態でダイシングが行われて切り出された半導体チップにおいて、半導体チップの周縁に残存する導電性膜の部分が絶縁性シール部材によって覆われることになる。これにより、電極部に接続された導体線と残存する導電性膜とが直接接触することがなくなって、半導体装置において電気的短絡を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の製造方法の一工程を示す斜視図である。
【図2】同実施の形態において、図1に示す工程の部分断面図である。
【図3】同実施の形態において、図1に示す工程の後に行なわれる工程を示す斜視図である。
【図4】同実施の形態において、図3に示す工程の部分断面図である。
【図5】同実施の形態において、図3に示す工程の後に行なわれる工程を示す斜視図である。
【図6】同実施の形態において、図5に示す工程の部分断面図である。
【図7】同実施の形態において、図5に示す工程の後に行なわれる工程を示す部分断面図である。
【図8】本発明の実施の形態2に係る半導体装置の製造方法の一工程を示す斜視図である。
【図9】同実施の形態において、図8に示す工程の部分断面図である。
【図10】同実施の形態において、図8に示す工程の後に行なわれる工程を示す斜視図である。
【図11】同実施の形態において、図10に示す工程の部分断面図である。
【図12】同実施の形態において、図11に示す工程の後に行なわれる工程を示す部分断面図である。
【図13】同実施の形態において、図12に示す工程の後に行なわれる工程を示す部分断面図である。
【図14】同実施の形態において、図13に示す工程の後に行なわれる工程を示す部分断面図である。
【図15】本発明の各実施の形態に係る半導体装置の一変形例を示す断面図である。
【図16】本発明の各実施の形態に係る半導体装置の他の変形例を示す断面図である。
【符号の説明】
1,2 半導体チップ、1a,2a 表面、1b,2b 裏面、3,4,6 絶縁性シール部材、3a 第1の貼り付け部分、3b 第2の貼り付け部分、3c 第3の貼り付け部分、5 電極部、7 バリ、8 パッシベーション膜、9ワイヤ、11 ダイパッド、12 開口部。
Claims (5)
- 半導体基板の主表面に所定の素子が形成され、ダイシングライン領域に導電性膜を残した状態でダイシングされた半導体チップと、
前記半導体チップの周縁に沿って残存する前記導電性膜の部分を覆う絶縁性シート部材と、
前記半導体チップの表面に形成された電極部と、
前記電極部に接続された導体線と
を備えた、半導体装置。 - 前記絶縁性シート部材は、前記半導体チップの裏面、前記半導体チップの側面および前記半導体チップの周縁に沿って位置する表面部分を覆うように配設された、請求項1記載の半導体装置。
- 前記絶縁性シート部材は、前記半導体チップの表面および前記半導体チップの側面を覆うように配設された、請求項1記載の半導体装置。
- 前記絶縁性シート部材において、前記電極部に対応する位置に形成された開口部を備え、
前記導体線は前記開口部を通じて前記電極部に接続された、請求項3記載の半導体装置。 - 前記絶縁性シート部材により覆われた前記半導体チップを複数備え、
複数の前記半導体チップは積層された、請求項1〜4のいずれかに記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003039254A JP2004253422A (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
US10/627,606 US20040159924A1 (en) | 2003-02-18 | 2003-07-28 | Semiconductor device |
TW092121261A TWI226662B (en) | 2003-02-18 | 2003-08-04 | Semiconductor device |
DE10339022A DE10339022A1 (de) | 2003-02-18 | 2003-08-25 | Halbleitervorrichtung |
KR1020030064126A KR20040074897A (ko) | 2003-02-18 | 2003-09-16 | 반도체 장치 |
CNA2003101006384A CN1523645A (zh) | 2003-02-18 | 2003-10-10 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003039254A JP2004253422A (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004253422A true JP2004253422A (ja) | 2004-09-09 |
Family
ID=32821091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003039254A Withdrawn JP2004253422A (ja) | 2003-02-18 | 2003-02-18 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20040159924A1 (ja) |
JP (1) | JP2004253422A (ja) |
KR (1) | KR20040074897A (ja) |
CN (1) | CN1523645A (ja) |
DE (1) | DE10339022A1 (ja) |
TW (1) | TWI226662B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049118A (ja) * | 2007-08-17 | 2009-03-05 | Toshiba Corp | 半導体素子とそれを用いた半導体パッケージ |
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
WO2013069104A1 (ja) * | 2011-11-09 | 2013-05-16 | 三菱電機株式会社 | 回転電機 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4596011B2 (ja) * | 2008-01-09 | 2010-12-08 | トヨタ自動車株式会社 | 半導体装置 |
TWI509678B (zh) * | 2011-07-27 | 2015-11-21 | Inpaq Technology Co Ltd | 平面式半導體元件及其製作方法 |
CN107256874B (zh) * | 2017-07-28 | 2020-02-18 | 京东方科技集团股份有限公司 | 一种基板母板及其制作方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201695B1 (en) * | 1998-10-26 | 2001-03-13 | Micron Technology, Inc. | Heat sink for chip stacking applications |
US6707149B2 (en) * | 2000-09-29 | 2004-03-16 | Tessera, Inc. | Low cost and compliant microelectronic packages for high i/o and fine pitch |
TW554500B (en) * | 2002-07-09 | 2003-09-21 | Via Tech Inc | Flip-chip package structure and the processing method thereof |
-
2003
- 2003-02-18 JP JP2003039254A patent/JP2004253422A/ja not_active Withdrawn
- 2003-07-28 US US10/627,606 patent/US20040159924A1/en not_active Abandoned
- 2003-08-04 TW TW092121261A patent/TWI226662B/zh not_active IP Right Cessation
- 2003-08-25 DE DE10339022A patent/DE10339022A1/de not_active Withdrawn
- 2003-09-16 KR KR1020030064126A patent/KR20040074897A/ko active IP Right Grant
- 2003-10-10 CN CNA2003101006384A patent/CN1523645A/zh active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049118A (ja) * | 2007-08-17 | 2009-03-05 | Toshiba Corp | 半導体素子とそれを用いた半導体パッケージ |
JP4496241B2 (ja) * | 2007-08-17 | 2010-07-07 | 株式会社東芝 | 半導体素子とそれを用いた半導体パッケージ |
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
WO2013069104A1 (ja) * | 2011-11-09 | 2013-05-16 | 三菱電機株式会社 | 回転電機 |
CN103733484A (zh) * | 2011-11-09 | 2014-04-16 | 三菱电机株式会社 | 旋转电机 |
JP5634618B2 (ja) * | 2011-11-09 | 2014-12-03 | 三菱電機株式会社 | 回転電機 |
US9698646B2 (en) | 2011-11-09 | 2017-07-04 | Mitusubishi Electric Corporation | Rotating electrical machine |
Also Published As
Publication number | Publication date |
---|---|
US20040159924A1 (en) | 2004-08-19 |
KR20040074897A (ko) | 2004-08-26 |
TW200416850A (en) | 2004-09-01 |
TWI226662B (en) | 2005-01-11 |
CN1523645A (zh) | 2004-08-25 |
DE10339022A1 (de) | 2004-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7563652B2 (en) | Method for encapsulating sensor chips | |
TWI323931B (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
JPH041503B2 (ja) | ||
JP2007088453A (ja) | スタックダイパッケージを製造する方法 | |
JPH08330508A (ja) | 半導体集積回路およびその製造方法 | |
JP2009147103A (ja) | 半導体装置およびその製造方法 | |
JP4525277B2 (ja) | 半導体装置 | |
JP2002043356A (ja) | 半導体ウェーハ、半導体装置及びその製造方法 | |
JP2003174131A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2004253422A (ja) | 半導体装置 | |
US20020048851A1 (en) | Process for making a semiconductor package | |
WO1999049512A1 (fr) | Dispositif a semi-conducteur et procede de fabrication associe | |
JP2716405B2 (ja) | 半導体装置およびその製造方法 | |
JP2006196809A (ja) | 半導体チップ及びその製造方法並びに半導体装置 | |
JP4317665B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP4485210B2 (ja) | 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 | |
JP3454192B2 (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
JP2002134439A (ja) | 半導体チップの製造方法と樹脂封止型半導体装置およびその製造方法 | |
JPH09330992A (ja) | 半導体装置実装体とその製造方法 | |
JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
JP2001077279A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置の製造方法 | |
JP5234703B2 (ja) | 半導体装置の製造方法 | |
US20020145186A1 (en) | Method of forming HSQFN type package | |
JP3145892B2 (ja) | 樹脂封止型半導体装置 | |
JP2002016210A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |