KR20040074897A - 반도체 장치 - Google Patents

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KR20040074897A
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KR
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semiconductor chip
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insulating sheet
semiconductor device
semiconductor
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토쿠미쓰시게오
시미쯔사토시
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

다이싱 라인 영역에서, 배선 등을 형성하기 위한 도전성막이 제거되지 않고 남겨진 상태에서 다이싱이 행해져 반도체칩(1)이 절단된다. 그 반도체칩(1)에 대하여 이면(1b)의 측으로부터 소정의 절연성 시이트부재(3)가 부착되고, 반도체칩(1)의 이면, 측면 및 반도체칩(1)의 주연을 따라 위치하는 표면(1a) 부분이 절연성 시이트부재(3)에 의해 덮인다. 반도체칩(1)의 주연에서, 다이싱 라인 영역에 남겨진 도전성막이 다이싱에 의해 감겨올라가 버(7)가 생긴 경우에도, 그 버(7)는, 절연성 시이트부재(3)에 의해 덮여, 와이어(9)와 버(7)가 직접 접촉하는 일이 없어진다. 이에 따라, 다이싱 라인 영역에 위치하는 도전성막을 제거하지 않고도 전기적인 단락이 방지되는 반도체장치가 얻어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 특히, 다이싱시에 발생한 버와 와이어의 전기적인 단락이 방지되는 반도체장치에 관한 것이다.
반도체장치의 제조에 있어서는, 먼저, 반도체기판(웨이퍼)의 상태로 웨이퍼의 표면에 소정의 처리를 시행하는 것에 의해 소자나 배선 등이 형성된다. 웨이퍼의 상태로 시행되어야 하는 모든 처리가 완료하면, 웨이퍼는 다이싱 라인을 따라 다이싱되어, 개개의 반도체칩으로서 절단된다.
절단된 개개의 반도체칩에는 소정의 다이본딩공정이나 와이어본딩공정 등을 포함하는 소정의 패키징처리가 시행되어, 반도체장치가 완성된다.
그런데, 웨이퍼를 다이싱 라인을 따라 다이싱하면, 다이싱 라인 영역에 위치하는 도전성막이 감겨올라가 버린다. 그 때문에, 와이어본딩을 행할 때에, 와이어와 감겨올라간 도전성막의 부분이 접촉하여 전기적인 단락이 생긴다고 하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위해, 예를 들면 특개평 10-154670호 공보, 특개평 11-204525호 공보에는, 다이싱이 행해지기 전에, 다이싱 라인 영역에 위치하는 도전성막을 제거하는 제조방법이 제안되어 있다.
다이싱 라인 영역에 위치하는 도전성막을 다이싱 전에 미리 제거해 두는 것에 의해, 다이싱에 의해 도전성막이 감겨올라가 버리는 일이 없어진다. 그 결과,와이어와 감겨올라간 도전성막의 부분이 접촉하는 것에 의해 전기적인 단락이 방지된다.
그렇지만, 전술한 반도체장치의 제조방법에서는, 웨이퍼의 상태에서 다이싱 라인 영역에 위치하는 도전성막을 제거하기 위한 부가적인 공정이 필요하게 되는 문제점이 있었다.
본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 다이싱 라인 영역에 위치하는 도전성막을 제거하지 않고 전기적인 단락이 방지되는 반도체장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 관한 반도체장치의 제조방법의 일 공정을 나타낸 사시도이다.
도 2는 동 실시예에 있어서, 도 1에 나타낸 공정의 부분단면도이다.
도 3은 동 실시예에 있어서, 도 1에 나타낸 공정후에 행해지는 공정을 나타낸 사시도이다.
도 4는 동 실시예에 있어서, 도 3에 나타낸 공정의 부분단면도이다.
도 5는 동 실시예에 있어서, 도 3에 나타낸 공정후에 행해지는 공정을 나타낸 사시도이다.
도 6은 동 실시예에 있어서, 도 5에 나타낸 공정의 부분단면도이다.
도 7은 동 실시예에 있어서, 도 5에 나타낸 공정후에 행해지는 공정을 나타낸 부분단면도이다.
도 8은 본 발명의 실시예 2에 관한 반도체장치의 제조방법의 일 공정을 나타낸 사시도이다.
도 9는 동 실시예에 있어서, 도 8에 나타낸 공정의 부분단면도이다.
도 10은 동 실시예에 있어서, 도 8에 나타낸 공정후에 행해지는 공정을 나타낸 사시도이다.
도 11은 동 실시예에 있어서, 도 10에 나타낸 공정의 부분단면도이다.
도 12는 동 실시예에 있어서, 도 11에 나타낸 공정후에 행해지는 공정을 나타낸 부분단면도이다.
도 13은 동 실시예에 있어서, 도 12에 나타낸 공정후에 행해지는 공정을 나타낸 부분단면도이다.
도 14는 동 실시예에 있어서, 도 13에 나타낸 공정후에 행해지는 공정을 나타낸 부분단면도이다.
도 15는 본 발명의 각 실시예에 관한 반도체장치의 일 변형예를 나타낸 단면도이다.
도 16은 본 발명의 각 실시예에 관한 반도체장치의 다른 변형예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2: 반도체칩 1a, 2a: 표면
1b, 2b: 이면 3, 4, 6: 절연성 시이트부재
3a: 제 1 부착 부분 3b: 제 2 부착 부분
3c: 제 3 부착 부분 5: 전극부
7: 버(burr) 8: 패시베이션막
9: 와이어 11: 다이패드
12: 개구부
본 발명에 관한 반도체장치는, 반도체칩과 도체선과 절연성 시이트부재를 구비하고 있다. 반도체칩은, 반도체기판의 주표면에 소정의 소자 및 전극부가 형성되고, 다이싱 라인 영역에 도전성막을 남긴 상태로 다이싱되어 있다. 도체선은 전극부에 접속되어 있다. 절연성 시이트부재는, 반도체칩의 주연을 따라 잔존하는 도전성막의 부분을 덮고 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로 명확해질 것이다.
[실시예]
실시예 1
본 발명의 실시예 1에 관한 반도체장치의 제조방법과 그 제조방법에 의해 제조되는 반도체장치에 관해 설명한다.
우선, 웨이퍼 상에 소정의 소자나 배선 등을 형성하기 위해 웨이퍼의 상태에서 시행되어야 하는 처리가 완료된다. 이때, 웨이퍼에 있어서 다이싱 라인 영역에서는, 배선 등을 형성하기 위한 도전성막은 제거되지 않고 남겨진 상태로 있다.
그 웨이퍼에 대하여 다이싱이 시행되는 것에 의해, 도 1에 나타낸 바와 같이, 반도체칩(1)이 절단된다. 도 2에 나타낸 바와 같이, 반도체칩(1)의 표면(1a)은 패시베이션막(8)에 의해 덮이고, 와이어가 접속되는 부분에는 소위 본딩패드로서의 전극부(5)가 노출되어 있다.
또한, 반도체칩(1)의 주연 부분에는, 다이싱 라인 영역에 남겨진 도전성막이 다이싱되는 것에 의해 감겨올라간 부분(버)(7)이 존재하고 있다. 이때, 도전성막은, 전극부(5)나 배선(도시하지 않음) 등을 형성하기 위한 막이다.
그리고, 도 1에 나타낸 바와 같이, 반도체칩(1)에 있어서의 소정의 부분을 덮도록 반도체칩(1)에 부착되는 절연성 시이트부재(3)가 준비된다. 절연성 시이트부재(3)의 재질로서, 수지계의 시이트부재 또는 고무계의 시이트부재를 적용할 수 있다.
이 경우, 절연성 시이트부재(3)에는, 반도체칩(1)의 이면(1b) 부분에 부착되는 제 1 부착 부분(3a), 반도체칩(1)의 측면 부분에 부착되는 제 2 부착 부분(3b),반도체칩(1)의 주연을 따라 위치하는 표면(1a) 부분에 부착되는 제 3 부착 부분(3c)이 설치되어 있다.
이때, 반도체칩(1)의 측면이란, 웨이퍼를 다이싱함으로써 노출된 웨이퍼의 단면이다.
다음에, 도 1 및 도 2에 나타낸 바와 같이, 제 2 부착 부분(3b), 제 3 부착 부분(3c)을 남기고, 절연성 시이트부재(3)의 제 1 부착 부분(3a)이 반도체(1)의 이면(1b)에 부착된다.
다음에, 도 3 및 도 4에 나타낸 바와 같이, 절연성 시이트부재(3)의 제 2 부착 부분(3b)이 반도체칩(1)의 측면에 부착된다. 다음에, 도 5 및 도 6에 나타낸 바와 같이, 절연성 시이트부재(3)의 제 3 부착 부분(3c)이 반도체칩(1)의 주연을 따라 위치하는 표면(1a) 부분에 부착된다.
이에 따라, 반도체칩(1)의 주연 부분에 잔존하는 감겨올라간 버(7)가, 절연성 시이트부재(3)의 제 2 부착 부분(3b) 및 제 3 부착 부분(3c)에 의해 덮이게 된다.
다음에, 도 7에 나타낸 바와 같이, 반도체칩(1)의 표면에 설치된 전극부(5)에 대해 와이어(9)가 본딩되어, 전극부(5)와 소정의 리드 프레임(도시하지 않음)이 전기적으로 접속된다. 그후, 반도체칩(1)이 소정의 패키지(도시하지 않음)에 밀봉되어 반도체장치가 완성된다.
전술한 반도체장치의 제조방법에서는, 먼저, 웨이퍼의 다이싱 라인 영역에서, 배선 등을 형성하기 위한 도전성막이 제거되지 않고 남겨진 상태로 다이싱이행해져 반도체칩(1)이 절단된다.
그리고, 절단된 반도체칩(1)에 대하여 반도체칩(1)의 이면(1b)의 측으로부터 소정의 절연성 시이트부재(3)가 부착되고, 반도체칩(1)의 이면, 측면 및 반도체칩(1)의 주연을 따라 위치하는 표면(1a) 부분이 절연성 시이트부재(3)에 의해 덮인다.
그 때문에, 반도체칩(1)의 주연에 있어서, 다이싱 라인 영역에 남겨진 도전성막이 다이싱에 의해 감겨올라간 버(7)가 생긴 경우에도, 그 버(7)는, 절연성 시이트부재(3)에 의해 덮이게 된다. 이에 따라, 와이어(9)가 전극부(5)에 본딩된 후에, 와이어(9)와 버(7)가 직접 접촉하는 일이 없어진다.
그 결과, 반도체장치에 있어서는, 버(7)를 통해 예를 들면 한 개의 와이어와 다른 와이어가 전기적으로 연결되는 등의 전기적 단락을 방지할 수 있어, 반도체장치의 신뢰성을 향상시킬 수 있다.
실시예 2
본 발명의 실시예 2에 관한 반도체장치의 제조방법과 그 제조방법에 의해 제조되는 반도체장치에 관해 설명한다.
우선, 도 8에 나타낸 바와 같이, 전술한 제조방법과 마찬가지로, 웨이퍼의 다이싱 라인 영역에서, 배선 등을 형성하기 위한 도전성막이 제거되지 않고 남겨진 상태에서 다이싱이 행해져 반도체칩(1)이 절단된다.
그리고, 도 8에 나타낸 바와 같이, 반도체칩(1)에 있어서의 소정의 부분을덮도록 반도체칩(1)에 부착되는 절연성 시이트부재(3)가 준비된다. 절연성 시이트부재(3)의 재질로서, 수지계의 시이트부재 또는 고무계의 시이트부재를 적용할 수 있으며, 후술하는 것 같이, 와이어본딩에 있어서의 납땜의 열에 의해 용해하는 것이 바람직하다.
이 경우, 절연성 시이트부재(3)에는, 반도체칩(1)의 표면(1a) 부분에 부착되는 제 1 부착 부분(3a), 반도체칩(1)의 측면 부분에 부착되는 제 2 부착 부분(3b)이 설치되어 있다.
다음에, 도 8 및 도 9에 나타낸 바와 같이, 제 2 부착 부분(3b)을 남기고, 절연성 시이트부재(3)의 제 1 부착 부분(3a)이 반도체칩(1)의 표면(1a)에 부착된다. 다음에, 도 10 및 도 11에 나타낸 바와 같이, 절연성 시이트부재(3)의 제 2 부착 부분(3b)이 반도체칩(1)의 측면에 부착된다.
이에 따라, 반도체칩(1)의 주연 부분에 잔존하는 감겨올라간 버(7)가, 절연성 시이트부재(3)의 제 1 부착 부분(3a) 및 제 2 부착 부분(3b)에 의해 덮이게 된다.
다음에, 도 12에 나타낸 바와 같이, 와이어(9)를 전극부(5)에 본딩하기 위해, 와이어(9)의 선단 부분이 전극부(5)의 바로 위에 배치된다. 다음에, 도 13에 나타낸 바와 같이, 와이어(9)와 전극부(5)를 납땜할 때의 열에 의해, 전극부(5)의 바로 위에 위치하는 절연성 시이트부재(3)의 부분이 깨지거나, 또는 용해되어, 개구부(12)가 형성된다.
다음에, 도 14에 나타낸 바와 같이, 절연성 시이트부재(3)에 형성된개구부(12)를 통해 와이어(9)가 전극부(5)에 본딩되어, 전극부(5)와 소정의 리드 프레임(도시하지 않음)이 전기적으로 접속된다. 그후, 반도체칩(1)이 소정의 패키지(도시하지 않음)에 밀봉되어 반도체장치가 완성된다.
전술한 반도체장치의 제조방법에서는, 제 1 실시예의 제조방법과 마찬가지로, 웨이퍼의 다이싱 라인 영역에서, 배선 등을 형성하기 위한 도전성막이 제거되지 않고 남겨진 상태로 다이싱이 행해져 반도체칩(1)이 절단된다.
그리고, 절단된 반도체칩(1)에 대하여 반도체칩(1)의 표면(1a)의 측으로부터 소정의 절연성 시이트부재(3)가 부착되고, 반도체칩(1)의 표면과 측면이 절연성 시이트부재(3)에 의해 덮인다.
그 때문에, 반도체칩(1)의 주연에 있어서, 다이싱 라인 영역에 남겨진 도전성막이 다이싱에 의해 감겨올라간 버(7)가 생긴 경우에도, 그 버(7)는, 절연성 시이트부재(3)에 의해 덮이게 된다. 이에 따라, 와이어(9)가 전극부(5)에 본딩된 후에, 와이어(9)와 버(7)가 직접 접촉하는 일이 없어진다.
그 결과, 반도체장치에 있어서는, 버(7)를 통해 예를 들면 한 개의 와이어와 다른 와이어가 전기적으로 연결되는 등의 전기적 단락을 방지할 수 있어, 반도체장치의 신뢰성을 향상시킬 수 있다.
그런데, 최근의 모바일 기기의 발전에 따라, 반도체소자(반도체칩)의 패키지에도 소형화와 박형화가 요구되고 있다. 이것에 대응하기 위해, 반도체칩에 연마처리를 시행하는 것에 의해 반도체칩의 두께를 얇게 하고, 그 반도체칩을 복수 적층시킨 구조가 제안되어 있다.
그래서, 먼저, 일 변형예로서 실시예 1에서 설명한 절연성 시이트부재가 부착된 반도체칩을 적층시킨 반도체장치에 관해 설명한다.
도 15에 나타낸 바와 같이, 일 변형예에 관한 반도체장치에는, 우선, 한개의 반도체칩(1)의 이면(1b)의 측으로부터 절연성 시이트부재(3)가 부착된 한개의 반도체칩(1)이, 다이패드(11)의 표면 상에 고정되어 있다.
그리고, 다른 반도체칩(2)의 이면(2b)의 측으로부터 절연성 시이트부재(4)가 부착된 다른 반도체칩(2)이, 한개의 반도체칩(1)의 표면(1a) 상에 고정되어 있다.
다음에, 다른 변형예로서 실시예 2에서 설명한 절연성 시이트부재가 부착된 반도체칩을 적층시킨 반도체장치에 대해 설명한다.
도 16에 나타낸 바와 같이, 다른 변형예에 관한 반도체장치에서는, 우선, 한개의 반도체칩(1)의 표면(1a)의 측으로부터 절연성 시이트부재(3)가 부착된 한개의 반도체칩(1)이, 다이패드(11)의 표면 상에 절연성 시이트부재(6)를 개재시켜 고정되어 있다.
그리고, 다른 반도체칩(2)의 표면(2a)의 측으로부터 절연성 시이트부재(4)가 부착된 다른 반도체칩(2)이, 한개의 반도체칩(1)의 표면(1a)을 덮는 절연성 시이트부재(3) 상에 고정되어 있다.
이와 같이, 각 변형예에 관한 반도체장치에서는, 얇게 연마되어 절연성 시이트부재(3, 4)가 각각 부착된 반도체칩(1, 2)이 적층됨으로써, 반도체장치의 소형화 박형화를 꾀할 수 있다.
특히, 도 16에 도시된 다른 변형예에 관한 반도체장치의 경우에는,다이패드(11) 위에 한개의 반도체칩(1)을 고정하기 위해서 여분인 절연성 시이트부재(6)가 필요한 것에 대해, 도 15에 도시된 일 변형예에 관한 반도체장치의 경우에는, 그와 같은 절연성 시이트부재는 필요하지 않다.
그 결과, 일 변형예에 관한 반도체장치는 다른 변형예에 관한 반도체장치에 비해, 반도체장치로서 절연성 시이트부재의 매수를 절감할 수 있다.
본 발명을 상세히 설명하고 예시하였지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하기 위한 것은 아니며, 본 발명의 정신과 범위는 첨부된 특허청구범위에 의해서만 한정되는 것이 명확히 이해될 것이다.
본 발명에 관한 반도체장치에 따르면, 다이싱 라인 영역에 위치하는 도전성막이 제거되지 않고 남겨진 상태에서 다이싱이 행해져 절단된 반도체칩에 있어서, 반도체칩의 주연에 잔존하는 도전성막의 부분이 절연성 시이트부재에 의해 덮이게 된다. 이에 따라, 전극부에 접속된 도체선과 잔존하는 도전성막이 직접 접촉하는 일이 없게 되어, 반도체장치에 있어서 전기적 단락을 방지할 수 있다.

Claims (3)

  1. 반도체기판의 주표면에 소정의 소자 및 전극부가 형성되고, 다이싱 라인 영역에 도전성막을 남긴 상태로 다이싱된 반도체칩과,
    상기 전극부에 접속된 도체선과,
    상기 반도체칩의 주연을 따라 잔존하는 상기 도전성막의 부분을 덮는 절연성 시이트부재를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 절연성 시이트부재는, 상기 반도체칩의 이면, 상기 반도체칩의 측면 및 상기 반도체칩의 주연을 따라 위치하는 표면 부분을 덮도록 배치된 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 절연성 시이트부재는, 상기 반도체칩의 표면 및 상기 반도체칩의 측면을 덮도록 배치된 것을 특징으로 하는 반도체장치.
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