KR100991226B1 - 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법 - Google Patents

금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법 Download PDF

Info

Publication number
KR100991226B1
KR100991226B1 KR1020080060168A KR20080060168A KR100991226B1 KR 100991226 B1 KR100991226 B1 KR 100991226B1 KR 1020080060168 A KR1020080060168 A KR 1020080060168A KR 20080060168 A KR20080060168 A KR 20080060168A KR 100991226 B1 KR100991226 B1 KR 100991226B1
Authority
KR
South Korea
Prior art keywords
metal cap
chip
chip package
package assembly
substrate
Prior art date
Application number
KR1020080060168A
Other languages
English (en)
Other versions
KR20100000608A (ko
Inventor
노희창
김훈호
Original Assignee
주식회사 씨엠아이
티.비텔레콤(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 씨엠아이, 티.비텔레콤(주) filed Critical 주식회사 씨엠아이
Priority to KR1020080060168A priority Critical patent/KR100991226B1/ko
Publication of KR20100000608A publication Critical patent/KR20100000608A/ko
Application granted granted Critical
Publication of KR100991226B1 publication Critical patent/KR100991226B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139Silver (Ag) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 (a) 내부 캐비티를 가지는 금속 캡을 정렬 지그에 정렬시키는 단계; (b) 상기 금속 캡의 내부 캐비티에 절연성 충진재를 충진시키는 단계; (c) 칩이 실장된 기판 위에 상기 금속 캡의 내부 캐비티가 칩을 커버하도록 결합시키는 단계; (d) 상기 충진재를 가열하여 경화시키는 단계; 및 (e) 충진재가 경화된 기판을 분리하는 단계;를 포함하는 칩 패키지 조립체 제조 방법과 그에 따라 제조된 칩 패키지 조립체에 관한 것이다.
칩 패키지, 금속 캡

Description

금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법 {chip package assembly adopting metal cap and manufacturing method thereof}
본 발명은 칩 패키지 조립체와 그 제조 방법에 관한 것으로서, 더욱 상세하게는 칩을 커버하여 보호하는 금속 캡을 채용함으로써 효과적으로 전자파를 차폐할 뿐만 아니라 칩 패키지 공정이 간단하고 제조 효율을 높일 수 있는 칩 패키지 조립체와 그 제조 방법에 관한 것이다.
휴대폰, MP3 플레이어, DMB, PMP 등의 다양한 멀티미디어 장치의 발달과 함께 예를 들어, 디지털 마이크와 같은 전자 부품은 더욱 경박단소화되어 가고 있다. 이러한 조립체의 경박단소화는 초소형 반도체 칩을 정밀하고 신뢰성있게 패키징할 수 있는 기술을 요구하고 있다.
일반적인 초소형 칩 패키지 조립체는 PCB 기판 위에 반도체 칩이 실장되어 있으며, 패키징 과정에서 상기 칩을 커버로 덮어서 밀봉하게 된다.
종래에 상기 커버는 액상 실리콘을 사출금형 함으로써 제조되었다. 이 방식에서는 게이트와 관이 형성된 금형을 만들고 액상 실리콘과 같은 몰딩재를 주입함 으로써 칩을 몰딩하게 된다.
초소형 칩을 몰딩하는 또 다른 종래의 방식은 고무 소재로 미리 성형된 몰딩 커버를 칩 상부에 올려 놓고 가압하여 부착시키는 방식이다.
또한, 본 출원인은 특허출원 제10-2007-0125421호에서 실크 스크린 인쇄 방식에 의해 칩 몰딩을 대량으로 수행할 수 있는 칩 몰딩 방법을 제안한 바 있는데, 그 구성이 도 1 내지 도 3에 도시되어 있다.
도 1은 리드프레임 형태의 기판(10) 위에 연속적으로 실장된 다수의 반도체 칩이 몰딩 커버로 몰딩되어 칩 패키지 조립체(100)를 이루고 있는 상태를 보여준다. 몰딩되기 전의 칩 상태는 도 3에 도시되어 있으며, 몰딩이 완료된 각각의 칩 패키지 조립체(100)는 도 2에 나타나 있다.
기판(10) 위에 실장된 칩(20)은 와이어(22)에 의해 기판(10)에 있는 하나 이상의 단자와 연결되어 있으며, 상기 칩(20) 상부에는 실리콘 또는 에폭시 수지의 몰딩 커버(30)가 형성되어 있다.
한편, 칩 패키지 조립체는 각종 전자 기기에 사용되며 이종 전자기기 또는 전자환경에 노출되므로 전자파 장해(EMI; Electro Magnetic Interference)에 의해 오작동될 염려가 있다.
따라서, 칩 패키지 조립체에는 불필요한 전자기 신호 또는 전자기 잡음을 차단할 수 있는 전자파 차폐수단이 마련되어야 하는데, 종래에는 주로 스퍼터링(sputtering)에 의해 진공 쳄버 내에서 고 에너지의 가스를 금속에 충돌시켜 몰딩 커버에 금속 박막을 증착시키는 방법을 사용해 왔다.
이러한 스퍼터링 방법은 도전성이 양호하여 전자파 차폐 효과가 우수하다는 장점은 있으나, 장치가 매우 고가이고 별도의 스퍼터링 공정을 수행하여야 하는 번거로움이 따른다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 몰딩 커버 대신에 금속 캡을 채용하여 칩을 패키징함으로써 전자파 차폐를 위한 별도의 공정을 거칠 필요가 없는 칩 패키지 조립체 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 칩 패키지 제조 방법은, (a) 내부 캐비티를 가지는 금속 캡을 정렬 지그에 정렬시키는 단계; (b) 상기 금속 캡의 내부 캐비티에 절연성 충진재를 충진시키는 단계; (c) 칩이 실장된 기판 위에 상기 금속 캡의 내부 캐비티가 칩을 커버하도록 결합시키는 단계; (d) 상기 충진재를 가열하여 경화시키는 단계; 및 (e) 충진재가 경화된 기판을 분리하는 단계;를 포함한다.
바람직하게, 상기 금속 캡의 하단 테두리의 일측에는 그라운드 접속부가 형성되어 있고, 상기 단계(c)에서, 상기 그라운드 접속부가 상기 기판에 형성된 그라운드 접속 단자에 삽입되도록 결합된다.
본 발명의 바람직한 실시예에 따르면, 상기 단계(a)에서, 상기 금속 캡은 상기 정렬 지그의 상면에 금속 캡의 형상에 상응하도록 형성된 복수의 안착홈에 안착된다.
더욱 바람직하게, 상기 금속 캡은 진공 흡착 수단에 의해 흡착된다.
본 발명에 따르면, 상기 금속 캡의 내측면에 절연성 코팅층을 형성시키는 단계를 더 포함한다.
본 발명의 또 다른 측면에 따르면 기판; 상기 기판 위에 실장된 칩; 및 내부 캐비티에 의해 상기 칩을 커버하도록 상기 기판에 결합된 금속 캡;을 포함하는 칩 패키지 조립체가 제공된다.
여기에서, 상기 금속 캡의 하단 테두리의 일측에는 그라운드 접속부가 돌출 형성되어 있다.
또한, 상기 금속 캡의 내측면에는 절연 코팅층이 형성될 수 있다.
본 발명에 따르면 상기 금속 캡은 구리 합금, 알루미늄 합금, 은 합금 중 어느 하나로 제조될 수 있다.
또한 본 발명에서는 전술한 방법에 의해 제조된 칩 패키지 조립체가 제공된다.
본 발명에 따르면, 칩 패키지 제조 공정 내에서 금속 캡이 부착되므로, 전자파 차폐를 위한 별도의 공정을 거칠 필요가 없으므로 생산 효율이 매우 높고, 고가 의 스퍼터링 장비를 채용할 필요가 없어서 설비 및 제조 원가 또한 절감될 수 있다.
또한, 부품이 사용되거나 노출되는 전자기적 환경에 따라서 금속 캡의 소재를 적절하게 선택함으로써 더욱 효과적으로 전자파를 차단할 수 있다.
그 밖에도 본 발명의 우수한 효과와 특징들은 후술하는 발명의 실시예를 통해 더욱 명확하게 이해될 수 있을 것이다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명에 따른 칩 패키지 조립체의 기본적인 구성은 전술한 특허출원 제10-2007-0125421호에 개시된 것과 같이, 기판(도 2의 10)과, 상기 기판(10) 위에 실장된 칩(20)을 포함하며, 상기 칩(20)은 와이어(22)에 의해 기판(10)에 있는 하나 이 상의 단자와 접속되어 있다.
본 발명의 칩 패키지 조립체에 있어서 금속 캡(후술함)을 제외한 기판과 칩 등의 내부 소자에 대한 구성은 상기 특허출원에 개시된 것과 동일하므로 상기 문헌에 기재된 구성과 변형예는 본 발명의 명세서에도 동일하게 적용되는 것으로 간주하며, 따라서 동일한 부재에 대해서는 동일한 참조부호를 표기하는 한편 그 상세한 설명은 생략하기로 한다.
본 발명에 따르면, 종래의 실리콘 또는 에폭시 수지로 이루어진 몰딩 커버 대신에 금속으로 이루어진 캡이 채용되는데 이것의 구성은 도 4 및 도 5에 도시되어 있다. 여기서, 도 4는 금속 캡(40)의 사시도이고, 도 5는 도 4의 V-V선에 따른 단면도이다.
상기 금속 캡(40)은 몰딩 커버를 대체하는 것이므로 기판(10) 위에 실장된 칩(20)을 덮어서 커버할 수 있도록 내부 캐비티(42)가 형성되도록 만곡된 형상을 이루고 있다.
또한, 상기 금속 캡(40)의 하단 테두리의 일측에는 밑으로 돌출되도록 연장되어 있는 그라운드 접속부(44)가 형성되는데, 이것은 칩 패키징 공정에서 기판(10)에 있는 그라운드 단자와 접속되는 부분이다.
바람직하게, 상기 금속 캡(40)의 내측면에는 절연 코팅층(46)이 형성되어 있어서 패키징을 할 경우 칩이나 와이어 등의 내부 소자와 전기적으로 쇼트가 되지 않도록 구성된다.
본 발명에 따른 금속 캡(40)은 구리 합금, 알루미늄 합금, 은 합금 등으로 제조될 수 있으나 반드시 이것에 한정되는 것은 아니며, 전자파 차폐용으로 사용될 수 있는 다양한 종류의 금속이 채용가능한 것으로 이해되어야 한다.
그러면, 상기와 같은 금속 캡(40)을 사용하여 본 발명에 따른 칩 패키지 조립체를 제조하는 방법에 대해서 살펴보기로 한다.
도 6에는 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체 제조 방법이 도시되어 있다.
본 발명에 따르면, 금속 캡(40)은 별도의 공정에서 미리 제작되어 준비된다. 상기 금속 캡(40)은 상기 내부 캐비티(42)에 상응하는 형상을 가진 프레스 다이에 의해 금속 박판을 프레싱함으로써 제조될 수 있다. 이러한 프레스 공정에서, 금속 캡(40)의 형상이 갖추어지는 동시에 그라운드 접속부(44)도 일체로 형성될 수 있다.
또한, PCB 기판(10) 위에는 반도체 칩(20)이 실장되고, 와이어 본딩 공정에 의해 단자와 접속된다.
도 6에 도시된 바와 같이, 본 발명에 따른 칩 패키지 조립체를 제조하기 위해서는, 먼저 상기 금속 캡(40)을 지그 상에 정렬시켜야 한다(단계 S110).
도 7에는 정렬 지그(50) 상에 금속 캡(40)이 정렬된 상태가 도시되어 있다.
정렬 지그(50)의 상면에는 금속 캡(40)의 형상에 상응하는 형상으로 복수의 안착홈(52)이 형성되어 있다. 따라서, 금속 캡(40)은 상기 안착홈(52) 내에 안착됨으로써 정렬 지그(50) 상에 정렬될 수 있는 것이다.
예를 들어, 금속 캡(40)을 정렬 지그(50) 상면으로 공급하면서 진 동(shaking)을 발생시켜 금속 캡(40)이 안착홈(52) 내부로 자연스럽게 삽입되도록 할 수 있다. 그러나, 금속 캡(40)을 정렬 지그(50) 상에 안착시키는 방법은 본 실시예에 의해 한정되지 않으며 다양한 방식으로 구현될 수 있는 것으로 이해되어야 한다.
더욱 바람직하게, 초소형의 금속 캡(40)이 상기 정렬 지그(50) 상에 안정적으로 안착될 수 있도록 상기 금속 캡(40)을 흡착하는 진공 흡착 수단이 더 마련될 수 있는데, 구체적으로 이러한 진공 흡착 수단은 상기 정렬 지그(50)의 안착홈(52)까지 연장되도록 형성된 흡입관(54)과, 상기 흡입관(54) 내부를 진공 상태로 만드는 진공 펌프(미도시)를 포함하여 구성될 수 있다.
위와 같이 금속 캡(40)이 정렬 지그(50) 상에 정렬되고 나면, 이어서 도 7에 도시된 바와 같이 디스펜서(60)에 의해 상기 금속 캡(40)의 내부 캐비티(42)에 액상 실리콘 또는 에폭시 수지와 같은 절연성 충진재(62)를 충진시킨다(단계 S120).
상기 금속 캡(40)에 충진재(62)가 충진되면, 다음으로 도 8에 도시된 것과 같이 상부 금형(70)에 지지된 기판(10)을 정렬 지그(50)로 하강시켜, 금속 캡(40)이 칩(20)을 덮어서 커버하도록 금속 캡(40)과 기판(10)을 상호 결합시킨다(단계 S130). 이때, 금속 캡(40)의 그라운드 접속부(44)는 기판(10)에 형성된 그라운드 접속 단자(미도시)에 삽입되어 전기적으로 접속되도록 포지셔닝된다.
이어서, 상기 충진재(62)를 경화시키기 위해 가열 공정을 거친다(단계 S140). 상기 가열은 프레스 자체에 마련된 히팅 수단에 의해 이루어질 수 있으나, 반드시 이것에 한정되는 것은 아니며 쳄버 또는 오븐 내에서 가열하는 것도 가능하 다.
바람직하게, 충진재 가열 온도는 약 150 ~ 180℃ 범위로 설정되지만 사용되는 에폭시 수지의 종류에 따라서 가열 온도는 적정하게 조정될 수 있다.
이상과 같은 경화 과정에 의해, 도 9에 도시된 바와 같이, 금속 캡(40) 내부에 충진되었던 충진재(62)는 기판(10)과 칩(20) 상면으로 골고루 퍼지면서 굳어지게 되며 이에 따라 금속 캡(40)은 기판(10) 상에 견고하게 부착될 수 있다. 이때, 충진재(62)가 경화되면서 발생하는 칩에 대한 가압력이 최소화될 수 있도록 충진량은 사전에 적절히 조절될 수 있다.
본 발명에 따르면 1차적으로 에폭시 수지와 같은 충진재(62)에 의해 금속 캡(40)이 칩(20) 또는 와이어(22)와 같은 내부 소자와 쇼트되지 않도록 방지되지만, 설사 금속 캡(40)과 내부 소자의 간격이 밀착되더라도 금속 캡(40)의 내측면에 절연 코팅층(46)이 형성되어 있으므로 쇼트는 발생하지 않는다.
상기와 같이 충진재(62)의 경화가 이루어지면, 이어서 상기 금형으로부터 기판(10)을 분리한다(단계 S150). 분리된 기판(10) 상에는 금속 캡(40)에 의해 칩(20)이 커버되어 있는 상태의 완성된 칩 패키지 조립체가 남겨지게 된다.
본 발명에 따라 완성된 칩 패키지 조립체에는 전자파를 차단할 수 있는 금속 캡(40)이 구비되어 있어서 후속적으로 별도의 스퍼터링 공정이나 전자파 차폐 공정을 거칠 필요가 없다.
본 발명은 아래 도면들에 의해 구체적으로 설명되지만, 이러한 도면은 본 발명의 바람직한 실시예를 나타낸 것이므로 본 발명의 기술사상이 그 도면에만 한정되어 해석되어서는 아니된다.
도 1은 기판 위에 패키징된 상태의 칩 패키지 조립체의 예를 보여주는 평면도이다.
도 2는 도 1에 도시된 각각의 칩 패키지 조립체를 나타내는 사시도이다.
도 3은 도 2에서 커버가 몰딩되기 전의 상태를 도시한 사시도이다.
도 4는 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체에 채용되는 금속 캡을 나타낸 사시도이다.
도 5는 도 4의 V-V선에 따른 단면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체의 제조 방법을 보여주는 순서도이다.
도 7은 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체 제조 방법에 있어서, 금속 캡의 내부 캐비티에 충진재를 충진하는 과정을 보여주는 단면도이다.
도 8은 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체 제조 방법에 있어서, 금속 캡과 기판을 결합하는 과정을 설명하기 위한 도면이다.
도 9는 본 발명의 바람직한 실시예에 따른 칩 패키지 조립체 제조 방법에 있어서 금속 캡과 기판이 상호 결합된 상태를 보여주는 단면도이다.
<도면의 참조번호에 대한 설명>
10: 기판 12: 핀홀
20: 칩 22: 와이어
30: 몰딩 커버 40: 금속 캡
42: 내부 캐비티 44: 그라운드 접속부
46: 절연 코팅층 50: 정렬 지그
52: 안착홈 54: 흡입관
60: 디스펜서 62: 충진재
70: 상부 금형 100: 칩 패키지 조립체

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. (a) 내부 캐비티를 가지는 금속 캡을 정렬 지그에 정렬시키는 단계;
    (b) 상기 금속 캡의 내부 캐비티에 절연성 충진재를 충진시키는 단계;
    (c) 칩이 실장된 기판 위에 상기 금속 캡의 내부 캐비티가 칩을 커버하도록 결합시키는 단계;
    (d) 상기 충진재를 가열하여 경화시키는 단계; 및
    (e) 충진재가 경화된 기판을 분리하는 단계;를 포함하고,
    상기 단계(a)에서,
    상기 금속 캡은 상기 정렬 지그의 상면에 금속 캡의 형상에 상응하도록 형성된 복수의 안착홈에 안착되며, 상기 금속 캡은 진공 흡착 수단에 의해 흡착되는 것을 특징으로 하는 칩 패키지 조립체 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020080060168A 2008-06-25 2008-06-25 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법 KR100991226B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080060168A KR100991226B1 (ko) 2008-06-25 2008-06-25 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080060168A KR100991226B1 (ko) 2008-06-25 2008-06-25 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100000608A KR20100000608A (ko) 2010-01-06
KR100991226B1 true KR100991226B1 (ko) 2010-11-01

Family

ID=41810988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080060168A KR100991226B1 (ko) 2008-06-25 2008-06-25 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100991226B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101600703B1 (ko) * 2014-09-15 2016-03-07 이규순 에폭시 충진용 지그체

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100284459B1 (ko) 1997-12-25 2001-04-02 다카노 야스아키 반도체 장치의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100284459B1 (ko) 1997-12-25 2001-04-02 다카노 야스아키 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR20100000608A (ko) 2010-01-06

Similar Documents

Publication Publication Date Title
CN109935574B (zh) 半导体模块和用于生产半导体模块的方法
CN110710225B (zh) 麦克风装置和制造麦克风装置的方法
US7989947B2 (en) Semiconductor device and method of manufacturing the same
CN104485321B (zh) 半导体管芯封装件及其制造方法
JP2019016689A (ja) 電子制御装置及び同製造方法
JP6797951B2 (ja) パワー半導体モジュール装置及びその製造方法
EP2804209A1 (en) Moulded electronics module
CN107665867A (zh) 双包封的功率半导体模块及其制造方法
TWI414028B (zh) 注射封膠系統及其方法
KR20170121157A (ko) 전자 부품, 그 제조 방법 및 제조 장치
US11862600B2 (en) Method of forming a chip package and chip package
TWI455258B (zh) 內埋元件封裝結構及製造方法
JP2008258478A (ja) 電子部品装置およびその製造方法
CN116190320A (zh) 功率半导体模块、用于组装功率半导体模块的方法以及用于功率半导体模块的壳体
CN105659379B (zh) 具有嵌入式管芯的模制引线框架封装
US20180261553A1 (en) Wafer level fan-out package and method of manufacturing the same
CN208127188U (zh) 功率器件的封装模块及引线框架
JP5749066B2 (ja) インダクタ一体型リードフレーム、並びに、電子回路モジュール及びその製造方法
KR100991226B1 (ko) 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법
CN109712964A (zh) 一种封装件及其制造方法、以及电子设备
CN104347612A (zh) 集成的无源封装、半导体模块和制造方法
JP5879866B2 (ja) 中空封止構造の製造方法
CN111769090A (zh) 塑封功率模块、塑封模具及塑封方法
CN104425398A (zh) 半导体封装、制造半导体封装的方法和叠层式半导体封装
JP2006086337A (ja) 樹脂封止型電子装置及びその製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141027

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee