JP6797951B2 - パワー半導体モジュール装置及びその製造方法 - Google Patents

パワー半導体モジュール装置及びその製造方法 Download PDF

Info

Publication number
JP6797951B2
JP6797951B2 JP2019012161A JP2019012161A JP6797951B2 JP 6797951 B2 JP6797951 B2 JP 6797951B2 JP 2019012161 A JP2019012161 A JP 2019012161A JP 2019012161 A JP2019012161 A JP 2019012161A JP 6797951 B2 JP6797951 B2 JP 6797951B2
Authority
JP
Japan
Prior art keywords
contact element
housing
metallization layer
power semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019012161A
Other languages
English (en)
Other versions
JP2019153782A (ja
Inventor
アレクサンダー ロート，
アレクサンダー ロート，
オーラフ ホールフェルト，
オーラフ ホールフェルト，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2019153782A publication Critical patent/JP2019153782A/ja
Application granted granted Critical
Publication of JP6797951B2 publication Critical patent/JP6797951B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本開示は、パワー半導体モジュール装置、及びパワー半導体モジュール装置の製造方法に関する。
パワー半導体モジュール装置は、多くの場合、ハウジング内に基板を含む。基板は、通常、基板層（例えば、セラミック層）と、基板層の第１の側に堆積された第１のメタライゼーション層と、基板層の第２の側に堆積された第２のメタライゼーション層と、を含む。基板上には、１つ以上の制御可能な半導体素子（例えば、ハーフブリッジ構成の２つのＩＧＢＴ）を含む半導体装置が配置されてよい。通常は、そのような半導体装置にハウジングの外から接触することを可能にする１つ以上の接点素子が設けられる。既知のパワー半導体モジュールでは、接点素子が基板上に配置されていて、基本的には基板の主表面に垂直な方向に、ハウジングのカバーを貫通して突き出ている。ハウジングから突き出ている接点素子のセクションは、機械的且つ電気的にプリント回路基板と結合されてよい。通常、プリント回路基板は複数の開口を含み、各接点素子は各開口に挿入されて貫通する。多くの場合、接点素子を含む半導体装置を有するパワー半導体モジュールはプレハブ方式で製造され、カスタマは、自身がカスタマイズしたプリント回路基板をプレハブのパワー半導体モジュールにマウントしてよい。接点素子を基板にマウントする際に発生する公差、並びにプリント回路基板及び各開口の製造時に発生する公差が原因で、接点素子及び開口が正確に位置合わせされない可能性がある。その為、プリント回路基板をパワー半導体モジュールにマウントする際に、接点素子に大きな力がかかる可能性がある。このことは、時間が経つにつれて、パワー半導体モジュールの損傷につながる可能性がある。
損傷を防ぐ為に機械的ロバストネスを高めたパワー半導体モジュール装置、並びにこれを製造する方法が必要とされている。
パワー半導体モジュール装置が、側壁及びカバーを含むハウジングと、ハウジング内に配置された基板とを含み、基板は、誘電絶縁層と、誘電絶縁層の第１の側に配置された第１のメタライゼーション層と、誘電絶縁層の第２の側に配置された第２のメタライゼーション層と、を含み、誘電絶縁層は、第１のメタライゼーション層と第２のメタライゼーション層との間に配置される。パワー半導体モジュール装置は更に、第１のメタライゼーション層の、誘電絶縁層と反対側の第１の面にマウントされた少なくとも１つの半導体ボディと、第１のメタライゼーション層の第１の面に配置されて電気的に接続されている接続素子と、接続素子に挿入されて電気的に接続されている接点素子であって、接点素子は、接続素子から、ハウジングの内部を通り抜け、ハウジングのカバーにある開口を通り抜け、ハウジングの外側へ、第１の面に垂直な方向に延びる、接点素子と、第１のメタライゼーション層に隣接して配置され、ハウジングの内部の少なくとも一部に充填される硬質カプセル封じと、を含む。
パワー半導体モジュール装置が基板と、少なくとも１つの半導体ボディと、接続素子と、接点素子とを含み、基板は、誘電絶縁層と、誘電絶縁層の第１の側に配置された第１のメタライゼーション層と、誘電絶縁層の第２の側に配置された第２のメタライゼーション層と、を含み、誘電絶縁層は、第１のメタライゼーション層と第２のメタライゼーション層との間に配置され、少なくとも１つの半導体ボディは、第１のメタライゼーション層の、誘電絶縁層と反対側の第１の面にマウントされる。接続素子は、第１のメタライゼーション層の第１の面に配置されて電気的に接続され、接点素子は、接続素子に挿入されて電気的に接続される。そのようなパワー半導体モジュール装置の製造方法が、壁を含むハウジングの中に基板を配置するステップと、ハウジングの壁と基板とで形成される容量空間の少なくとも一部にカプセル封じ材料を充填するステップと、カプセル封じ材料を硬化させて硬質カプセル封じを形成するステップと、ハウジングを閉じるステップであって、接点素子は、接続素子から、ハウジングの内部を通り抜け、ハウジングのカバーにある開口を通り抜け、ハウジングの外側へ、第１の面に垂直な方向に延びる、閉じるステップと、を含む。
本発明は、以下の図面及び説明を参照することにより、よりよく理解されるであろう。図面の構成要素は縮尺が必ずしも正確ではなく、むしろ、本発明の原理を分かりやすく示すことに重点が置かれている。更に、図面では、類似の参照符号は、異なる複数の図面にまたがって対応する要素を指し示す。
従来のパワー半導体モジュール装置の断面図である。 パワー半導体モジュール装置の一例の断面図である。 様々なショア硬度スケールを概略的に示す。 様々なショア硬度スケール及びロックウェルスケールを概略的に示す。 様々なポリマーの酸素透過係数を概略的に示す。 例示的パワー半導体モジュールの各セクションを概略的に示す。 例示的パワー半導体モジュールの各セクションを概略的に示す。 パワー半導体モジュールの製造方法の一例を概略的に示す。 パワー半導体モジュールの製造方法の一例を概略的に示す。 パワー半導体モジュールの製造方法の一例を概略的に示す。 パワー半導体モジュールの製造方法の別の例を概略的に示す。 パワー半導体モジュールの製造方法の別の例を概略的に示す。 パワー半導体モジュールの製造方法の別の例を概略的に示す。
以下の詳細説明では、添付図面を参照する。図面は、本発明が実施可能な具体例を示す。当然のことながら、様々な例に関して説明される特徴及び原理は、特に断らない限り、互いに組み合わされてよい。詳細説明、並びに特許請求の範囲では、特定の要素を「第１の要素」、「第２の要素」、「第３の要素」などのように呼ぶことは、列強であるように解釈されるべきではない。むしろ、そのように呼ぶことは別々の「要素」をアドレス指定することに過ぎない。即ち、例えば、「第３の要素」の存在は、「第１の要素」及び「第２の要素」の存在を必要としない。本明細書に記載の半導体ボディは、（ドープ）半導体材料で作られてよく、半導体チップであってよく、或いは、半導体チップに含まれてよい。半導体ボディは、電気的接続パッドを有し、少なくとも１つの半導体素子を電極とともに含む。
図１を参照すると、従来のパワー半導体モジュール装置が示されている。パワー半導体モジュール装置は、基板１０を含む。基板１０は、誘電絶縁層１１と、誘電絶縁層１１の第１の側に配置された（構造化された）第１のメタライゼーション層１１１と、誘電絶縁層１１の第２の側に配置された第２のメタライゼーション層１１２と、を含む。誘電絶縁層１１は、第１のメタライゼーション層１１１と第２のメタライゼーション層１１２との間に配置される。
第１及び第２のメタライゼーション層１１１、１１２のそれぞれは、以下の材料、即ち、銅、銅合金、アルミニウム、アルミニウム合金、他の任意の、パワー半導体モジュール装置の動作中に固体のままである金属又は合金のうちのいずれかで構成されてよく、或いはいずれかを含んでよい。基板１０は、セラミック基板、即ち、誘電絶縁層１１がセラミック（例えば、セラミック薄層）である基板であってよい。セラミックは、以下の材料、即ち、アルミニウム酸化物、アルミニウム窒化物、ジルコニウム酸化物、シリコン窒化物、ボロン窒化物、又は他の任意の誘電性セラミックのいずれかで構成されてよく、或いはいずれかを含んでよい。基板１０は、直接銅ボンディング（ＤＣＢ）基板、直接アルミニウムンディング（ＤＡＢ）基板、又は活性金属ろう付け（ＡＭＢ）基板であってよい。更に基板１０は、絶縁金属基板（ＩＭＳ）であってよい。絶縁金属基板は、一般に、例えば、エポキシ樹脂又はポリイミドのような（充填）材料を含む誘電絶縁層１１を含む。誘電絶縁層１１の材料には、例えば、セラミック粒子が充填されてよい。そのような粒子は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、又はＢｒＮを含んでよく、直径が約１μｍから約５０μｍであってよい。しかしながら、基板１０は、非セラミック誘電絶縁層１１を有する従来式のプリント回路基板（ＰＣＢ）であってもよい。例えば、非セラミック誘電絶縁層１１は、硬化樹脂で構成されてよく、或いは硬化樹脂を含んでよい。
基板１０上には、１つ以上の半導体ボディ２０が配置されてよい。特に、１つ以上の半導体ボディ２０は、第１のメタライゼーション層１１１の、誘電絶縁層１１と反対側の第１の面に配置されてよい。半導体基板１０上に配置される半導体ボディ２０のそれぞれは、ダイオード、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）、ＪＦＥＴ（ジャンクション電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、又は他の任意の適切な、制御可能な半導体素子などであってよい。
１つ以上の半導体ボディ２０は、基板１０上に半導体装置を形成してよい。図１では、例示として半導体ボディ２０が１つだけ示されている。１つ以上の半導体ボディ２０は、（図１には示されていない）導電性接続層によって主基板１０に電気的且つ機械的に接続されてよい。そのような導電性接続層は、例えば、はんだ層、導電性接着剤層、又は焼結金属粉層（例えば、焼結銀粉層）であってよい。
図１の半導体基板１０の第２のメタライゼーション層１１２は、連続層である。第１のメタライゼーション層１１１は、図１に示された例では構造化層である。この文脈での「構造化層」は、第１のメタライゼーション層１１１が連続層ではなく、その層の様々なセクション同士の間に凹部を含むことを意味する。そのような凹部が図１に概略的に示されている。この例での第１のメタライゼーション層１１１は、異なる２つのセクションを含む。第１のメタライゼーション層１１１の同じセクション又は別々のセクションに、様々な半導体ボディ２０がマウントされてよい。第１のメタライゼーション層１１１には、半導体ボディ２０がマウントされていないセクションがあってもよい。第１のメタライゼーション層１１１の様々なセクションが、電気的接続を有しなくてよく、或いは１つ以上の他のセクションと電気的に接続されてよい。
基板１０は、パワー半導体モジュールを形成する為にハウジング４０内に配置されてよい。第１のメタライゼーション層１１１の様々なセクション、及び半導体ボディ２０、及び／又は他の任意の、第１のメタライゼーション層１１１上に配置されている素子及びコンポーネントを互いに電気的に接続すること、並びにハウジング４０の外側の外部コンポーネント（例えば、プリント回路基板）と電気的に接続することを促進する為に、パワー半導体モジュール装置は少なくとも１つの接点素子３０を含む。少なくとも１つの接点素子３０は、基板１０上に配置される。一般に、接点素子３０は、半導体ボディ２０と同じ面（ここでは第１のメタライゼーション層１１１の第１の面）に配置される。接点素子３０は、例えば、ピン又はワイヤであってよい。接点素子３０は、金属又は金属合金で構成されてよく、又はこれらを含んでよい。例えば、接点素子３０は、銅で構成されてよく、又は銅を含んでよい。接点素子３０は、接続素子３２によって基板１０に接続される。接続素子３２は、基板１０上に配置され、特に、第１のメタライゼーション層１１１の第１の面に配置される。
接続素子３２は、一般に、例えば、はんだ層を含んでよい。例えば、接点素子３０は基板１０に直接はんだ付けされてよい。しかしながら、これは一例に過ぎない。図１に示されるように、接続素子３２はスリーブ又はリベットを含んでもよい。接続素子３２は、例えば、基板１０にはんだ付け、溶接、又は接着されてよい。接続素子３２は、接点素子３０を基板１０に取り付けて電気的に接続するように構成されてよい。接続素子３２は、接点素子３０の第１の端部をぴったり覆って包み込むように構成された管状部分（例えば、中空ブッシングなど）を含んでよい。即ち、接点素子３０の第１の端部が接続素子３２に挿入されてよい。
接続素子３２と接点素子３０の第１の端部は、例えば、圧入接続を形成してよい。従って、接点素子３０は、例えば、圧入ピンを含んでよく、或いは圧入ピンであってよい。接続素子３２は、圧入ピンに対するしかるべき相手側部品を含んでよい。圧入ピンは、相手側部品に接続されない間は、相手側部品より幅が広い。圧入ピンの幅は、半導体基板１０の上面に平行な方向の幅である。半導体基板１０の上面は、接続素子３２がマウントされている面（例えば、第１のメタライゼーション層１１１の第１の面）である。圧入ピンは、圧入過程の途中では、相手側部品の中に押し込まれる。この結果、圧入ピンは塑性変形する。相手側部品に挿入されると、圧入ピンの幅は狭まる。一般には、わずかな挿入力で強い保持力が得られる。圧入ピンと相手側部品は、圧入ピンの挿入後には互いに強固に取り付けられている。圧入ピンの幅が狭まることで、圧入ピンの圧縮を相殺する力が発生する。従って、接点素子３０は、接続素子３２から抜けにくいことが可能である。接点素子３０を基板１０から引き離そうとする、第１のメタライゼーション層１１１の第１の面に垂直な方向の力に抗して、接点素子３０を接続素子３２内により強固に固定する為に、接点素子３０は、単純な丸い断面ではなく、矩形、多角形、又は他の適切な断面を有してよい。更に、接点素子３０は、接点素子３０を接続素子３２内に更に固定するように構成されたフランジ（図示せず）を接点素子３０の第１の端部に含んでよい。接点素子３０と接続素子３２との間は、他の任意の適切な接続も可能である。
接点素子３０は、基板１０から突き出ており、接続素子３２からハウジング４０の内部を通り抜けて突き出ており、ハウジング４０のカバーの開口を通り抜けて突き出ており、それによって、接点素子３０の第２の端部がハウジング４０の外側に突き出ている。このようにして、接点素子３０は、ハウジング４０の外部から接触されることが可能である。
例えば、接点素子３０の第２の端部は、プリント回路基板５０に接続されてよい。プリント回路基板５０は開口５１を含んでよく、接点素子３０は、プリント回路基板５０の開口５１に挿入されてよい。プリント回路基板５０は導電トラック（図示せず）を含んでよく、接点素子３０は、１つ以上の導電トラックによって１つ以上の他の接点素子３０と電気的に結合されてよい。このようにして、第１のメタライゼーション層１１１の様々なセクション同士の間、様々な半導体ボディ２０同士の間、及び／又は他の任意の、基板１０上に配置されたコンポーネント同士の間で電気的接続が与えられてよい。接点素子３０はプリント回路基板５０にはんだ付けされてよく、これは、例えば、永続的且つ堅牢な接続を与える為に行われてよい。
パワー半導体モジュール装置は、通常、プレハブ方式で製造される。一方、プリント回路基板５０は、一般に、カスタマ固有であり、後の段階でパワー半導体モジュール装置に取り付けられる。プリント回路基板５０は、半導体の配置と、特に接点素子３０の位置とが一致する必要がある。具体的には、接点素子３０が開口５１に容易に挿入されることが可能なように、プリント回路基板５０の開口５１の位置が接点素子３０の位置と一致する必要がある。しかしながら、通常は、接続素子３２及び接点素子３０を基板１０にマウントする際に幾らかの公差が発生する。更に、プリント回路基板５０に開口５１を形成する際に幾らかの公差が発生する。接点素子３０が突き出る開口をハウジング４０のカバーに形成する際にも更なる公差が発生する。これらの公差の範囲は、例えば、最大で数百μｍにも及びうる。即ち、接点素子３０の第２の端部とハウジング４０の開口との位置合わせが正確に行われないおそれがあり、更にはプリント回路基板の開口５１とも位置合わせが正確に行われないおそれがある。そこで、接点素子３０は、一般に、ある程度曲がることが可能であり、これによって、接点素子３０が開口５１と多少ずれている場合でも開口５１に挿入されることが可能である。その為、接点素子３０の第２の端部が曲がってプリント回路基板５０の開口５１に挿入されると、接点素子３０にかなり大きな力Ｆがかかりうる。これは、図１において太い矢印で例示的に示されている。
このような力Ｆは、接点素子３０の機械的安定性に影響を及ぼす可能性がある。例えば、接点素子３０と接続素子３２との間の電気的接続、或いは、接点素子３０とプリント回路基板５０との間の電気的接続は、大きな力に耐えなければならない場合があり、且つ、時間とともに損傷する可能性がある。このことは、パワー半導体モジュール装置の動作に影響を及ぼす可能性がある。接点素子３０は、互いに一定の距離を置いて配列される。例えば、隣り合う２つの接点素子３０の間の距離は、パッケージが小さい場合には５ｃｍ未満であってよい。パッケージが大きい場合には、隣り合う２つの接点素子３０の間の距離は、５ｃｍ以上であってよい。一般に、そのような装置の機械的ロバストネスは、パワー半導体モジュール装置の寸法が大きくなるほど、且つ、隣り合う２つの接点素子３０の間の距離が長くなるほど、悪化する。
本発明は、そのようなパワー半導体モジュール装置の機械的ロバストネスを高めることを目的としており、横方向熱サイクルに対するパワー半導体モジュール装置のロバストネスを更に高めることが可能である。
図２を参照すると、このパワー半導体モジュール装置は、図１を参照して上述された装置にほぼ対応する。しかしながら、図２に概略的に示されるように、ハウジング４０は、少なくとも一部に硬質カプセル封じ６０が充填されている。硬質カプセル封じ６０は、基板１０に隣接して配置されている。即ち、硬質カプセル封じ６０は、第１のメタライゼーション層１１１のうちの、接続素子３２、半導体ボディ２０、又は他の任意の、第１のメタライゼーション層１１１上に配置されているコンポーネントで覆われていない部分を覆う。硬質カプセル封じ６０は更に、基板１０上に配置されている、その１つ以上の半導体ボディ２０及び接続素子３２を覆ってよい。硬質カプセル封じ６０は更に、接点素子３０の少なくとも一部を取り囲んでよい。
硬質カプセル封じ６０は硬質樹脂を含んでよい。例えば、硬質カプセル封じ６０は、硬度が少なくとも４０ショアＡ、少なくとも６０ショアＡ、又は少なくとも５０ショアＤであってよい。しかしながら、これらは一例に過ぎない。硬質カプセル封じ６０は、硬質カプセル封じ６０の中に少なくとも部分的に埋め込まれている接点素子３０に十分な機械的安定性を与えることが可能な任意の硬度であってよい。
図３は、ショア００スケール、ショアＡスケール、及びショアＢスケールを、特定の硬度を有する材料の幾つかの例とともに例示的に示す。ショア００スケールは、低硬度の材料を規定する為に用いられてよい。ショア００スケールは、例えば、「ゴム状の」ゼリーキャンデーのような非常に軟らかい材料から始まる。ショア００の最高値１００は、例えば、タイヤドレッドのような中硬度の材料に相当する。ショアＡスケールは中硬度の材料に用いられ、最初の０ショアＡは比較的軟らかい材料に相当する。２０ショアＡは、例えば、輪ゴムのような軟らかい材料に相当する。スケールの最後の値である１００ショアＡは、例えば、ショッピングカートの車輪のような比較的硬い材料に相当する。ショアＢスケールは、中硬度から高硬度の材料に用いられる。値１０ショアＢは、例えば、タイヤトレッドのような中硬度の材料に相当し、値８０ショアＢは、例えば、ヘルメットのような高硬度の材料に相当する。
様々なスケールの更なる例を、図４に例示的に示す。図４もショアＡスケールを例示的に示しており、これは、例えば、輪ゴムのような軟らかい材料から、ショッピングカートの車輪やゴルフボールのような硬い材料まで及んでいる。ショアＡスケールは、ほとんどのゴム及びポリウレタンをほぼカバーする。図４は更にショアＤスケールを示しており、これは、ある程度ショアＡスケールと重なっている。ショアＤスケールは、ゴム及びポリウレタンの一部をカバーしており、同時に、既知のプラスチック（例えば、テフロン、ポリプロピレン、ポリスチレン等）の一部をカバーしている。ほとんどのプラスチックは、概ねゴム及びポリウレタンより硬く、ロックウェルＲスケールでカバーされている。ただし、図４に示されている材料は一例に過ぎない。
硬質カプセル封じ６０に使用される材料は、接点素子３０に十分な機械的安定性を与えることに適した硬度を有する任意の材料から接点されてよい。例えば、硬質カプセル封じ６０は、例えば、ショアＡ値が４０以上、又はショアＡ値が６０以上であるゴム又はポリウレタンを含んでよい。硬質カプセル封じ６０は、例えば、ショアＤ値が５０以上であるポリウレタン又はプラスチックを含んでもよい。一般に、低硬度の軟質樹脂は、接点素子３０に必要な機械的安定性を与えることができない。硬質カプセル封じ６０は、十分な安定性を与えるだけの硬度を有する、適切なゴム、ポリウレタン、及びプラスチックの任意の組み合わせを含んでもよい。
硬質カプセル封じ６０は、第１の材料に加えて、更に充填材（図示せず）を含んでよい。例えば、充填材は、硬質カプセル封じ６０の第１の材料の中に均一に分布する粒子を含んでよい。充填材は、例えば、Ａｌ２Ｏ３又はＳｉＯ２のようなセラミック材料を含んでよい。或いは、充填材は、例えば、不活性多孔質プラスチックボディを含んでよい。充填材は、硬質カプセル封じ６０の、従って、パワー半導体モジュールの機械的安定性を更に高めることが可能である。
硬質カプセル封じ６０は、安定性を与えることが可能なだけでなく、例えば、腐食性ガスに対する障壁を更に与えることも可能である。上述の各コンポーネント、例えば、半導体ボディ２０、接続素子３２、はんだ層、第１のメタライゼーション層１１１、並びに他の、ハウジング４０内にある半導体装置のコンポーネントは、腐食性ガスに接触すると腐食する可能性がある。腐食性ガスは、例えば、硫黄又は硫黄含有化合物を含んでよい。パワー半導体モジュール装置の周辺領域にある腐食性ガスは、ハウジング４０の内部に浸透する可能性がある。パワー半導体モジュール装置に使用されるハウジングは、通常、突出するガスに対して完全には保護されていない。更に、腐食性ガスは、例えば、ハウジング４０が何らかの理由で開けられたとき、又はハウジング４０が閉じられる前に、ハウジング４０内に入る可能性がある。ハウジング４０内では、腐食性ガスは、例えば、ハウジング４０内に存在する湿気と結びついて酸又は溶液を形成する可能性がある。腐食性ガスは、湿気と接触すると、イオン（例えば、アルカリイオン、アルカリ土類イオン、又はハロゲンイオン）を形成する場合がある。腐食性ガス、又はその結果としての溶液又はイオンは、ハウジング４０内にある一部又は全てのコンポーネントの腐食を引き起こす可能性がある。腐食の過程では、コンポーネントの金属成分が酸化されてそれぞれの硫化物になる可能性がある。この硫化物形成は、コンポーネントの電気的特性を変質させる可能性があり、或いは、新たな導電接続の形成を引き起こして、パワー半導体モジュール装置内で短絡を引き起こす可能性がある。
腐食性ガスの例として、硫化水素（Ｈ２Ｓ）、硫化カルボニル（ＯＣＳ）、又は気体硫黄（Ｓ８）がある。一般に、硫黄が固体材料又は液体の成分としてハウジング４０内に入る可能性もありうる。
１つ以上の金属を含むコンポーネント、例えば、銅を含むコンポーネント（例えば、第１のメタライゼーション層１１１、接続素子３２、接点素子３０、チップパッドメタライゼーション）、銀を含むコンポーネント（例えば、第１のメタライゼーション層１１１、接続素子３２、接点素子３０、焼結層、チップパッドメタライゼーション）、或いは鉛を含むコンポーネント（例えば、有鉛はんだを含むはんだ層）が、腐食に対して特に敏感である場合がある。例えば、アルミニウムなどの他の金属が、表面領域を覆う薄い酸化物層を有する場合があり、これは、腐食性ガスに対する、少なくともある程度の保護になる可能性がある。
図５は、様々なポリマーの酸素透過係数を例示的に示す。酸素透過係数又は酸素透過率（ＯＴＲ）は、一定期間にわたって物質又は材料を通り抜ける酸素ガスの量の尺度である。これは、酸素の輸送方式が拡散である非多孔質材料の場合には、ほぼ決まっている。酸素透過係数は、通常、ハウジング４０内に入りうる腐食性ガスの量の指標でもある。酸素が透過しにくい材料は、通常、他のガスも透過しにくい。図５に示された図は、シリコーンゴム、天然ゴム、低密度ポリエチレン（ＬＤＰＥ）、ポリスチレン（ＰＳ）、ポリプロピレン（ＰＰ）、ポリカーボネート（ＰＣ）、ポリビニルアセテート（ＰＶＡｃ）、ポリエチレンテレフタレート（Ａ−ＰＥＴ）、ポリビニルクロリド、ポリ塩化ビニル（ＰＶＣ）、Ｎｙ６、ポリフッ化ビニル（ＰＶＦ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリアクリロニトリル（ＰＡＮ）、エチレンビニルアルコール（ＥＶＯＨ）、及びポリビニルアルコール（ＰＶＡ）の酸素透過係数を示している。
硬質カプセル封じ６０に使用される材料は、少なくともある程度の硬度を有する材料と、腐食性ガスに対する十分な障壁を与える材料の利点を組み合わせたものであってよい。例えば、硬質カプセル封じ６０の材料は、酸素透過係数が１０−１０より小さくてよく、或いは、１０−１２より小さくてよい。
図６Ａを参照すると、硬質カプセル封じ６０は、基板１０上に層を形成してよい。基板１０上に配置される任意の半導体ボディ２０又は他のコンポーネントは、基板１０と硬質カプセル封じ６０との間に配置されてよい。接点素子３０は、基板１０とハウジング４０のカバーとの間で、第１の長さｘ１、即ち、第１のメタライゼーション層１１１の第１の面に垂直な方向に長さｘ１を有してよい。接点素子３０の一部がハウジング４０から突き出る為、接点素子３０の全長は第１の長さｘ１より長い。硬質カプセル封じ６０の層は、第１のメタライゼーション層１１１の第１の面に垂直な方向に厚さｘ２を有してよい。硬質カプセル封じ６０の厚さｘ２は、接点素子３０の第１の長さｘ１の２０％から８０％であってよい。即ち、硬質カプセル封じ６０は、接点素子３０のうちの、ハウジング４０の中に配置されている部分の２０〜８０％を覆うことが可能である。しかしながら、これは一例に過ぎない。別の例によれば、硬質カプセル封じ６０の厚さｘ２は、接点素子３０の第１の長さｘ１の４０％から６０％である。
硬質カプセル封じ６０は、基板１０及び半導体ボディ２０と反対側の表面が実質的に均一であってよい。このことを、図２及び６Ａで概略的に示している。図６Ｂに概略的に示されるように、硬質カプセル封じ６０の表面が不均一である可能性もありうる。例えば、接点素子３０を取り巻く領域では、図６Ａに関して上述されたように、硬質カプセル封じ６０は第１の厚さｘ２を有してよい。他の領域では、硬質カプセル封じ６０は、第１の厚さｘ２より薄い第２の厚さｘ３を有してよい。例えば、硬質カプセル封じ６０は、各接点素子３０を中心とする第１の半径ｒの領域が第１の厚さｘ２であってよい。第１の半径ｒは、例えば、最大１ｍｍ、最大２ｍｍ、最大５ｍｍ、又は最大１ｃｍであってよい。接点素子３０を中心とするこの半径ｒの領域の外側の領域では、硬質カプセル封じ６０は、第１の厚さｘ２より薄い第２の厚さｘ３を有してよい。このようにして、硬質カプセル封じ６０の形成に必要な材料を少なくしながら、接点素子３０の機械的安定性を確保することが可能である。第２の厚さｘ３は、例えば、接点素子３０の第１の長さｘ１の１０％から６０％、又は２０％から４０％であってよい。しかしながら、第２の厚さｘ３は、半導体ボディ２０の厚さ、並びに基板１０にマウントされている他の任意のコンポーネントの厚さに依存する。硬質カプセル封じ６０は、最低限、基板１０にマウントされる全てのコンポーネントを完全に覆わなければならない。
図７Ａ〜７Ｃを参照すると、パワー半導体モジュール装置の製造方法の一例が示されている。図７Ａを参照すると、ハウジングは壁４２を含んでよい。半導体装置が配置された基板１０は、ハウジングの壁４２の内側に配置されてよい。この段階ではカバーが与えられておらず、ハウジング上部が開放されている為、壁４２と基板１０とで形成される容積空間にカプセル封じ材料６２が充填されてよい。カプセル封じ材料６２の稠度は、液状稠度、粘性稠度、又はゲル状稠度であってよい。カプセル封じ材料６２がハウジング内に充填された後に硬化処理が行われてよい（図７Ｂ）。この硬化処理中に、一部又は全ての液体がカプセル封じ材料６２から除去されてよい。これによって、カプセル封じ材料６２は硬化されて、硬質カプセル封じ６０を形成する。次の工程が図７Ｃに概略的に示されており、そこでは、ハウジングがカバー４４で閉じられてよい。カバー４４は、上述のように、接点素子３０が突き出る為の開口を含んでよい。
図８Ａ〜８Ｃを参照すると、パワー半導体モジュール装置の製造方法の別の例が示されている。図８Ａを参照すると、ハウジング４０は壁及びカバーを含み、カバーは、カプセル封じ材料６２がそこからハウジング４０内に挿入される為の更なる開口を少なくとも１つ含む。この更なる開口からは接点素子３０は突き出ない。半導体装置が配置された基板１０は、ハウジング４０内に配置されてよい。ハウジング４０と基板１０とで形成される容積空間にカプセル封じ材料６２が充填されてよい。カプセル封じ材料６２の稠度は、液状稠度、粘性稠度、又はゲル状稠度であってよい。カプセル封じ材料６２がハウジング４０内に充填された後に硬化処理が行われてよい（図８Ｂ）。この硬化処理中に、一部又は全ての液体がカプセル封じ材料６２から除去されてよい。これによって、カプセル封じ材料６２は硬化されて、硬質カプセル封じ６０を形成する。次の工程が図８Ｃに概略的に示されており、そこでは、ハウジング４０の開口が閉じられてよい。ハウジング４０は、上述のように、接点素子３０が突き出る為の開口を含んでよい。
図７及び８は、表面が均一な硬質カプセル封じ６０を形成する為の例示的方向を示している。図６Ｂに関して上述されたように、表面が不均一な硬質カプセル封じ６０を形成する場合には、カプセル封じ材料６２の充填前に内枠（図示せず）が基板１０上に配置されてよい（ハニカム原理）。例えば、各接点素子３０から第１の距離のところに内枠が配置されてよく、第１の距離は、第１の厚さｘ２を有する領域の半径ｒに等しい。このようにして、様々なセクションが形成されてよく、その様々なセクションのそれぞれに、カプセル封じ材料６２が様々な高さｘ２、ｘ３で充填されてよい。様々な領域に様々な高さｘ２、ｘ３の硬質カプセル封じ６０を形成することの別の可能性は、カプセル封じ材料６２の充填前に変位ボディ（図示せず）を挿入することである。しかしながら、様々な高さｘ２、ｘ３を有する硬質カプセル封じ６０は、他の任意の適切な方法で形成されてよい。
また、本願は以下に記載する態様を含む。
（態様１）
側壁及びカバーを含むハウジング（４０）と、
前記ハウジング（４０）内に配置された基板（１０）であって、前記基板（１０）は、誘電絶縁層（１１）と、前記誘電絶縁層（１１）の第１の側に配置された第１のメタライゼーション層（１１１）と、前記誘電絶縁層（１１）の第２の側に配置された第２のメタライゼーション層（１１２）と、を含み、前記誘電絶縁層（１１）は、前記第１のメタライゼーション層（１１１）と前記第２のメタライゼーション層（１１２）との間に配置される、前記基板（１０）と、
前記第１のメタライゼーション層（１１１）の、前記誘電絶縁層（１１）と反対側の第１の面にマウントされた少なくとも１つの半導体ボディ（２０）と、
前記第１のメタライゼーション層（１１１）の前記第１の面に配置されて電気的に接続されている接続素子（３２）と、
前記接続素子（３２）に挿入されて電気的に接続されている接点素子（３０）であって、前記接点素子（３０）は、前記接続素子（３２）から、前記ハウジング（４０）の内部を通り抜け、前記ハウジング（４０）の前記カバーにある開口を通り抜け、前記ハウジング（４０）の外側へ、前記第１の面に垂直な方向に延びる、前記接点素子（３０）と、
前記第１のメタライゼーション層（１１１）に隣接して配置され、前記ハウジング（４０）の内部の少なくとも一部に充填される硬質カプセル封じ（６０）と、
を含むパワー半導体モジュール装置。
（態様２）
前記硬質カプセル封じ（６０）は、硬度が少なくとも４０ショアＡ、少なくとも６０ショアＡ、又は少なくとも５０ショアＤである、態様１に記載のパワー半導体モジュール装置。
（態様３）
前記硬質カプセル封じ（６０）は、ゴム、ポリウレタン、及びプラスチックのうちの少なくとも１つを含む、態様１又は２に記載のパワー半導体モジュール装置。
（態様４）
前記接点素子（３０）は、前記基板（１０）と前記ハウジング（４０）の前記カバーとの間で、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の長さ（ｘ１）を有し、
前記硬質カプセル封じ（６０）は、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の厚さ（ｘ２）を有し、
前記硬質カプセル封じ（６０）の前記第１の厚さ（ｘ２）は、前記接点素子（３０）の前記第１の長さ（ｘ１）の２０％から８０％、又は前記接点素子（３０）の前記第１の長さ（ｘ１）の４０％から６０％である、
態様１〜３のいずれか一項に記載のパワー半導体モジュール装置。
（態様５）
前記接点素子（３０）は、前記基板（１０）と前記ハウジング（４０）の前記カバーとの間で、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の長さ（ｘ１）を有し、
前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする半径（ｒ）以内の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の厚さ（ｘ２）を有し、
前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする前記半径（ｒ）の領域の外側の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第２の厚さ（ｘ３）を有し、
前記第１の厚さ（ｘ２）は前記第２の厚さ（ｘ３）より厚い、
態様１〜３のいずれか一項に記載のパワー半導体モジュール装置。
（態様６）
前記硬質カプセル封じ（６０）の前記第１の厚さ（ｘ２）は、前記接点素子（３０）の前記第１の長さ（ｘ１）の２０％から８０％、又は前記接点素子（３０）の前記第１の長さ（ｘ１）の４０％から６０％であり、
前記硬質カプセル封じ（６０）の前記第２の厚さ（ｘ３）は、前記接点素子（３０）の前記第１の長さ（ｘ１）の１０％から６０％、又は２０％から４０％である、
態様５に記載のパワー半導体モジュール装置。
（態様７）
前記硬質カプセル封じ（６０）は、腐食性ガスに対する障壁を与えるように構成されている、態様１〜６のいずれか一項に記載のパワー半導体モジュール装置。
（態様８）
前記硬質カプセル封じ（６０）は、酸素透過係数が１０ −１０ 未満、又は１０ −１２ 未満である、態様７に記載のパワー半導体モジュール装置。
（態様９）
前記硬質カプセル封じ（６０）は、前記硬質カプセル封じ（６０）の中に均一に分布する充填材を含む、態様１〜８のいずれか一項に記載のパワー半導体モジュール装置。
（態様１０）
前記充填材は、Ａｌ ２ Ｏ ３ 、ＳｉＯ ２ 、及び不活性多孔質プラスチックボディのうちの少なくとも１つを含む、態様９に記載のパワー半導体モジュール装置。
（態様１１）
前記接続素子（３２）は、前記接点素子（３０）の第１の端部をぴったり覆って包み込むように構成された管状部分を含む、態様１〜１０のいずれか一項に記載のパワー半導体モジュール装置。
（態様１２）
前記接点素子（３０）は、その第１の端部に圧入ピンを含み、
前記接続素子（３２）は、前記接点素子（３０）の前記圧入ピンに対応する相手側部品を含み、
前記接点素子（３０）の前記第１の端部と前記接続素子（３２）は、前記接点素子（３０）が前記接続素子（３２）に挿入された場合に圧入接続を形成する、
態様１１に記載のパワー半導体モジュール装置。
（態様１３）
パワー半導体モジュール装置の製造方法であって、前記パワー半導体モジュール装置は、基板（１０）と、少なくとも１つの半導体ボディ（２０）と、接続素子（３２）と、接点素子（３０）とを含み、前記基板（１０）は、誘電絶縁層（１１）と、前記誘電絶縁層（１１）の第１の側に配置された第１のメタライゼーション層（１１１）と、前記誘電絶縁層（１１）の第２の側に配置された第２のメタライゼーション層（１１２）と、を含み、前記誘電絶縁層（１１）は、前記第１のメタライゼーション層（１１１）と前記第２のメタライゼーション層（１１２）との間に配置され、前記少なくとも１つの半導体ボディ（２０）は、前記第１のメタライゼーション層（１１１）の、前記誘電絶縁層（１１）と反対側の第１の面にマウントされ、前記接続素子（３２）は、前記第１のメタライゼーション層（１１１）の前記第１の面に配置されて電気的に接続され、前記接点素子（３０）は、前記接続素子（３２）に挿入されて電気的に接続されているものであり、
壁（４２）を含むハウジング（４０）の中に前記基板（１０）を配置するステップと、
前記ハウジング（４０）の前記壁（４２）と前記基板（１０）とで形成される容量空間の少なくとも一部にカプセル封じ材料（６２）を充填するステップと、
前記カプセル封じ材料（６２）を硬化させて硬質カプセル封じ（６０）を形成するステップと、
前記ハウジング（４０）を閉じるステップであって、前記接点素子（３０）は、前記接続素子（３２）から、前記ハウジング（４０）の内部を通り抜け、前記ハウジング（４０）のカバーにある開口を通り抜け、前記ハウジング（４０）の外側へ、前記第１の面に垂直な方向に延びる、前記閉じるステップと、
を含む方法。
（態様１４）
前記カプセル封じ材料（６２）は、液体を含み、稠度が液状稠度、粘性稠度、又はゲル状稠度であり、前記カプセル封じ材料（６２）を硬化させるステップは、前記液体の一部又は全てを前記カプセル封じ材料（６２）から除去することを含む、態様１３に記載の方法。
（態様１５）
前記ハウジング（４０）を閉じるステップは、
前記ハウジングをカバー（４４）で閉じること、又は、
前記ハウジング（４０）のカバーにある開口を閉じること
を含む、
態様１３又は１４に記載の方法。
１０ 基板
１１ 誘電絶縁層
１１１ 第１のメタライゼーション層
１１２ 第２のメタライゼーション層
２０ 半導体ボディ
３０ 接点素子
３２ 接続素子
４０ ハウジング
４２ 壁
４４ カバー
５０ プリント回路基板
５１ 開口
６０ 硬質カプセル封じ
６２ カプセル封じ材料

Claims (13)

  1. 側壁及びカバーを含むハウジング（４０）と、
    前記ハウジング（４０）内に配置された基板（１０）であって、前記基板（１０）は、誘電絶縁層（１１）と、前記誘電絶縁層（１１）の第１の側に配置された第１のメタライゼーション層（１１１）と、前記誘電絶縁層（１１）の第２の側に配置された第２のメタライゼーション層（１１２）と、を含み、前記誘電絶縁層（１１）は、前記第１のメタライゼーション層（１１１）と前記第２のメタライゼーション層（１１２）との間に配置される、前記基板（１０）と、
    前記第１のメタライゼーション層（１１１）の、前記誘電絶縁層（１１）と反対側の第１の面にマウントされた少なくとも１つの半導体ボディ（２０）と、
    前記第１のメタライゼーション層（１１１）の前記第１の面に配置されて電気的に接続されている接続素子（３２）と、
    前記接続素子（３２）に挿入されて電気的に接続されている接点素子（３０）であって、前記接点素子（３０）は、前記接続素子（３２）から、前記ハウジング（４０）の内部を通り抜け、前記ハウジング（４０）の前記カバーにある開口を通り抜け、前記ハウジング（４０）の外側へ、前記第１の面に垂直な方向に延びる、前記接点素子（３０）と、
    前記第１のメタライゼーション層（１１１）に隣接して配置され、前記ハウジング（４０）の内部の少なくとも一部に充填される硬質カプセル封じ（６０）と、
    を含み、
    前記接点素子（３０）は、前記基板（１０）と前記ハウジング（４０）の前記カバーとの間で、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の長さ（ｘ１）を有し、
    前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする半径（ｒ）以内の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の厚さ（ｘ２）を有し、
    前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする前記半径（ｒ）の領域の外側の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第２の厚さ（ｘ３）を有し、
    前記第１の厚さ（ｘ２）は前記第２の厚さ（ｘ３）より厚い、パワー半導体モジュール装置。
  2. 前記硬質カプセル封じ（６０）は、硬度が少なくとも４０ショアＡ、少なくとも６０ショアＡ、又は少なくとも５０ショアＤである、請求項１に記載のパワー半導体モジュール装置。
  3. 前記硬質カプセル封じ（６０）は、ゴム、ポリウレタン、及びプラスチックのうちの少なくとも１つを含む、請求項１又は２に記載のパワー半導体モジュール装置。
  4. 前記硬質カプセル封じ（６０）の前記第１の厚さ（ｘ２）は、前記接点素子（３０）の前記第１の長さ（ｘ１）の２０％から８０％、又は前記接点素子（３０）の前記第１の長さ（ｘ１）の４０％から６０％であり、
    前記硬質カプセル封じ（６０）の前記第２の厚さ（ｘ３）は、前記接点素子（３０）の前記第１の長さ（ｘ１）の１０％から６０％、又は２０％から４０％である、
    請求項１に記載のパワー半導体モジュール装置。
  5. 前記硬質カプセル封じ（６０）は、腐食性ガスに対する障壁を与えるように構成されている、請求項１から４のいずれか一項に記載のパワー半導体モジュール装置。
  6. 前記硬質カプセル封じ（６０）は、酸素透過係数が１０−１０未満、又は１０−１２未満である、請求項５に記載のパワー半導体モジュール装置。
  7. 前記硬質カプセル封じ（６０）は、前記硬質カプセル封じ（６０）の中に均一に分布する充填材を含む、請求項１から６のいずれか一項に記載のパワー半導体モジュール装置。
  8. 前記充填材は、Ａｌ２Ｏ３、ＳｉＯ２、及び不活性多孔質プラスチックボディのうちの少なくとも１つを含む、請求項７に記載のパワー半導体モジュール装置。
  9. 前記接続素子（３２）は、前記接点素子（３０）の第１の端部をぴったり覆って包み込むように構成された管状部分を含む、請求項１から８のいずれか一項に記載のパワー半導体モジュール装置。
  10. 前記接点素子（３０）は、その第１の端部に圧入ピンを含み、
    前記接続素子（３２）は、前記接点素子（３０）の前記圧入ピンに対応する相手側部品を含み、
    前記接点素子（３０）の前記第１の端部と前記接続素子（３２）は、前記接点素子（３０）が前記接続素子（３２）に挿入された場合に圧入接続を形成する、
    請求項９に記載のパワー半導体モジュール装置。
  11. パワー半導体モジュール装置の製造方法であって、前記パワー半導体モジュール装置は、基板（１０）と、少なくとも１つの半導体ボディ（２０）と、接続素子（３２）と、接点素子（３０）とを含み、前記基板（１０）は、誘電絶縁層（１１）と、前記誘電絶縁層（１１）の第１の側に配置された第１のメタライゼーション層（１１１）と、前記誘電絶縁層（１１）の第２の側に配置された第２のメタライゼーション層（１１２）と、を含み、前記誘電絶縁層（１１）は、前記第１のメタライゼーション層（１１１）と前記第２のメタライゼーション層（１１２）との間に配置され、前記少なくとも１つの半導体ボディ（２０）は、前記第１のメタライゼーション層（１１１）の、前記誘電絶縁層（１１）と反対側の第１の面にマウントされ、前記接続素子（３２）は、前記第１のメタライゼーション層（１１１）の前記第１の面に配置されて電気的に接続され、前記接点素子（３０）は、前記接続素子（３２）に挿入されて電気的に接続されているものであり、
    壁（４２）を含むハウジング（４０）の中に前記基板（１０）を配置するステップと、
    前記ハウジング（４０）の前記壁（４２）と前記基板（１０）とで形成される容量空間の少なくとも一部にカプセル封じ材料（６２）を充填するステップと、
    前記カプセル封じ材料（６２）を硬化させて硬質カプセル封じ（６０）を形成するステップと、
    前記ハウジング（４０）を閉じるステップであって、前記接点素子（３０）は、前記接続素子（３２）から、前記ハウジング（４０）の内部を通り抜け、前記ハウジング（４０）のカバーにある開口を通り抜け、前記ハウジング（４０）の外側へ、前記第１の面に垂直な方向に延びる、前記閉じるステップと、
    を含み、
    前記接点素子（３０）は、前記基板（１０）と前記ハウジング（４０）の前記カバーとの間で、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の長さ（ｘ１）を有し、
    前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする半径（ｒ）以内の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第１の厚さ（ｘ２）を有し、
    前記硬質カプセル封じ（６０）は、前記接点素子（３０）を中心とする前記半径（ｒ）の領域の外側の領域において、前記第１のメタライゼーション層（１１１）の前記第１の面に垂直な方向に第２の厚さ（ｘ３）を有し、
    前記第１の厚さ（ｘ２）は前記第２の厚さ（ｘ３）より厚い、方法。
  12. 前記カプセル封じ材料（６２）は、液体を含み、稠度が液状稠度、粘性稠度、又はゲル状稠度であり、前記カプセル封じ材料（６２）を硬化させるステップは、前記液体の一部又は全てを前記カプセル封じ材料（６２）から除去することを含む、請求項１１に記載の方法。
  13. 前記ハウジング（４０）を閉じるステップは、
    前記ハウジングをカバー（４４）で閉じること、又は、
    前記ハウジング（４０）のカバーにある開口を閉じること
    を含む、
    請求項１１又は１２に記載の方法。
JP2019012161A 2018-01-30 2019-01-28 パワー半導体モジュール装置及びその製造方法 Active JP6797951B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP18154008.9A EP3518278A1 (en) 2018-01-30 2018-01-30 Power semiconductor module and method for producing the same
EP18154008.9 2018-01-30

Publications (2)

Publication Number Publication Date
JP2019153782A JP2019153782A (ja) 2019-09-12
JP6797951B2 true JP6797951B2 (ja) 2020-12-09

Family

ID=61132012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019012161A Active JP6797951B2 (ja) 2018-01-30 2019-01-28 パワー半導体モジュール装置及びその製造方法

Country Status (4)

Country Link
US (2) US11081414B2 (ja)
EP (2) EP3518278A1 (ja)
JP (1) JP6797951B2 (ja)
CN (1) CN110098159A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7221930B2 (ja) * 2017-07-12 2023-02-14 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト パワー半導体モジュール
EP3772750A1 (en) * 2019-08-07 2021-02-10 Infineon Technologies AG Semiconductor module arrangement
EP3806138B1 (en) * 2019-10-09 2022-11-30 Infineon Technologies AG Transport system
EP3885467A1 (en) * 2020-03-24 2021-09-29 Infineon Technologies AG Semiconductor substrate arrangement
US11404336B2 (en) * 2020-06-29 2022-08-02 Infineon Technologies Austria Ag Power module with metal substrate

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065742A (ja) 1992-06-22 1994-01-14 Mitsubishi Electric Corp 半導体装置、その封止に用いられる樹脂および半導体装置の製造方法
US5417235A (en) * 1993-07-28 1995-05-23 Regents Of The University Of Michigan Integrated microvalve structures with monolithic microflow controller
EP0962974B1 (en) 1998-05-28 2005-01-26 Hitachi, Ltd. Semiconductor device
DE10008572B4 (de) 2000-02-24 2007-08-09 Infineon Technologies Ag Verbindungseinrichtung für Leistungshalbleitermodule
JP2002241581A (ja) * 2001-02-14 2002-08-28 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
JP2003068979A (ja) * 2001-08-28 2003-03-07 Hitachi Ltd 半導体装置
JP5098301B2 (ja) * 2006-11-10 2012-12-12 三菱電機株式会社 電力用半導体装置
JP4576448B2 (ja) * 2008-07-18 2010-11-10 三菱電機株式会社 電力用半導体装置
JP2010219385A (ja) * 2009-03-18 2010-09-30 Mitsubishi Electric Corp 半導体装置
JP5268786B2 (ja) * 2009-06-04 2013-08-21 三菱電機株式会社 半導体モジュール
US9299630B2 (en) * 2012-07-30 2016-03-29 General Electric Company Diffusion barrier for surface mount modules
IL223414A (en) * 2012-12-04 2017-07-31 Elta Systems Ltd Integrated electronic device and method for creating it
EP2936946A4 (en) * 2012-12-18 2016-08-17 Lanxess Butyl Pte Ltd ELECTRONIC DEVICES WITH BUTYL RUBBER
US9337152B2 (en) * 2013-03-15 2016-05-10 Nuvotronics, Inc Formulation for packaging an electronic device and assemblies made therefrom
JP6217101B2 (ja) * 2013-03-22 2017-10-25 富士電機株式会社 半導体装置の製造方法及び取り付け治具
JP6205824B2 (ja) * 2013-04-26 2017-10-04 富士電機株式会社 パワーモジュール
US20150001700A1 (en) * 2013-06-28 2015-01-01 Infineon Technologies Ag Power Modules with Parylene Coating
JP6203095B2 (ja) * 2014-03-20 2017-09-27 三菱電機株式会社 半導体装置
JP6481527B2 (ja) * 2015-06-25 2019-03-13 富士電機株式会社 半導体装置
CN106084833A (zh) * 2016-05-31 2016-11-09 刘雷 一种计算机用芯片封装材料及其制备方法
US10283447B1 (en) * 2017-10-26 2019-05-07 Infineon Technologies Ag Power semiconductor module with partially coated power terminals and method of manufacturing thereof
US10900412B2 (en) * 2018-05-31 2021-01-26 Borg Warner Inc. Electronics assembly having a heat sink and an electrical insulator directly bonded to the heat sink
US10768067B2 (en) * 2018-08-27 2020-09-08 Apple Inc. Lid with embedded water detection and heater
CN113631859A (zh) * 2019-03-26 2021-11-09 索尼集团公司 波长转换元件
EP3796575A1 (en) * 2019-09-17 2021-03-24 Infineon Technologies AG Optocoupler with side-emitting electromagnetic radiation source
EP3937227A1 (en) * 2020-07-09 2022-01-12 Infineon Technologies Austria AG A semiconductor device package comprising a thermal interface material with improved handling properties
US20220037080A1 (en) * 2020-07-29 2022-02-03 Cree Fayetteville, Inc. Shielding arrangements for transformer structures
US11404359B2 (en) * 2020-10-19 2022-08-02 Infineon Technologies Ag Leadframe package with isolation layer
US11626351B2 (en) * 2021-01-26 2023-04-11 Infineon Technologies Ag Semiconductor package with barrier to contain thermal interface material
US12021510B2 (en) * 2021-02-14 2024-06-25 Nominal Controls Inc. DC output solid state contactor assembly

Also Published As

Publication number Publication date
EP3518278A1 (en) 2019-07-31
US20210335682A1 (en) 2021-10-28
EP4401126A2 (en) 2024-07-17
JP2019153782A (ja) 2019-09-12
US20190237372A1 (en) 2019-08-01
US11557522B2 (en) 2023-01-17
CN110098159A (zh) 2019-08-06
US11081414B2 (en) 2021-08-03
EP4401126A3 (en) 2024-09-25

Similar Documents

Publication Publication Date Title
JP6797951B2 (ja) パワー半導体モジュール装置及びその製造方法
US7791177B2 (en) Electronic device
CN109935574B (zh) 半导体模块和用于生产半导体模块的方法
US11848213B2 (en) Semiconductor module having a layer that includes inorganic filler and a casting material
KR100765604B1 (ko) 회로 장치 및 그 제조 방법
EP3422399B1 (en) Method for producing a device for protecting a semiconductor module and semiconductor module comprising said device
CN105633023B (zh) 半导体装置
EP3460837A1 (en) A housing for a power semiconductor module, a power semiconductor module and a method for producing the same
TWI414028B (zh) 注射封膠系統及其方法
JP6167535B2 (ja) 半導体装置および半導体装置の製造方法
US7868430B2 (en) Semiconductor device
JP2000340718A (ja) 電力用半導体装置
JP7131436B2 (ja) 半導体装置及びその製造方法
US20220310536A1 (en) Housing, semiconductor module and methods for producing the same
US8106486B2 (en) Electronic apparatus with an electrical conductor in the form of a liquid and an electrical insulator with a light-curing property
JP2014187135A (ja) 半導体装置
CN113078121A (zh) 一种芯片封装和芯片封装的制造方法
EP3806142A1 (en) Semiconductor module and method for producing the same
KR100991226B1 (ko) 금속 캡을 구비하는 칩 패키지 조립체 및 그 제조 방법
CN113488338A (zh) 卷绕型电容器封装结构及其制作方法
TW202341365A (zh) 具有增強保護的堆疊式多晶片結構
CN116705747A (zh) 芯片封装结构和芯片封装方法
TWI400773B (zh) 具有至少部份封裝之電路裝置及其形成之方法
CN112786460A (zh) 芯片的封装方法及芯片封装模块
JP2006086349A (ja) 電子部品及び固体電解コンデンサ並びにその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201118

R150 Certificate of patent or registration of utility model

Ref document number: 6797951

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250