JP5268786B2 - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP5268786B2
JP5268786B2 JP2009134811A JP2009134811A JP5268786B2 JP 5268786 B2 JP5268786 B2 JP 5268786B2 JP 2009134811 A JP2009134811 A JP 2009134811A JP 2009134811 A JP2009134811 A JP 2009134811A JP 5268786 B2 JP5268786 B2 JP 5268786B2
Authority
JP
Japan
Prior art keywords
terminal
solder layer
circuit board
semiconductor module
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009134811A
Other languages
English (en)
Other versions
JP2010283107A (ja
Inventor
修三 荒谷
泰 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2009134811A priority Critical patent/JP5268786B2/ja
Publication of JP2010283107A publication Critical patent/JP2010283107A/ja
Application granted granted Critical
Publication of JP5268786B2 publication Critical patent/JP5268786B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、半導体モジュールに関し、特に、制御基板との間を線材ピンで接続するための端子を備えた半導体モジュールに関する。
パワー回路基板と制御基板を基板間接続ピンで接続した従来の電力用半導体装置では、例えば特許文献1に記載されているように、基板間接続ピンは、パワー回路基板上に半田付けされた端子と、その端子に挿入される円柱または角柱の直線状の線材ピンとにより構成されている。
このような基板間接続ピンを用いることにより、パワー回路基板から直接、制御基板に配線できるため、インサートケースが不要となり、材料コストの低減や半導体モジュールの小型化が可能となる。
また、パワー半導体素子表面に端子を直接搭載するため、パワー回路基板上のエミッタ、コレクタ、ゲートの接続は、パワー回路基板上での金属細線による配線ではなく制御基板上で行なうこととなり、パワー回路基板上での煩雑な配線引き回しが低減できる。
特許第3691402号公報
しかしながら、電力用の半導体装置は動作時に高温になるため、セラミックからなるパワー回路基板上に金属からなる端子を半田付けした場合、パワー回路基板と端子との熱膨張係数の違いにより半田層にクラックが生じるという問題があり、発明者らはこの原因について研究を重ねた。
ここで、パワー回路基板上への端子の半田付けは、パワー回路基板上に予め半田ペーストを印刷し、その上に端子を載置した後に加熱して半田ペーストを溶融させるリフロー半田法により行なわれる。このようなリフロー半田法では、半田ペーストが溶融すると、端子の自重により端子下部の半田が押し出されパワー回路基板と端子との間の半田層が薄くなる。このため、パワー回路基板と端子との熱膨張の差により生じる熱応力を十分に吸収できず、半田層にクラックが発生することがわかった。
そこで、本発明は、特にリフロー半田法を用いて端子を半田付けした場合でも、半田層の膜厚を一定以上確保し、熱応力を吸収してクラックの発生を防止できる電力用の半導体モジュールの提供を目的とする。
本発明は、表面に導電性パターンを有する回路基板と、回路基板の上に設けられた半導体素子と、回路基板の上および/または半導体素子の上に半田層で固定された端子と、側面と上面とを有し回路基板を覆うように載置されたケースとを含み、制御基板と接続するための線材ピンが、ケースの上面に設けられた孔を通って端子に接続され、制御基板からの信号で制御される半導体モジュールであって、端子は、線材ピンを挿入する筒状部と、筒状部の半田層側の端部が外方に張り出した拡張部とを含み、端子は、回路基板または半導体素子と拡張部とが接した状態で半田層により固定されたことを特徴とする半導体モジュールである。
以上のように、本発明にかかる半導体モジュールでは、リフロー半田法により端子を回路基板や半導体素子に半田付けする場合でも、通常のリフロー半田法に比べて半田層の膜厚のばらつきを小さくでき、また所定の膜厚を確保できる。例えば、半田層の膜厚を通常のリフロー半田法より厚くすることもできる。更に、半田層の横方向の拡がりも大きくなり、接合強度も向上する。
この結果、半導体モジュールの動作時に、発生した熱応力を半田層で緩和することができ、半田層のクラックを防止し信頼性の高い半導体モジュールを提供することができる。
本発明の実施の形態1にかかる電力用半導体装置の断面図である。 本発明の実施の形態1にかかる端子の拡大断面図である。 銅パターンの上に端子を半田層で固定する工程の拡大断面図である。 本発明の実施の形態2にかかる端子の拡大断面図である。 銅パターンの上に端子を半田層で固定する工程の拡大断面図である。 本発明の実施の形態2にかかる他の端子の拡大断面図である。 本発明の実施の形態3にかかる端子の拡大断面図である。 本発明の実施の形態4にかかる端子の斜視図である。 本発明の実施の形態4にかかる端子の拡大断面図である。 本発明の実施の形態5にかかる端子の拡大断面図である。 本発明の実施の形態5で使用する治具の斜視図である。 本発明の実施の形態5にかかる他の端子の拡大断面図である。 本発明の実施の形態5にかかる他の端子の拡大断面図である。
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
実施の形態1.
図1は、全体が100で表される、本発明の実施の形態1にかかる電力用の半導体装置の断面図であり、特に、半導体モジュール50と制御基板4の構成を示している。なお、図1では、パワー回路基板16に搭載されるパワー半導体素子13以外の部品や、制御基板4に搭載されるパワー半導体素子13を制御するための制御用IC等の部品は簡略化のために図示していない。
図1に示すように、半導体装置100は、半導体モジュール50と制御基板4を含む。半導体モジュール50は、パワー回路基板16とケース7から構成されている。パワー回路基板16の上には、銅パターン15が形成されており、その上部には、パワー半導体素子13や端子11が半田14を介して搭載されている。端子11は、パワー半導体素子13の表面上にも半田付けされている。パワー半導体素子13は、IGBT、パワーFET等からなる。
ケース7は、絶縁性を有するように、例えばプラスチックから形成される。ケース側面6とパワー回路基板16によって囲まれた空間には、絶縁のために、例えばシリコンゲール12が充填されている。ケース7と制御基板4は、例えばネジによって固定されている。
線材ピン1、2、3は、金属細線10のボンディング後に、パワー回路基板16上の銅パターン15やパワー半導体素子13上に半田付けされた端子11に挿入され、ケース上面5に設けられた孔9を通り、更に、制御基板4のスルーホール8に通されて半田付けされる。このとき、パワー回路基板16上のエミッタ、コレクタ、ゲートから制御基板4へ接続された線材ピン1、2、3は、制御基板4上で電気的に接続される。
図2aは、本実施の形態1にかかる半導体モジュール50に使用される、銅パターン15の上に半田層20で固定された端子11の拡大断面図である。端子11は円筒形状であり、例えばニッケルメッキされた銅などの金属からなる。内部には、例えば円柱形状の線材ピンが挿入される。
図2bは、銅パターン15の上に端子11を半田層20で固定する工程の断面図である。図2bに示すように、ペンチのようなクランプ機構のある治具25で端子11を挟み、銅パターン15と端子11との間隔を所定の距離に維持しながら、両者をリフロー半田法により半田付けする。この結果、半田が溶融しても端子11の受従により半田層が薄くならず、半田層20の膜厚を所定の膜厚にすることができる。
半田層20の膜厚は、治具25を用いずに通常のリフロー半田法で半田付けした場合より膜厚のばらつきを小さくできるとともに、所定の膜厚にすることが可能である。膜厚は、例えば50μm以上、300μm以下の範囲内となり、通常のリフロー半田法より厚くすることもできる。なお、半田ペーストを最終的な半田層20の膜厚に形成し、その上に端子11を載置した状態で治具25を用いて固定することが好ましい。
このように半田層20の膜厚を従来より厚くすることにより、銅パターン15の下のパワー回路基板(図示せず)と、端子11との間に、熱膨張係数の違いによる熱応力が発生した場合でも、半田層20が熱応力を吸収しクラックや割れの発生を防止できる。
次に、半田層20が熱応力を吸収しクラックの発生を防止するメカニズムについて、説明する。端子とパワー回路基板やパワー半導体素子のような異なる材料を接合すると、両者の間で熱膨張係数が異なるため、電力用半導体装置の動作により温度が上昇すると熱応力が発生する。
例えばパワー回路基板の表面に固着された銅パターンは、通常の銅よりも線膨張係数の低い材料の挙動を示す。即ち、端子11の材料として金属材料を用いても、温度変化による伸びの差が生じ、その差を半田層20が吸収することになる。またパワー半導体素子表面に固着された端子においては、Si、SiC、GaNなどの半導体材料と端子11の間の熱膨張係数の差により発生する熱応力を半田層20が吸収することになる。
このように、端子11を固着している半田層20には、電力用半導体装置の使用時の温度変化により熱応力が加わり金属疲労が生じるため、寿命設計が必要となる。このような金属疲労環境において寿命を長くするには歪み量の低減が行われる。その手段としては、このような異材間の接合の場合、半田層20の厚みを、例えば50μm以上にすることが重要である。一方、半田層20の膜厚は厚いほど歪みが低減されるが、例えば1mmなどとなると半田層20の高抵抗化が問題となるため、例えば300μm以下にするのが好ましい。
このように半田層20の厚みを所定の範囲とすることにより、半田層20が熱応力を吸収し、半田層20の内部や端子11と半田層20の界面、あるいはパワー半導体素子の電極と半田層20の界面におけるクラックの発生を防止できる。
また、半田層20の膜厚が厚くなると、半田層20の横方向の拡がりも大きくなり、半田層20と同パターン15との接合面積が大きくなる。このため、熱応力以外の外力が端子に加わった場合でも、外力に対する耐力を大きくすることができる。
このように、本実施の形態1にかかる半導体モジュール50では、リフロー半田法により端子11を銅パターン15に半田付けする場合でも、通常のリフロー半田法の場合より半田層20の膜厚のばらつきを小さくできるとともに、所定の膜厚に制御することができ、半導体モジュール50の動作時の半田層20のクラックを防止できる。また、半田層50の横方向の拡がりも大きくなり、接合強度が向上する。
実施の形態2.
図3aは、本実施の形態2にかかる半導体モジュールに使用される、銅パターン15の上に半田層20で固定された端子11の拡大断面図である。端子11は底面を備えた円筒状の金属からなり、内部に線材ピンが挿入される。底面には、所定の高さの突起部22が設けられている。
かかる端子21では、突起部22の高さにより、端子21と銅パターン15との間の半導体層20の膜厚が制御できる。突起部22の高さは、例えば50μmから300μmの範囲にある。
図3bは、銅パターン15の上に端子21を半田層20で固定する工程の断面図である。銅パターン15の上に半田ペーストを塗布し、その上に端子21の突起部22が接するように端子21を治具25で垂直に保持する。次に、加熱して半田ペーストを溶融させると、突起部22が銅パターン15の表面に接するようになる。かかる状態で温度を下げて、溶融した半田ペーストを凝固させて半田層20を形成する。
この結果、図3bに示すように、突起部22で規定された所定の膜厚の半田層20を形成することができる。半田層20の膜厚が、従来のリフロー半田法を用いた場合よりも大きくなるため、半田層20の横方向の拡がりも大きくなり、接続強度を大きくすることができる。
治具25には、例えば端子21が挿入される穴を開けた、ある程度の厚みのある金属板を用いることができる。かかる治具は、比較的安価に入手できるとともに、治具25を用いることにより、端子25を垂直に形成することができる。
なお、端子21は、半田付けされる側が閉口された円筒形状であるため、半田付け終了後に冶具25を上方向に持ち上げて外すことができる。
また、図3a、3bには記載していないが、銅パターン15の表面に突起物22の一部が挿入される孔部を設けることにより、端子21の接続位置の位置決めが容易となる。
図4は、本実施の形態2にかかる半導体モジュールに用いられる、他の端子21の拡大断面図である。かかる端子21では、複数の突起部22を有する以外は、図3aの示す端子21と同じ構造である。突起部22は、端子21を自立させるように配置されることが好ましい。端子21は、半田ペースト上に突起部22で自立した状態で載置された後、半田ペーストが溶融される。
図4に示すような端子21を用いることにより、半田層20の膜厚を突起部22の長さで規定される膜厚に制御でき、横方向の拡がりも大きくなるとともに、半田付け時に端子21を突起部22で自立させることができ、治具が不要となる。
実施の形態3.
図5は、本実施の形態3にかかる半導体モジュールに使用される、銅パターン15の上に半田層20で固定された端子31の拡大断面図である。端子31は、円筒形状の金属からなり、その途中から下方に向かって直径が大きくなった拡張部32を備え、内部に線材ピンが挿入される。
銅パターン15の上に半田ペーストを塗布し、その上に端子31の拡張部32が接するように端子31を載置する。端子31は、拡張部32により半田ペーストの上に自立する。半田ペーストを溶融させた後、凝固させることで、図5のような半田層20が形成される。
半田層20は、端子31の内側と外側に形成されるとともに、半田層20が拡張部32に沿って這い上がるように形成され、拡張部32の高さがほぼ半田層20の膜厚となる。また、半田の供給量がバラツキにより多くなっても、濡れ広がり長さが変動することで端子が浮き上がるのを防止できる。
このように、図5に示すような端子31を用いることにより、拡張部32で規定された膜厚の半田層20を形成することができ、熱応力によるクラックの発生を防止できる。また、拡張部32に沿って半田層20が横方向に拡がり、接続強度を大きくすることができる。
実施の形態4.
図6aは、本実施の形態4にかかる端子41の斜視図であり、図6bは、銅パターン15上に半田層20で端子41を固定した場合の拡大断面図である。
端子41では、円筒形の端子41にスリットが形成されるとともに、端子の下部がスリットに沿って外方に湾曲した湾曲部42が形成されている。図6aでは4つのスリットと、4つの湾曲部42が形成されている。
円筒状の金属板の裾を広げる加工を行う場合、通常、加工部分の肉厚は薄くなる。そして肉厚が薄くなるほど形状の安定度が損なわれることが課題となる。
本実施の形態4にかかる端子41では、スリットにより裾を複数の領域に分割しているため、裾の不必要な薄肉化を避けることができ形状の安定度が増す。また直立性という観点からも、銅パターン15と接する部分を水平方向に広げられ、垂直度の精度が容易に確保できる。
図6bに示すように、端子41が半田層20で銅パターン15の上に固定された場合、湾曲部42の内部と外部に半田層20が形成される。半田層20は、湾曲部42を這い上がるように形成される。このため、湾曲部42の形状を調整することにより、半田層20の膜厚を制御することができる。
このように、図6a、6bに示すような端子41を用いることにより、湾曲部42で規定された膜厚の半田層20を形成することができ、熱応力によるクラックの発生を防止できる。また、湾曲部42に沿って半田層20が横方向に拡がり、接続強度を大きくすることができる。
実施の形態5.
図7aは、本実施の形態3にかかる半導体モジュールに使用される、銅パターン15の上に半田層20で固定された端子51の拡大断面図である。端子51は、円筒形状の金属からなり、周囲に複数の突起部55を有している。突起部55は、一定の高さの端子51の周囲に、等間隔で例えば3〜6個設けられることが好ましい。
図7bに示すような治具60のスリット部を、端子51の突起部55の下に差し込み、持ち上げることで、端子51と銅パターン15の距離を所定の距離に維持できる。実施の形態1と同様に、銅パターン15と端子11との間隔を所定の距離に維持しながら、両者をリフロー半田法により半田付けすることで、半田層20の膜厚は治具60を用いずに通常のリフロー半田法で半田付けした場合より厚くなり、例えば50μm以上、300μm以下の範囲内にできる。
このように、端子51が突起部55を備えることにより、半田層20の膜厚を所定の膜厚に制御することができ、半導体モジュール50の動作時の半田層20のクラックを防止できる。また、半田層50の横方向の拡がりも大きくなる、接合強度が向上する。
図8は、本実施の形態8にかかる他の端子52の断面図であり、円筒形状の端子52の上端部が周囲に張り出した突起部56となっている。かかる突起部56は、ヘッダー加工によって容易に加工できる。図8では端子52の上端部に突起部56を設けたが、端子52の中央部等に設けても構わない。
端子52がこのような突起部56を有することにより、図7bに示す治具60のスリット部を突起部56の下に差し込み、持ち上げて、所定の膜厚の半田層20を形成することができる。
図9は、本実施の形態8にかかる他の端子53の断面図であり、円筒形状の端子53の上端部が周囲に張り出した突起部57となっている。端子53がこのような突起部57を有することにより、図7bに示す治具60のスリット部を、突起部57の下に差し込み、持ち上げて、所定の膜厚の半田層20を形成することができる。
また、端子53の上端部が周囲に張り出しているため、端子53中に線材ピンを挿入する工程が容易となる。
実施の形態1〜5では、例えば図2aに示すように、パワー回路基板上の銅パターン15に、端子11を接続する場合について説明した。かかる端子11には、図1の線材ピン(コレクタピン、ゲートピン)2、3が挿入される。しかしながら、端子11は、パワー半導体素子の上の電極上に設けることもできる。かかる端子11には、図1の線材ピン(エミッタピン)1が挿入される。
1、2、3 線材ピン、4 制御基板、5 ケース上面、6 ケース側面、7 ケース、9 孔、10 金属細線、11 端子、12 シリコンゲール、13 パワー半導体素子、14 半田、15 銅パターン、16 パワー回路基板、17 銅裏箔、20 半田層、25 治具、50 パワーモジュール、100 半導体装置。

Claims (3)

  1. 表面に導電性パターンを有する回路基板と、
    該回路基板の上に設けられた半導体素子と、
    該回路基板の上および/または該半導体素子の上に半田層で固定された端子と、
    側面と上面とを有し該回路基板を覆うように載置されたケースとを含み、
    制御基板と接続するための線材ピンが、該ケースの上面に設けられた孔を通って該端子に接続され、該制御基板からの信号で制御される半導体モジュールであって、
    該端子は、該線材ピンを挿入する筒状部と、該筒状部の該半田層側の端部が外方に張り出した拡張部とを含み、
    該端子は、該回路基板または該半導体素子と該拡張部とが接した状態で該半田層により固定されたことを特徴とする半導体モジュール。
  2. 表面に導電性パターンを有する回路基板と、
    該回路基板の上に設けられた半導体素子と、
    該回路基板の上および/または該半導体素子の上に半田層で固定された端子と、
    側面と上面とを有し該回路基板を覆うように載置されたケースとを含み、
    制御基板と接続するための線材ピンが、該ケースの上面に設けられた孔を通って該端子に接続され、該制御基板からの信号で制御される半導体モジュールであって、
    該端子は、該線材ピンを挿入する筒状部と、該筒状部の該半田層側の端部がスリットに沿って外方に折り返された湾曲部とを含み、
    該端子は、該回路基板または該半導体素子と該湾曲部とが接した状態で該半田層により固定されたことを特徴とする半導体モジュール。
  3. 上記半田層は、上記端子の内側と外側で、該端子に沿って這い上がるように形成されたことを特徴とする請求項1または2に記載の半導体モジュール。
JP2009134811A 2009-06-04 2009-06-04 半導体モジュール Active JP5268786B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009134811A JP5268786B2 (ja) 2009-06-04 2009-06-04 半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009134811A JP5268786B2 (ja) 2009-06-04 2009-06-04 半導体モジュール

Publications (2)

Publication Number Publication Date
JP2010283107A JP2010283107A (ja) 2010-12-16
JP5268786B2 true JP5268786B2 (ja) 2013-08-21

Family

ID=43539608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009134811A Active JP5268786B2 (ja) 2009-06-04 2009-06-04 半導体モジュール

Country Status (1)

Country Link
JP (1) JP5268786B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8957508B2 (en) 2011-05-13 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP2013149673A (ja) * 2012-01-17 2013-08-01 Denso Corp 電子装置およびその製造方法
US20140110833A1 (en) * 2012-10-24 2014-04-24 Samsung Electro-Mechanics Co., Ltd. Power module package
JP6041043B2 (ja) * 2013-03-21 2016-12-07 富士電機株式会社 コンタクト部品、および半導体モジュール
JP6217101B2 (ja) * 2013-03-22 2017-10-25 富士電機株式会社 半導体装置の製造方法及び取り付け治具
US10405434B2 (en) 2013-03-22 2019-09-03 Fuji Electric Co., Ltd. Mounting jig for semiconductor device
JP6008767B2 (ja) * 2013-03-25 2016-10-19 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6060053B2 (ja) * 2013-08-23 2017-01-11 三菱電機株式会社 パワー半導体装置
JP6149938B2 (ja) * 2013-10-30 2017-06-21 富士電機株式会社 半導体モジュール
JP5734493B2 (ja) * 2014-05-20 2015-06-17 三菱電機株式会社 電力用半導体装置
JP6249892B2 (ja) * 2014-06-27 2017-12-20 三菱電機株式会社 半導体装置の製造方法
WO2016024445A1 (ja) 2014-08-12 2016-02-18 富士電機株式会社 半導体装置
CN104900640A (zh) * 2015-05-06 2015-09-09 嘉兴斯达微电子有限公司 一种带卡环结构外壳的功率半导体模块
JP6481527B2 (ja) * 2015-06-25 2019-03-13 富士電機株式会社 半導体装置
JP6717103B2 (ja) * 2016-08-03 2020-07-01 株式会社豊田自動織機 半導体モジュール
JP6825306B2 (ja) * 2016-11-02 2021-02-03 富士電機株式会社 半導体装置
JP7107074B2 (ja) * 2017-12-19 2022-07-27 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
EP3518278A1 (en) 2018-01-30 2019-07-31 Infineon Technologies AG Power semiconductor module and method for producing the same
JP6680391B2 (ja) * 2019-05-13 2020-04-15 富士電機株式会社 半導体装置、金属部材および半導体装置の製造方法
JP7293936B2 (ja) 2019-07-19 2023-06-20 富士電機株式会社 半導体装置及び半導体装置の製造方法
BE1028071B1 (de) * 2020-02-19 2021-09-13 Phoenix Contact Gmbh & Co Elektrisches Kontaktelement
DE102022201016A1 (de) 2022-02-01 2023-08-03 Zf Friedrichshafen Ag Leistungsmodul für einen Stromrichter mit optimierten Signalpins

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4557804B2 (ja) * 2005-05-31 2010-10-06 株式会社日立製作所 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2010283107A (ja) 2010-12-16

Similar Documents

Publication Publication Date Title
JP5268786B2 (ja) 半導体モジュール
JP6602480B2 (ja) 半導体装置
JP5176507B2 (ja) 半導体装置
US9204559B2 (en) Manufacturing method of semiconductor device and mounting jig
JP5388661B2 (ja) 半導体装置およびその製造方法
JPWO2012157583A1 (ja) 半導体装置とその製造方法
JP6206494B2 (ja) 半導体装置
JP6850938B1 (ja) 半導体装置、及びリードフレーム材
JP2009105267A (ja) 半導体装置およびその製造方法
US20150255444A1 (en) Semiconductor device, method of manufacturing a semiconductor device, and positioning jig
JP5935374B2 (ja) 半導体モジュールの製造方法
WO2012049087A2 (en) Semiconductor module and method of manufacturing a semiconductor module
EP2571053A1 (en) Power semiconductor arrangement and method of forming thereof
JP5481111B2 (ja) 半導体装置
JP7055109B2 (ja) 半導体装置
JP6835658B2 (ja) 試料保持具
JP2010056244A (ja) 半導体装置
JP2009164511A (ja) 半導体装置およびその製造方法
JP5217014B2 (ja) 電力変換装置およびその製造方法
JP5145168B2 (ja) 半導体装置
JP2010129646A (ja) パッケージ部材及び電子部品パッケージ
JP6235272B2 (ja) 半導体素子搭載用基板およびそれを備えた半導体装置
JP2013179256A (ja) 半導体装置の組立治具およびその組立治具を用いた半導体装置の製造方法
JP2005167045A (ja) 電子部品及びその製造方法
JP2006303086A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130507

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5268786

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250