JP7055109B2 - 半導体装置 - Google Patents
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Description
本願明細書に開示される技術は、半導体装置に関するものである。
たとえば、特許文献1(特開2017-168590号公報)に開示された従来の半導体装置では、プリント基板の貫通孔の内側と、当該貫通孔に挿入された導電ポストとの間に、ヒューズ部材が設けられている。このような構成とすることによって、半導体装置の信頼性を高めることができる。
しかしながら、特許文献1に示された構成では、貫通孔の中心に導電ポストが存在するため、ヒューズ部材が部分的に溶断するだけではヒューズとして機能しない。そして、ヒューズ部材が完全に溶融するまでには一定の時間を要するため、短時間でヒューズ機能を発揮することが困難であった。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、半導体装置において比較的短時間でヒューズ機能を発揮するための技術を提供することを目的とするものである。
本願明細書に開示される技術の第1の態様は、絶縁基板の上面における第1の接合材と、前記絶縁基板の上面における第2の接合材と、前記第1の接合材の上面における半導体素子と、前記半導体素子の上面における第3の接合材と、前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、前記第1の回路パターンの上面におけるコア材と、前記コア材の上面における第2の回路パターンと、前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、前記スルーホールの内壁における導電性膜と、前記スルーホールの内部において、平面視で前記導電性膜に囲まれる断熱材とを備え、前記導電性膜は、前記第1の回路パターンと前記第2の回路パターンとを導通させる。
また、本願明細書に開示される技術の第2の態様は、絶縁基板の上面における第1の接合材と、前記絶縁基板の上面における第2の接合材と、前記第1の接合材の上面における半導体素子と、前記半導体素子の上面における第3の接合材と、前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、前記第1の回路パターンの上面におけるコア材と、前記コア材の上面における第2の回路パターンと、前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、前記スルーホールの内部における、ヒューズ機能を有する電子素子とを備え、前記電子素子は、前記第1の回路パターンと前記第2の回路パターンとを導通させる。
本願明細書に開示される技術の第1の態様は、絶縁基板の上面における第1の接合材と、前記絶縁基板の上面における第2の接合材と、前記第1の接合材の上面における半導体素子と、前記半導体素子の上面における第3の接合材と、前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、前記第1の回路パターンの上面におけるコア材と、前記コア材の上面における第2の回路パターンと、前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、前記スルーホールの内壁における導電性膜と、前記スルーホールの内部において、平面視で前記導電性膜に囲まれる断熱材とを備え、前記導電性膜は、前記第1の回路パターンと前記第2の回路パターンとを導通させる。このような構成によれば、過電流が流れた際に、第1の回路パターンと第2の回路パターンとを導通させている導電性膜の温度が局所的に上昇することによって短時間で溶断可能であるため、過電流が流れ込むことによる半導体装置の破壊を効果的に抑制することができる。
また、本願明細書に開示される技術の第2の態様は、絶縁基板の上面における第1の接合材と、前記絶縁基板の上面における第2の接合材と、前記第1の接合材の上面における半導体素子と、前記半導体素子の上面における第3の接合材と、前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、前記第1の回路パターンの上面におけるコア材と、前記コア材の上面における第2の回路パターンと、前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、前記スルーホールの内部における、ヒューズ機能を有する電子素子とを備え、前記電子素子は、前記第1の回路パターンと前記第2の回路パターンとを導通させる。このような構成によれば、過電流が流れた際に、第1の回路パターンと第2の回路パターンとを導通させている電子素子が短時間でヒューズ機能を発揮可能であるため、過電流が流れ込むことによる半導体装置の破壊を効果的に抑制することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。また、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態に関する説明の後でまとめて記述される。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体に加えて、および、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
また、以下に記載される説明において、「第1の」、または、「第2の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
<第1の実施の形態>
以下、本実施の形態に関する半導体装置について説明する。
以下、本実施の形態に関する半導体装置について説明する。
<半導体装置の構成について>
図1は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図1に例が示されるように、半導体装置は、金属板2bと、金属板2bの上面に配置される絶縁シート2cと、絶縁シート2cの上面に配置される金属回路パターン2aと、金属回路パターン2aの上面にはんだなどである接合材6aを介して配置される半導体素子1とを備える。ここで、絶縁基板2は、金属回路パターン2aと、絶縁シート2cと、金属板2bとからなる。
図1は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図1に例が示されるように、半導体装置は、金属板2bと、金属板2bの上面に配置される絶縁シート2cと、絶縁シート2cの上面に配置される金属回路パターン2aと、金属回路パターン2aの上面にはんだなどである接合材6aを介して配置される半導体素子1とを備える。ここで、絶縁基板2は、金属回路パターン2aと、絶縁シート2cと、金属板2bとからなる。
また、半導体装置は、半導体素子1の上面においてはんだなどである接合材6bを介して、かつ、金属回路パターン2aの上面においてはんだなどである接合材6cを介して配置される下面厚銅回路パターン3bと、下面厚銅回路パターン3bの上面に配置されるコア材3cと、コア材3cの上面に配置される上面厚銅回路パターン3aとを備える。ここで、プリント基板3は、上面厚銅回路パターン3aと、コア材3cと、下面厚銅回路パターン3bとからなる。
コア材3cは、flame retardant type 4(FR4)相当の材料からなる。また、上面厚銅回路パターン3aおよび下面厚銅回路パターン3bは、たとえば大電流用の回路パターンであり、たとえば厚さが0.3mm以上、かつ、0.5mm以下である銅から形成される。
また、半導体装置には、プリント基板3の上面厚銅回路パターン3aと、コア材3cと、下面厚銅回路パターン3bとを貫通するスルーホール100が形成される。スルーホール100の平面視における形状は、円形状であってもよいし、多角形状であってもよい。また、スルーホール100は、平面視において接合材6cと重なる位置に形成される。
そして、スルーホール100の内壁には、銅からなる銅メッキ4が形成される。銅メッキ4は、上面厚銅回路パターン3aと下面厚銅回路パターン3bとを導通させる。なお、銅メッキの厚さは、たとえば、0.05mm以上、かつ、0.3mm以下である。また、スルーホール100の内壁に形成される銅は、メッキ加工処理によって形成されたメッキに限られるものではなく、他の成膜法によって形成された銅膜であってもよい。
また、スルーホール100の内部、すなわち、スルーホール100内において平面視で銅メッキ4に囲まれる内部には、絶縁性、および、銅と比較して低い熱伝導性を有する樹脂材料5が充填される。なお、図1においては、樹脂材料5は、スルーホール100の内部の全域に充填されているが、樹脂材料5は、スルーホール100の内部のうちの少なくとも一部に充填されていればよい。
ここで、樹脂材料5は、たとえば、シリコーンゲル、エポキシ樹脂、フェノール樹脂、または、ポリ塩化ビニル(polyvinyl chloride、すなわち、PVC)などがある。
また、樹脂材料5が充填されているスルーホール100の内部が空洞であってもよい。その場合、空気が絶縁性および断熱性を有する構造として機能する。
また、半導体装置は、平面視において絶縁基板2の周りを囲むケース7と、ケース7から延び出て配置され、かつ、下面厚銅回路パターン3bと外部とを電気的に接続する金属端子8aと、ケース7から延び出て配置され、かつ、上面厚銅回路パターン3aと外部とを電気的に接続する金属端子8bと、ケース7の内部に充填される封止材9とを備える。
ここで、封止材9は、樹脂材料5と同じ材料であってもよい。その場合、樹脂材料5をスルーホール100の内部に充填する工程と封止材9をケース7内に充填する工程とを同一の工程とすることができるため、製造工程数を削減することができる。
上記の構成において、絶縁基板2およびプリント基板3は、接合材6aまたは接合材6bを介して、半導体素子1と電気的および機械的に接合される。
また、上記の構成において、金属板2bの下面はケース7から露出している。また、金属端子8aの端部および金属端子8bの端部も、ケース7から露出している。
なお、接合材6cは、金属回路パターン2aの上面ではなく、半導体素子1の上面に形成されていてもよい。
<第2の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図2は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図2に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1と、下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
図2は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図2に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1と、下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
また、半導体装置には、スルーホール100が形成される。そして、スルーホール100の内壁には、銅よりも低い融点を有する導電性材料20がメッキされる。導電性材料20は、上面厚銅回路パターン3aと下面厚銅回路パターン3bとを導通させる。導電性材料20は、たとえば、はんだ、アルミニウムまたは銀などを含むものである。
なお、スルーホール100の内壁に形成される導電性材料20は、メッキ加工処理によって形成されたメッキに限られるものではなく、他の成膜法によって形成された膜であってもよい。
また、スルーホール100の内部、すなわち、スルーホール100内において導電性材料20に囲まれる内部には、絶縁性、および、低い熱伝導性を有する樹脂材料5が充填される。
また、半導体装置は、ケース7と、金属端子8aと、金属端子8bと、封止材9とを備える。
<第3の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図3は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図3に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1と、下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
図3は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図3に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1と、下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
また、半導体装置には、スルーホール100が形成される。そして、スルーホール100の内部には、ヒューズ機能を有する電子素子10が配置される。
電子素子10は、接合材11aを介して上面厚銅回路パターン3aと電気的および機械的に接続される。また、電子素子10は、接合材11bを介して下面厚銅回路パターン3bと電気的および機械的に接続される。
電子素子10は、たとえば、汎用品であるチップヒューズなどである。電子素子10は、溶断可能な薄膜などであるヒューズ部材が内部に備えられており、接合材11a、接合材11bおよび当該ヒューズ部材を介して、上面厚銅回路パターン3aおよび下面厚銅回路パターン3bが導通している。
そして、電子素子10に過電流が流れると、電子素子10におけるヒューズ部材が比較的短時間で溶断する。なお、ヒューズ部材が溶断するまでの時間は、ヒューズ部材の厚さおよび材料などを変更することによって調整可能である。
ここで、接合材11aおよび接合材11bは、接合材6a、接合材6bおよび接合材6cと同じ材料であってもよい。
<第4の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図4は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図4に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
図4は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図4に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
また、半導体装置は、半導体素子1の上面において接合材6bを介して、かつ、金属回路パターン2aの上面においてはんだなどである接合材6dを介して配置される下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
また、半導体装置には、スルーホール100が形成される。スルーホール100は、平面視において接合材6dとは重ならない位置に形成される。なお、図4においては、スルーホール100は、平面視において接合材6dおよび半導体素子1とは重ならない位置に形成されているが、平面視において接合材6dとは重ならず、かつ、半導体素子1とは重なる位置に配置されていてもよい。
そして、スルーホール100の内壁には、銅メッキ4が形成される。銅メッキ4は、上面厚銅回路パターン3aと下面厚銅回路パターン3bとを導通させる。
また、スルーホール100の内部、すなわち、スルーホール100内において銅メッキ4に囲まれる内部には、絶縁性、および、低い熱伝導性を有する樹脂材料5が充填される。
また、半導体装置は、ケース7と、金属端子8aと、金属端子8bと、封止材9とを備える。
<第5の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図5は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図5に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
図5は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図5に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
また、半導体装置は、半導体素子1の上面において接合材6bを介して、かつ、金属回路パターン2aの上面において接合材6dを介して配置される下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
また、半導体装置には、スルーホール100が形成される。スルーホール100は、平面視において接合材6dとは重ならない位置に形成される。そして、スルーホール100の内壁には、低い融点の導電性材料20が形成される。導電性材料20は、上面厚銅回路パターン3aと下面厚銅回路パターン3bとを導通させる。
また、スルーホール100の内部、すなわち、スルーホール100内において導電性材料20に囲まれる内部には、絶縁性、および、低い熱伝導性を有する樹脂材料5が充填される。
また、半導体装置は、ケース7と、金属端子8aと、金属端子8bと、封止材9とを備える。
<第6の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図6は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図6に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
図6は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図6に例が示されるように、半導体装置は、金属板2bと、絶縁シート2cと、金属回路パターン2aと、半導体素子1とを備える。
また、半導体装置は、半導体素子1の上面において接合材6bを介して、かつ、金属回路パターン2aの上面において接合材6dを介して配置される下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aとを備える。
また、半導体装置には、スルーホール100が形成される。スルーホール100は、平面視において接合材6dとは重ならない位置に形成される。そして、スルーホール100の内部には、ヒューズ機能を有する電子素子10が配置される。
電子素子10は、接合材11aを介して上面厚銅回路パターン3aと電気的および機械的に接続される。また、電子素子10は、接合材11bを介して下面厚銅回路パターン3bと電気的および機械的に接続される。
<以上に記載された実施の形態によって生じる効果について>
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第1の接合材と、第2の接合材と、半導体素子1と、第3の接合材と、第1の回路パターンと、コア材3cと、第2の回路パターンと、スルーホール100と、導電性膜と、断熱材とを備える。ここで、第1の接合材は、たとえば、接合材6aに対応するものである。また、第2の接合材は、たとえば、接合材6cおよび接合材6dのうちのいずれか1つに対応するものである。また、第3の接合材は、たとえば、接合材6bに対応するものである。また、第1の回路パターンは、たとえば、下面厚銅回路パターン3bに対応するものである。また、第2の回路パターンは、たとえば、上面厚銅回路パターン3aに対応するものである。また、導電性膜は、たとえば、銅メッキ4および導電性材料20に対応するものである。また、断熱材は、たとえば、樹脂材料5に対応するものである。接合材6aは、絶縁基板2の上面に形成される。接合材6cは、絶縁基板2の上面に形成される。半導体素子1は、接合材6aの上面に配置される。接合材6bは、半導体素子1の上面に形成される。下面厚銅回路パターン3bは、接合材6cの上面および接合材6bの上面に渡って配置される。コア材3cは、下面厚銅回路パターン3bの上面に配置される。上面厚銅回路パターン3aは、コア材3cの上面に配置される。スルーホール100は、下面厚銅回路パターン3bから、コア材3cを介して上面厚銅回路パターン3aに達して形成される。銅メッキ4は、スルーホール100の内壁に形成される。樹脂材料5は、スルーホール100の内部において、平面視で銅メッキ4に囲まれて形成される。ここで、銅メッキ4は、下面厚銅回路パターン3bと上面厚銅回路パターン3aとを導通させる。
このような構成によれば、過電流が流れた際に、下面厚銅回路パターン3bと上面厚銅回路パターン3aとを導通させている銅メッキ4の温度が局所的に上昇することによって短時間で溶断可能であるため、過電流が流れ込むことによる半導体装置の破壊を効果的に抑制することができる。また、銅メッキ4は十分に薄膜であるため、たとえば、導電ポールがスルーホール内に配置される場合よりも短時間でヒューズ機能を発揮することができる。また、銅メッキ4は十分に薄膜であるため、比較的小さい電流量であっても、ヒューズ機能を発揮することができる。また、銅メッキ4はスルーホール100の内壁に形成されるため、上面厚銅回路パターン3aの有効エリアおよび下面厚銅回路パターン3bの有効エリアを減らさずに、半導体装置にヒューズ機能を備え付けることができる。また、スルーホール100の内部が断熱材である樹脂材料5が充填されていることによって、銅メッキ4に熱が集中することが促進されるため、短時間でのヒューズ機能の発揮が実現される。
なお、本願明細書に例が示される他の構成のうちの少なくとも1つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、下面厚銅回路パターン3bおよび上面厚銅回路パターン3aは、厚さが0.3mm以上、かつ、0.5mm以下である銅からなる。このような構成によれば、大電流を流すパワー半導体装置などの用途に適用可能となる。
また、以上に記載された実施の形態によれば、導電性材料20の融点は、銅の融点よりも低い。このような構成によれば、導電性材料20が溶断するまでの時間が短くなるため、ヒューズ機能を発揮するまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、導電性材料20は、アルミニウムまたは銀を含む。このような構成によれば、導電性材料20が溶断するまでの時間が短くなるため、ヒューズ機能を発揮するまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、銅メッキ4の厚さは、0.05mm以上、かつ、0.3mm以下である。このような構成によれば、銅メッキ4が十分に薄いため、過電流が流れた際に溶断するまでにかかる時間が短い。よって、ヒューズ機能が発揮されるまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、銅メッキ4は、メッキ加工によって形成されるメッキである。このような構成によれば、メッキ加工によって容易に薄膜を形成することができるため、ヒューズ機能が発揮されるまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、樹脂材料5の熱伝導率は、銅の熱伝導率よりも小さい。このような構成によれば、スルーホール100の内部において、銅メッキ4に局所的に熱が集中するため、短時間で銅メッキ4を溶断させることができる。よって、ヒューズ機能が発揮されるまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、樹脂材料5は、シリコーンゲル、エポキシ樹脂、フェノール樹脂またはポリ塩化ビニルである。このような構成によれば、スルーホール100の内部において、銅メッキ4に局所的に熱が集中するため、短時間で銅メッキ4を溶断させることができる。よって、ヒューズ機能が発揮されるまでの時間を短くすることができる。
また、以上に記載された実施の形態によれば、スルーホール100は、平面視において接合材6cと重なる。このような構成によれば、過電流が流れた際に、下面厚銅回路パターン3bと上面厚銅回路パターン3aとを導通させている銅メッキ4の温度が局所的に上昇することによって短時間で溶断可能であるため、過電流が流れ込むことによる半導体装置の破壊を効果的に抑制することができる。
また、以上に記載された実施の形態によれば、スルーホール100は、平面視において接合材6dと重ならない。このような構成によれば、スルーホール100から下面厚銅回路パターン3bおよび接合材6dを介して金属回路パターン2aに至るまでの電流経路を長くすることによって、ヒューズ機能が発揮されるまでに金属回路パターン2aに流れ込む電流の総量を減少させることができる。よって、半導体装置の破壊を効果的に抑制することができる。
また、以上に記載された実施の形態によれば、半導体装置は、接合材6aと、接合材6cと、半導体素子1と、接合材6bと、下面厚銅回路パターン3bと、コア材3cと、上面厚銅回路パターン3aと、スルーホール100と、電子素子10とを備える。接合材6aは、絶縁基板2の上面に形成される。接合材6cは、絶縁基板2の上面に形成される。半導体素子1は、接合材6aの上面に配置される。接合材6bは、半導体素子1の上面に形成される。下面厚銅回路パターン3bは、接合材6cの上面および接合材6bの上面に渡って配置される。コア材3cは、下面厚銅回路パターン3bの上面に配置される。上面厚銅回路パターン3aは、コア材3cの上面に配置される。スルーホール100は、下面厚銅回路パターン3bから、コア材3cを介して上面厚銅回路パターン3aに達して形成される。電子素子10は、スルーホール100の内部に配置される。また、電子素子10は、ヒューズ機能を有する。そして、電子素子10は、下面厚銅回路パターン3bと上面厚銅回路パターン3aとを導通させる。
このような構成によれば、過電流が流れた際に、下面厚銅回路パターン3bと上面厚銅回路パターン3aとを導通させている電子素子10が短時間でヒューズ機能を発揮可能であるため、過電流が流れ込むことによる半導体装置の破壊を効果的に抑制することができる。また、電子素子10はスルーホール100の内部に配置されるため、上面厚銅回路パターン3aの有効エリアおよび下面厚銅回路パターン3bの有効エリアを減らさずに、半導体装置にヒューズ機能を備え付けることができる。また、電子素子10を備える場合には、スルーホール100の内壁に導電性膜を形成する必要がない。
なお、本願明細書に例が示される他の構成のうちの少なくとも1つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
<以上に記載された実施の形態における変形例について>
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの実施の形態における少なくとも1つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「1つ」備えられるものとして記載された構成要素は、「1つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、1つの構成要素が複数の構造物から成る場合と、1つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が1つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
1 半導体素子、2 絶縁基板、2a 金属回路パターン、2b 金属板、2c 絶縁シート、3 プリント基板、3a 上面厚銅回路パターン、3b 下面厚銅回路パターン、3c コア材、4 銅メッキ、5 樹脂材料、6a,6b,6c,6d,11a,11b 接合材、7 ケース、8a,8b 金属端子、9 封止材、10 電子素子、20 導電性材料、100 スルーホール。
Claims (14)
- 絶縁基板の上面における第1の接合材と、
前記絶縁基板の上面における第2の接合材と、
前記第1の接合材の上面における半導体素子と、
前記半導体素子の上面における第3の接合材と、
前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、
前記第1の回路パターンの上面におけるコア材と、
前記コア材の上面における第2の回路パターンと、
前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、
前記スルーホールの内壁における導電性膜と、
前記スルーホールの内部において、平面視で前記導電性膜に囲まれる断熱材とを備え、
前記導電性膜は、前記第1の回路パターンと前記第2の回路パターンとを導通させる、
半導体装置。 - 前記第1の回路パターンおよび前記第2の回路パターンは、厚さが0.3mm以上、かつ、0.5mm以下である銅からなる、
請求項1に記載の半導体装置。 - 前記導電性膜の融点は、銅の融点よりも低い、
請求項1または請求項2に記載の半導体装置。 - 前記導電性膜は、アルミニウムまたは銀を含む、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。 - 前記導電性膜の厚さは、0.05mm以上、かつ、0.3mm以下である、
請求項1から請求項4のうちのいずれか1項に記載の半導体装置。 - 前記導電性膜は、メッキ加工によって形成されるメッキである、
請求項1から請求項5のうちのいずれか1項に記載の半導体装置。 - 前記断熱材の熱伝導率は、銅の熱伝導率よりも小さい、
請求項1から請求項6のうちのいずれか1項に記載の半導体装置。 - 前記断熱材は、シリコーンゲル、エポキシ樹脂、フェノール樹脂またはポリ塩化ビニルである、
請求項1から請求項7のうちのいずれか1項に記載の半導体装置。 - 前記スルーホールは、平面視において前記第2の接合材と重なる、
請求項1から請求項8のうちのいずれか1項に記載の半導体装置。 - 前記スルーホールは、平面視において前記第2の接合材と重ならない、
請求項1から請求項8のうちのいずれか1項に記載の半導体装置。 - 絶縁基板の上面における第1の接合材と、
前記絶縁基板の上面における第2の接合材と、
前記第1の接合材の上面における半導体素子と、
前記半導体素子の上面における第3の接合材と、
前記第2の接合材の上面および前記第3の接合材の上面における第1の回路パターンと、
前記第1の回路パターンの上面におけるコア材と、
前記コア材の上面における第2の回路パターンと、
前記第1の回路パターンから、前記コア材を介して前記第2の回路パターンに達するスルーホールと、
前記スルーホールの内部における、ヒューズ機能を有する電子素子とを備え、
前記電子素子は、前記第1の回路パターンと前記第2の回路パターンとを導通させる、
半導体装置。 - 前記第1の回路パターンおよび前記第2の回路パターンは、厚さが0.3mm以上、かつ、0.5mm以下である銅からなる、
請求項11に記載の半導体装置。 - 前記スルーホールは、平面視において前記第2の接合材と重なる、
請求項11または請求項12に記載の半導体装置。 - 前記スルーホールは、平面視において前記第2の接合材と重ならない、
請求項11または請求項12に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019005675A JP7055109B2 (ja) | 2019-01-17 | 2019-01-17 | 半導体装置 |
US16/654,350 US11329012B2 (en) | 2019-01-17 | 2019-10-16 | Semiconductor device having a conductive film on an inner wall of a through hole |
DE102020200196.0A DE102020200196A1 (de) | 2019-01-17 | 2020-01-09 | Halbleitervorrichtung |
CN202010027903.4A CN111446230B (zh) | 2019-01-17 | 2020-01-10 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019005675A JP7055109B2 (ja) | 2019-01-17 | 2019-01-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020113726A JP2020113726A (ja) | 2020-07-27 |
JP7055109B2 true JP7055109B2 (ja) | 2022-04-15 |
Family
ID=71402736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019005675A Active JP7055109B2 (ja) | 2019-01-17 | 2019-01-17 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11329012B2 (ja) |
JP (1) | JP7055109B2 (ja) |
CN (1) | CN111446230B (ja) |
DE (1) | DE102020200196A1 (ja) |
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---|---|---|---|---|
JP7444084B2 (ja) | 2021-01-14 | 2024-03-06 | 三菱電機株式会社 | 半導体装置 |
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2019
- 2019-01-17 JP JP2019005675A patent/JP7055109B2/ja active Active
- 2019-10-16 US US16/654,350 patent/US11329012B2/en active Active
-
2020
- 2020-01-09 DE DE102020200196.0A patent/DE102020200196A1/de active Pending
- 2020-01-10 CN CN202010027903.4A patent/CN111446230B/zh active Active
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JP2012516042A (ja) | 2009-01-22 | 2012-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ヒューズ式スルー・シリコン・ビアを有する3dチップ・スタック |
JP2011176215A (ja) | 2010-02-25 | 2011-09-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2012212689A (ja) | 2012-07-23 | 2012-11-01 | Mitsubishi Electric Corp | 遮断機構を有する電力用半導体装置 |
JP6029456B2 (ja) | 2012-12-25 | 2016-11-24 | 株式会社ヴァレオジャパン | 車両用空調装置 |
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JP2017168590A (ja) | 2016-03-15 | 2017-09-21 | 富士電機株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN111446230B (zh) | 2023-05-05 |
CN111446230A (zh) | 2020-07-24 |
JP2020113726A (ja) | 2020-07-27 |
US11329012B2 (en) | 2022-05-10 |
US20200235060A1 (en) | 2020-07-23 |
DE102020200196A1 (de) | 2020-07-23 |
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