KR101314713B1 - 반도체 장치, 그 제조 방법, 및 기판 - Google Patents

반도체 장치, 그 제조 방법, 및 기판 Download PDF

Info

Publication number
KR101314713B1
KR101314713B1 KR1020070056508A KR20070056508A KR101314713B1 KR 101314713 B1 KR101314713 B1 KR 101314713B1 KR 1020070056508 A KR1020070056508 A KR 1020070056508A KR 20070056508 A KR20070056508 A KR 20070056508A KR 101314713 B1 KR101314713 B1 KR 101314713B1
Authority
KR
South Korea
Prior art keywords
electrode
electronic component
wiring layer
semiconductor substrate
layer
Prior art date
Application number
KR1020070056508A
Other languages
English (en)
Other versions
KR20070120028A (ko
Inventor
게이 무라야마
미츠토시 히가시
나오유키 고이즈미
유이치 다구치
아키노리 시라이시
마사히로 스노하라
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20070120028A publication Critical patent/KR20070120028A/ko
Application granted granted Critical
Publication of KR101314713B1 publication Critical patent/KR101314713B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H01L23/4926—Bases or plates or solder therefor characterised by the materials the materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4823—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a pin of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

반도체 장치(100)에서, 발광소자(120)는 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)의 불순물 확산 영역에서, N 도전형 불순물이 P층(104)에 주입되고, 그 후 주입된 불순물이 확산되어 N층(106)을 구성하면서, P 도전형의 층(104), 및 N층(106)이 형성된다. 반도체 장치로 이루어진 제너 다이오드(108)는 P층(104)과 N층(106)에 의해 형성된다.
불순물 확산 영역, 관통 전극, 광 투과면, 제너 다이오드

Description

반도체 장치, 그 제조 방법, 및 기판{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SUBSTRATE}
도 1은 종래의 반도체 장치의 일례를 나타내는 종단면도.
도 2는 본 발명에 따른 반도체 장치의 실시예 1을 나타내는 평면도.
도 3a는 도 2에 지시된 선 IIA-IIA를 따라 절단한 종단면도.
도 3b는 도 2에 지시된 선 IIB-IIB를 따라 절단한 종단면도.
도 4a는 발광 소자(120)의 전극 패턴을 나타내는 평면도.
도 4b는 각각의 접속부, N층, 및 반도체 소자(102)의 배선층 간의 위치 관계를 나타내는 평면도.
도 4c는 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계를 나타내는 다이어그램.
도 4d는 마더보드(140)를 나타내는 평면도.
도 5a는 실시예 1의 제조 방법의 (제 1) 단계를 설명하는 다이어그램.
도 5b는 실시예 1의 제조 방법의 (제 2) 단계를 설명하는 다이어그램.
도 5c는 실시예 1의 제조 방법의 (제 3) 단계를 설명하는 다이어그램.
도 5d는 실시예 1의 제조 방법의 (제 4) 단계를 설명하는 다이어그램.
도 5e는 실시예 1의 제조 방법의 (제 5) 단계를 설명하는 다이어그램.
도 5f는 실시예 1의 제조 방법의 (제 6) 단계를 설명하는 다이어그램.
도 5g는 실시예 1의 제조 방법의 (제 7) 단계를 설명하는 다이어그램.
도 5h는 실시예 1의 제조 방법의 (제 8) 단계를 설명하는 다이어그램.
도 5i는 실시예 1의 제조 방법의 (제 9) 단계를 설명하는 다이어그램.
도 5j는 실시예 1의 제조 방법의 (제 10) 단계를 설명하는 다이어그램.
도 5k는 실시예 1의 제조 방법의 (제 11) 단계를 설명하는 다이어그램.
도 5l은 실시예 1의 제조 방법의 (제 12) 단계를 설명하는 다이어그램.
도 5m은 실시예 1의 제조 방법의 (제 13) 단계를 설명하는 다이어그램.
도 5n은 실시예 1의 제조 방법의 (제 14) 단계를 설명하는 다이어그램.
도 6a는 본 발명에 따른 반도체 장치의 실시예 2를 나타내는 종단면도.
도 6b는 도 6a에 지시된 선 VIB-VIB를 따라 절단된, 반도체 장치를 예시하는 횡단면도.
도 7a는 본 발명에 따른 반도체 장치의 실시예 3을 나타내는 종단면도.
도 7b는 도 7a에 지시된 선 VIIB-VIIB를 따라 절단된, 반도체 장치를 예시하는 횡단면도.
도 8a는 본 발명에 따른 반도체 장치의 실시예 4를 나타내는 종단면도.
도 8b는 도 8a에 지시된 선 VIIIB-VIIIB을 따라 절단된, 반도체 장치를 예시하는 횡단면도.
도 9a는 본 발명에 따른 반도체 장치의 실시예 5를 나타내는 종단면도.
도 9b는 도 9a에 지시된 선 IXB-IXB를 따라 절단된, 반도체 장치를 예시하는 횡단면도.
도 10a는 본 발명에 따른 반도체 장치의 실시예 6을 나타내는 종단면도.
도 10b는 도 10a에 지시된 선 XB-XB를 따라 절단된, 반도체 장치를 예시하는 횡단면도.
도면의 주요 부분에 대한 부호의 설명
100 ‥‥ 반도체 장치 102 ‥‥ 반도체 기판
106 ‥‥ N층 113 ‥‥ N층 접속부
114A,114B ‥‥ 배선층 115 ‥‥ P층 접속부
116,118 ‥‥ 범프 120 ‥‥ 발광 소자
122 ‥‥ 제 1 전극 124 ‥‥ 제 2 전극
130 ‥‥ 밀봉 구조 부재 134 ‥‥ 프레임부
146A,146B ‥‥ 외부 접속 단자 150 ‥‥ 탑재 구조
본 발명은 반도체 장치, 그 제조 방법, 및 기판에 관한 것이다. 더 구체적으로, 본 발명은 기판상에 탑재된 소자 및 그 소자에 접속된 전자 부품을 구비한 반도체 장치에 관한 것이고, 또한 이러한 반도체 장치의 제조 방법에 관한 것이다.
예를 들면, LED(발광 다이오드)로 구성된 발광 소자가 기판상에 탑재되는 경우, 정전기 에너지에 의해 야기되는 고전압이 발광 소자에 인가되는 것을 피하기 위해, 발광 소자에 제너 다이오드를 접속하여 발광 소자를 보호한다(예를 들면, 특허 문헌 1 참조).
도 1은 종래의 반도체 장치에 관한 일례를 나타내는 종단면도이다. 도 1에 나타낸 바와 같이, 반도체 장치(10)는, 제너 다이오드(14)가 수지 재료나 세라믹 중 어느 하나로 이루어진 기판(12)상에 접착제(15)에 의해 고정되는 단계, 발광 소자(16)가 제너 다이오드(14) 상에 적층된 상태 하에서 땜납 범프를 채용함으로써 제너 다이오드(14)의 상면의 단자에 접속되는 단계, 그 후 제너 다이오드(14)와 발광 소자(16)가 광 투과 특성을 갖는 수지 재료에 의해 밀봉되는 단계로 제조된다. 그 후, 제너 다이오드(14)로부터 뻗은 와이어(20)가 관통 전극(22)에 접속되고, 또한 관통 전극(22)으로부터 아래쪽으로 늘어난 단자(24)는 기판(12)의 하면으로부터 돌출된다.
[특허 문헌 1]
JP-A-2000-77722
상기한 종래의 구조에서는, 발광 소자(16)의 크기보다 더 큰 크기를 갖는 제너 다이오드(14)가 기판(12)상에 탑재되고, 발광 소자(16)는 더 큰 제너 다이오드(14) 상에 적층된다. 결과적으로, 종래의 반도체 장치는 거의 조밀하게 제조될 수 없다. 게다가, 와이어(20)가 접속되는 공간은 발광 소자(16)의 외측에 있을 것이 요구되고, 관통 전극(22)은 제너 다이오드(14)의 외측에 배치된다. 결과적으로, 발광 소자(16)의 크기에 비하여 설치 공간(면적)이 매우 커진다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위한 것으로서, 상기 설명한 문제를 해결할 수 있는 반도체 장치의 제공 및 이 반도체 장치의 제조 방법의 제공을 목적으로 한다.
상기한 문제를 해결하기 위해, 본 발명은 후술하는 수단으로 구성된다.
본 발명에 따르면,
기판, 및
상기 기판상에 탑재된 전자 부품을 포함하는 반도체 장치가 제공되는데,
상기 기판은 반도체 기판이고,
반도체 기판의 불순물 확산 영역 내에 형성되는 반도체 소자의 영역이 전자 부품에 전기적으로 접속된다.
반도체 소자는 상이한 도전형을 갖는 적어도 2개의 영역에 의해 형성되는 것이 바람직하다.
반도체 소자는 소정의 전압 이상의 전압이 전자 부품에 인가되는 것을 피할 수 있는 제너 다이오드가 바람직하다.
전자 부품에 전기적으로 접속되는 복수의 관통 전극은 반도체 기판 내에 형성되고,
복수의 관통 전극은 전자 부품의 제 1 전극에 접속되는 제 1 관통 전극, 및
전자 부품의 제 2 전극에 접속되는 제 2 관통 전극을 포함하는 것이 바람직 하다.
반도체 소자의 제 1 영역은 제 1 전극에 접속되고, 반도체 소자의 제 2 영역은 제 2 전극에 접속되는 것이 바람직하다.
반도체 기판은 실리콘 기판이 바람직하다.
전자 부품은 광 투과 특성을 갖는 광 투과면이 설치된 밀봉 구조 부재에 의해 기판상에 밀봉되는 것이 바람직하다.
또한, 전자 부품이 기판상에 탑재되는 반도체 장치의 제조 방법으로서,
상기 기판을 반도체 기판에 의해 형성하는 단계,
반도체 기판의 불순물 확산 영역 내에 반도체 소자를 구성하는 영역을 형성하는 단계,
반도체 소자에 전기적으로 접속되는 배선층을 반도체 기판상에 형성하는 단계, 및
상기 배선층에 전자 부품을 접속하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
반도체 장치 제조 방법은
전자 부품에 전기적으로 접속되는 복수의 관통 전극을 반도체 기판 내에 형성하는 단계를 더 포함하는 것이 바람직하다.
반도체 장치 제조 방법은
광 투과 특성을 갖는 광 투과 부재에 의해 기판상에 전자 부품을 밀봉하는 단계를 더 포함하는 것이 바람직하다.
상기 반도체 장치에서, 전자 부품으로는 광 기능 소자가 될 수 있다.
상기 반도체 장치 제조 방법에서, 전자 부품으로는 광 기능 소자가 될 수 있다.
기판은 상이한 도전형을 갖는 제 1 영역 및 제 2 영역에 의해 형성된 반도체 소자를 포함하는 것이 바람직하다.
상기 기판은
상기 반도체 소자의 제 1 전극에 접속되는 제 1 관통 전극, 및
상기 반도체 소자의 제 2 전극에 접속되는 제 2 관통 전극을 더 포함하는 것이 바람직하다.
상기 기판은
상기 반도체 소자의 제 1 영역은 제 1 전극에 접속되고,
상기 반도체 소자의 제 2 영역은 제 2 전극에 접속되는 것이 바람직하다.
본 발명의 반도체 장치에 따르면, 기판이 반도체 기판에 의해 형성되고, 반도체 기판의 불순물 확산 영역 내에 형성된 반도체 소자가 전자 부품에 전기적으로 접속된다. 결과적으로, 본 발명의 반도체 장치는 대단히 조밀하게 제조될 수 있고, 또한 기판상에 제너 다이오드를 탑재함으로써 형성되는 종래의 반도체 장치와 비교하여 반도체 장치의 설치 공간을 크게 감소시킬 수 있다.
이제 도면을 참조하여, 본 발명을 실시하는 최적의 실시예를 설명한다.
[실시예 1]
도 2는 본 발명에 따른 반도체 장치(100)의 실시예 1을 예시하는 평면도이 다. 도 3a는 도 2에 나타낸 선 IIA-IIA를 따라 절단된, 반도체 장치(100)의 종단면도이다. 도 3b는 도 2에 나타낸 다른 선 IIB-IIB를 따라 절단된, 반도체 장치(100)의 다른 종단면도이다. 도 2, 도 3a 및 도 3b에 나타낸 바와 같이, 반도체 장치(100)에서, LED(발광 다이오드)로 구성된 발광 소자(광 기능 소자(optical functional element))(120) 등은 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)이 실리콘(Si)에 의해 형성됨과 동시에, P 도전형 불순물(예를 들면, 붕소(B) 등)이 첨가되는 P층(104), 및 N층(106)은 반도체 기판(102)의 불순물 확산 영역 내에 형성된다. N 도전형 불순물(예를 들면, 안티몬, 비소, 인 등)은 P층(104)에 주입되고, N층(106)을 구성하도록 확산된다. 실시예 1의 반도체 기판(102)은 전체 영역이 P형 불순물이 미리 확산된 불순물 확산 영역이 되고, N층(106)이 이 P층(104)의 일부에 도핑되는 방식으로 구성된다. 그 후, N층(106)은 발광 소자(120)가 탑재되는 탑재 면의 측(즉, 도 3b에 나타낸 상면 측) 상의 중앙부 주변에 형성된다.
반도체 소자로 이루어진 제너 다이오드(108)는 상기한 P층(104) 및 N층(106)에 의해 형성된다. 실시예 1에서, 제너 다이오드(108)를 형성하는 방법으로서, 반도체 기판(102)의 불순물 확산 영역으로 이온화된 N형 불순물을 도핑하도록 N형 불순물이 하기한 이온 주입법을 채용함으로써 이온화되는 방법이 채용된다.
또한, 복수의 관통 전극(110)은 반도체 기판(102) 내에 형성되는데, 이 관통 전극(110)은 반도체 기판(102)의 상면과 하면 사이를 관통한다. 관통 전극(110)은 발광 소자(120)의 제 1 전극(+)(122)에 접속된 제 1 관통 전극(110A), 및 발광 소 자(120)의 제 2 전극(-)(124)에 접속된 제 2 관통 전극(110B)을 포함하도록 형성된다. 또한, 실시예 1에서, N층(106)은 발광 소자(120)가 탑재되는 영역의 우측 주변부의 근처에 형성되므로, 관통 전극(110A)은 관통 전극(110B)에 가깝게 위치할 수 있다.
발광 소자(120)의 제 1 및 제 2 전극(122,124)은 반도체 기판(102)상에 형성된 배선층(114A,114B)에 접속되는 범프(예를 들면, Au로 이루어진 Au 범프)(116,118) 상에 설치되고, 발광 소자(120)는 범프(116,118) 및 배선층(114A,114B)을 통하여 상기한 관통 전극(110(110A,110B))에 전기적으로 접속된다.
또한, 관통 전극(110(110A,110B))의 하부 에지는 반도체 기판(102)의 하면의 측상에 형성된 배선층(114C,114D)에 접속되고, 이들 배선층(114C,114D)은 본체(40) 상의 땜납 범프(160,162)에 결합된다.
게다가, 절연층으로 기능하는 산화막(실리콘 산화막)(112)은 반도체 기판(102)의 표면에 형성된다. 반도체 기판(102)의 표면에 있어서, 예를 들면 이 반도체 기판(102)과 관통 전극(110) 사이 및 배선층(114C,114D) 사이가 상기한 산화막(112)에 의해 절연된다. 또한, 예를 들면 Cu/Ni/Au판형 층으로 이루어진 배선층(114A,114B)은 반도체 기판(102)의 상면측 상에 형성된다. 배선층(114A,114B)은 이들 배선층(114A,114B)이 관통 전극(110A,110B)의 상부 에지에 전기적으로 접속되는 위치에 형성된다. 또한, 일 배선층(114A)은 발광 소자(120)가 탑재되는 영역 하에 형성된 N층 접속부(113)(도 2에서 절선으로 나타낸 원형부)를 통하여 N층(106)에 전기적으로 접속된다. 다른 배선층(114B)은 발광 소자(120)가 탑재되는 영역의 외측(도 2 및 도 3a에서 좌측 위치의 외측 위치) 상에 형성된 P층 접속부(115)(도 2에서 절선으로 나타낸 원형부)를 통해 P층(104)에 전기적으로 접속된다.
도 4a에 절선으로 지시한 바와 같이, 발광 소자(120)에서, 제 1 전극(+)(122) 및 제 2 전극(-)(124)은 발광 소자(120)의 하면에 직사각형 형태로 형성된다. 발광 소자(120)의 내부의 반도체에 의해 제조된 발광 다이오드(LED)는 이들 제 1 및 제 2 전극(122,124) 사이에 형성된다.
발광 소자(120)의 전극(122,124)은 범프(116,118) 및 배선층(114A,114B)을 통하여 관통 전극(110A,110B)에 접속된다. 게다가, P층(104) 및 N층(106)은 제너 다이오드(108)에 대하여 병렬로 배선층(114A,114B)을 통하여 접속된다(후술하는 도 4c 참조).
도 4b에서 절선으로 나타낸 바와 같이, 반도체 기판(102)상에서, N층 접속부(113) 및 N층(106)은 N층 접속부(113) 및 N층(106)이 범프(116,118)(관통 전극(110A,110B)) 사이에 위치하는 방식으로 형성된다. 또한, 도 4b에서 절선으로 나타낸 바와 같이, P층(104)을 배선층(114B)에 접속하는 P층 접속부(115)는 반도체 기판(102) 상의 범프(118)(관통 전극(110B))의 측부 상에 형성된다. 결과적으로, 반도체 기판(102)에서, 제너 다이오드(108)의 특성이 N층 접속부(113)와 P층 접속부(115) 간의 거리, 및 관통 전극(110A)과 관통 전극(110B) 간의 거리에 기초하여 설정되는 한편, 반도체로 이루어진 제너 다이오드(108)는 N층 접속부(113)와 P층 접속부(115) 사이에 형성된다.
이 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계가 등가 회로에 의 해 표현되는 경우, 이 등가 회로는 도 4c에 나타낸 바와 같은 회로 배치로서 표현될 수 있다. 제너 다이오드(108)는 전자 사태 항복 영역(electron avalanche breakdown region)에서, 역전류가 제한되는 범위 내에서 역전류가 빠르게 증가하는 특성을 갖는다. 결과적으로, 발광 소자(120)의 제 1 전극(122)과 제 2 전극(124)은 전원의 +측 단자와 -측 단자에 접속되고, 또한 제너 다이오드(108)의 N층 접속부(113)와 P층 접속부(115)는 전원의 +측 단자와 -측 단자에 접속되므로, 발광 소자(120)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
도 4d에 예시된 바와 같이, 접속 단자(144A,144B)는 반도체 장치(100)가 탑재되는 탑재 영역 상에 형성되고, 외부 전원(도시 생략)에 접속되는 외부 접속 단자(146A,146B)는 마더보드(140) 상의 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 외부 접속 단자(146A,146B)가 접속 단자(144A,144B)에 접속되는 한편, 마더보드(140)의 상면에 형성된 절연층(148)의 패턴에 의해 노출되는 위치는 임의의 위치로 설정된다.
도 3a 및 도 3b에 나타낸 바와 같이, 배선층(114C,114D)은 발광 소자(120)가 접속되게 되는 반도체 기판(102) 측의 반대 측(하면 측) 상에 형성되고, 게다가 땜납 범프(160,162)가 배선층(114C,114D) 상에 형성된다. 배선층(114A,114B)으로서, 범프(116,118)가 결합되는 상면 측 상에 Au층이 형성되는 방식으로, Ni층 및 Au층이 Cu층 상에 적층된다.
상기한 구조를 갖는 반도체 장치(100)에 따르면, 반도체 기판(102)의 불순물 확산 영역 내에 형성되는, 반도체로 이루어진 제너 다이오드(108)는 발광 소자(120)에 전기적으로 접속된다. 결과적으로, 반도체 장치(100)는 기판상에 제너 다이오드를 탑재함으로써 구성되는 종래의 반도체 장치와 비교하여 대단히 조밀하게 제조될 수 있고, 또한 설치 공간을 크게 줄여 제조될 수 있다.
또한, 발광 소자(120)는 반도체 기판(102)의 상면에 결합된 밀봉 구조 부재(130)에 의해 밀봉된다. 밀봉 구조 부재(130)는 직사각형 프레임 형태를 갖는 프레임부(134) 및 광 투과면을 갖는 투명 유리판(136)로 구성된다. 투명 유리판(136)은 프레임부(134)의 상부 개구가 이 투명 유리판(136)에 의해 밀폐되는 방식으로 프레임부(134)에 결합된다. 이렇게, 밀봉 구조 부재(130)는 반도체 기판(102) 및 그 밀봉 구조 부재(130) 사이에서 밀폐되는 내부 공간(132) 내로 발광 소자(120)를 저장하는 밀봉 구조를 갖는다.
후술하는 바와 같이, 실시예 1에서, 이러한 구조 부재는 프레임부(134)가 유리판(136)에 결합되는 조건하에서 미리 형성되므로, 밀봉 구조 부재(130)가 반도체 기판(102)의 상면에 결합된다. 또한, 프레임부(134)가 유리 부재에 의해 형성되는 경우, 밀봉 구조 부재(130)의 내부가 일체적으로 유리에 의해 형성되므로, 프레임부(134)의 하면은 반도체 기판(102)의 상면에 대하여 애노드 결합될 수 있다.
이와 달리, 밀봉 구조 부재(130)를 형성하는 다른 방법으로서, 반도체 기판(102)의 상면에 산화막(112)이 형성됨과 함께, 예를 들면 도금법을 채용함으로써, Cu와 같은 금속 재료가 직사각형 프레임 형태로 산화막(112) 상에 적층되어 프레임부(134)가 형성될 수 있다. 그 후, 프레임부(134)는 판 형태를 갖는 유리판(136)이 프레임부(134)의 상면과 중첩되는 조건 하에서 유리판(136)에 결합될 수 있다.
유리 프레임(134)의 하면이, 실리콘으로 이루어진 기판(102)에 대해 애노드 결합에 의해 강하게 결합되므로, 밀봉 구조 부재(130)는 기밀 조건하에서 상기한 공간(132)을 밀봉할 수 있다. 결과적으로, 먼지 등이 발광 면(120A)에 부착되지 않는 방식으로 발광 소자(120)는 밀봉 구조 부재(130)에 의해 보호될 수 있는 한편, 발광 면(120A)으로부터 방출된 광은 유리판(136)을 투과한 후, 위쪽으로 향하게 된다.
상기한 반도체 장치(100)가 마더보드(140) 상에 탑재되어, 탑재 구조(150)가 배치된다. 접속 단자(144A,144B)는 반도체 장치(100)가 탑재되는 탑재 영역 상에 형성되고, 외부 전원(도시 생략)에 접속되는 외부 접속 단자(146A,146B)는 마더보드(140) 상의 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 외부 접속 단자(146A,146B)는 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 또한, 절연층(148)은 접속 단자(144A,144B) 및 외부 접속 단자(146A,146B)의 주변부에 위치한다. 또한, 외부 접속 단자(146A,146B)가 접속 단자(144A,144B)에 접속되는 한편, 반도체 장치(100)는 땜납 범프(160,162)를 통하여 접속 단자(144A,144B)에 탑재된다.
이제, 도 5a 내지 도 5n을 참조하여, 상기한 반도체 장치(100) 및 탑재 구 조(150)의 제조 방법의 각각의 단계를 설명한다.
도 5a에 나타낸 (제 1) 단계에서, 반도체 기판(102)에 대응하는 실리콘 기판(202)(그 두께가, 예를 들면 750㎛)을 준비한다. 이 실리콘 기판(202)의 내부는 이 실리콘 기판(202)의 내부 전부에 P형 불순물이 첨가되게 되는 (P층(104)에 대응하는) 불순물 확산 영역이 된다.
도 5b에 지시된 (제 2) 단계에서, 이온 주입용 레지스트막(204)이 실리콘 기판(202)의 상면에 형성되고, 또한 이온 주입용 레지스트막(204)의 이온 주입 위치에 이온 주입용 개구(206)를 형성하도록 이온 주입용 레지스트막(204)의 표면이 패턴화된다.
도 5c에 나타낸 (제 3) 단계에서, 이온 주입 장치(도시 생략)를 작동하여 N형 불순물 기체를 이온화함으로써 높은 전기장에 의해 가속화된 이온이 실리콘 기판(202)의 표면의 개구(206)로부터 주입(도핑)되고, 이 이온 도핑부는 확산되어 N층(106)을 형성한다.
도 5d에 나타낸 (제 4) 단계에서, 이온 주입용 레지스트막(204)이 제거된 후, 실리콘 기판(202)의 상면에 질화막(208)이 형성된다. 질화막(208)은 이온 도핑 N층(106)의 오염 및 산화를 방지할 수 있는 보호막으로서 형성된다. 게다가, 상기한 질화막(208)에 대하여 패터닝 공정 처리를 실행하여 관통 전극(110)을 형성하는데 사용되는 개구(210)를 형성한다.
도 5e에 나타낸 (제 5) 단계에서, 관통 전극(110)용 홀(220)은 건식 에칭 공정 처리를 행함으로써 개구(210) 아래에 형성된다. 홀(220)은 실리콘 기판(202)의 두께보다 더 얕은 깊이(예를 들면, 200㎛의 깊이)로 형성된다. 그 후, 이면 연삭 공정 처리(back grinder process operation)에 의해 더 얇게 이루어지도록 실리콘 기판(202)의 하면이 삭제된다. 그 후, 홀(220)의 하부 에지가 하면 측에 노출될 때까지 이면 연삭 공정이 행해지고, 또한 실리콘 기판(202)의 두께가 반도체 기판(102)의 두께와 동일하게 된다.
도 5f에 지시된 (제 6) 단계에서, SiO2(예를 들면, 50Å의 두께)와 같은 (도 3a 및 도 3b에 나타낸 산화막(112)에 대응하는) 절연막(222)이 열산화법에 의해 실리콘 기판(202)의 하면 및 홀(220)의 내면에 형성된다. 그 후, 전원층(도시 생략)이 도금법에 의해 홀(220)의 적어도 내부 상에 형성된다.
도 5g에 지시된 (제 7) 단계에서, Cu 도금층(224)은 전원층으로부터 전력을 공급함으로써 전해 도금법에 의해 홀(220)의 내부 상에 증착되고, 그 후 증착된 Cu 도금층(224)이 성장되므로 관통 전극(110)이 홀(220) 내에 형성된다. 이 경우, 홀(220)만 노출되는 방식으로 레지스트(도시 생략)가 제공된다. 도금 처리가 행해진 후에 도금 레지스트가 제거된다는 점에 또한 유의해야 한다.
도 5h에 나타낸 (제 8) 단계에서, (접속부(113,115)가 형성되는 부분에 대응하는) 개구(228)는, 질화막(208)의 이온 주입 위치(N층(106)의 위치), 및 예를 들면 건식 에칭 처리를 행함으로써 발광 소자(120)가 탑재되는 탑재 영역의 외측 위치(즉, 도 5h의 좌측 에지부의 상면) 양쪽에 형성된다.
도 5i에 나타낸 (제 9) 단계에서, 도금법 등을 실행함으로써 (배선층(114A~114D)에 대응하는) Cu와 같은 도전층이 실리콘 기판(202)의 상면과 하면에 형성된다. 도전층(240)의 구체적인 형성 방법으로서, 예를 들면 질화막(208) 및 관통 전극(110)의 양 에지부를 상면 측에 노출시킨다는 점에 또한 유의해야 한다. 그 후, 전원층(예를 들면, 500Å의 두께)을 형성하도록, 스퍼티링법에 의해 Ti층과 Cu층을 질화막(208)과 관통 전극(110)의 에지부의 상면에 적층한다. 실리콘(202) 기판에 용이하게 결합될 수 있는 Ti층이 형성되므로, 이 전원층은 또한 N형(106)과 P형(104) 간에 긴밀한 접촉 특성을 증가시킬 수 있는 효과를 또한 갖는다. 그 후, 배선층(114A~114D)을 제외한 전원층의 표면 내의 영역이 도금 레지스트에 의해 마스크되고, 전원층으로부터 전력을 공급하여 전해 도금법을 행함으로써 도전성 금속(Cu,Ni,Au 등)이 적층(예를 들면, 5㎛의 두께)되어, 소정의 패턴 형태를 갖는 도전층(240)이 형성된다. 그 후, 도전층(240)을 제외한 영역의 도금 레지스트, 및 전원층이 제거된다. 결과적으로, 도 3a 및 도 3b에 나타낸 상기한 반도체 기판(102)이 완성된다.
도 5j에 지시된 (제 10) 단계에서, Au 범프와 같은 범프(116, 118)가 실리콘 기판(202)의 상면 측 상의 도전층(240)(배선층(114A,114B) 상에 형성된다.
도 5k에 나타낸 (제 11) 단계에서, 초음파를 사용함으로써 이들 범프(116,118)에 결합되도록 발광 소자(120)의 전극(122,124)은 실리콘 기판(120) 상의 범프(116,118)와 접한다. 도면에 나타내지는 않았지만, 복수의 소자 탑재부가 실리콘 기판(202)상에 형성되고; 복수개의 발광 소자(120)는 각각 소정의 간격으로 실리콘 기판(120)상에 탑재되고; 발광 소자(120)가 탑재된 후에 실리콘 기판(202)이 다이싱 단계(dicing step)에서 서로로부터 개별적으로 다이싱되어 개별적인 반도체 소자(100)가 획득된다. 이와 달리, 발광 소자(120)가 반도체 기판(102)상에 탑재된 반도체 장치(100)가 다이싱되거나, 후술하는 바와 같이 반도체 장치(100)가 후술하는 밀봉 구조 부재(130)에 의해 밀봉된 후에 최종 반도체 장치(100)가 다이싱된다는 조건하에서 다이싱 단계가 행해질 수 있다.
도 5l에 나타낸 (제 12) 단계에서, (유리로 이루어진) 프레임부(134) 및 광 투과부에 대응하는 유리판(136)이 일체로 형성되는 밀봉 구조 부재(130)는 프레임부(134)가 탑재되는 방식으로 반도체 기판(102)의 주변부에 위치한다.
도 5m에 나타낸 (제 13) 단계에서, 실리콘 기판(102) 상에 발광 소자(120)를 밀봉하도록, 광 투과 특성을 가지며 유리로 이루어진 밀봉 구조 부재(130)는 애노드 결합법에 의해 실리콘 기판(202)에 결합된다. 애노드 결합법은 실리콘 기판(202)과 유리판(프레임부(134)) 사이에 고전압이 인가되는 방식으로 실행되고, 실리콘 기판(202) 및 유리의 온도가, 예를 들면 약 300~350℃로 증가한다. 밀봉 구조 부재(130)를 형성하는 유리로서는, 내열 특성을 갖는 붕소가 들어있는 붕규산 유리가 채용되므로, 밀봉 구조 부재(130)는 애노드 결합법에 의해 더 양호한 조건하에서 실리콘 기판(202)에 결합될 수 있다.
상기한 바와 같이, 도 2, 도 3a 및 도 3b에 나타낸 반도체 장치(100)는 더욱 효율적으로 제조될 수 있다. 결과적으로, 제너 다이오드가 기판상에 탑재되는 종래의 반도체 장치와 비교하여, 대단히 조밀하게 제조될 수 있고 그 설치 공간을 크게 감소시킬 수 있는 반도체 장치(100)가 완성될 수 있다.
도 5n에 나타낸 (제 14) 단계에서, 실리콘 기판(202)의 하면 측 상에 형성된 배선층(114C,114D)이 땜납 범프(160,162)에 접한다는 조건하에서, 이들 땜납 범프(160,162)가 가열되어 용융되므로, 배선층(114C,114D)이 용융된 땜납 범프(160,162)에 결합된다. 결과적으로, 반도체 장치(100)는 마더보드(140) 상에 탑재되어, 도 2, 도 3a 및 도 3b에 나타낸 탑재 구조(150)가 완성될 수 있다.
상기한 바와 같이, 도 5a~도 5n에 나타낸 상기한 각각의 단계로 구성되는 제조 방법에 따르면, 반도체로 이루어지고 반도체 기판(102)의 불순물 확산 영역 내에 형성되는 제너 다이오드(108)가 발광 소자(120)에 전기적으로 접속된 반도체 장치(100)가 제조될 수 있고, 또한 상기한 반도체 장치(100)가 마더보드(140) 상에 탑재된 탑재 구조(150)가 더욱 효율적으로 제조될 수 있다.
[실시예 2]
도 6a는 본 발명에 따른 반도체 장치(200)의 실시예 2를 나타내는 종단면도이다. 도 6b는 도 6a에 나타낸 선 VIB-VIB를 따른 절단된, 반도체 장치(200)의 횡단면도이다 도 6a 및 도 6b에서, 상기한 실시예 1에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 6a 및 도 6b에 나타낸 바와 같이, 반도체 장치(200)에서, LED(발광 다이오드)로 구성된 발광 소자(120) 등이 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)에서, N층(106)을 구성하도록 N 도전형 불순물이 P층(104)에 주입되고 확산되는 한편, P 도전형 불순물이 첨가된 P층(104), 및 N층(106)이 형성된다. N층(106)은 발광 소자(120)가 탑재되는 탑재 면(즉, 도 6b에 나타낸 상면)의 측 상 의 우측 에지부의 주변에 형성된다.
반도체 소자로 이루어진 제너 다이오드(108)는 상기한 P층(104)과 N층(106)에 의해 형성된다. 실시예 2에서도, 이온화된 N형 불순물이 반도체 기판(102)의 불순물 확산 영역 내에 도핑되도록 상기한 이온 주입법을 채용함으로써 N형 불순물이 이온화되는 방법이 채용됨을 유념한다.
또한, 반도체 기판(102)의 상면과 하면 사이의 복수의 관통 전극(110)은 발광 소자(120)의 제 1 전극(+)(122)에 접속된 제 1 관통 전극(110A), 및 발광 소자(120)의 제 2 전극(-)(124)에 접속된 제 2 관통 전극(110B)을 포함하도록 형성된다. 또한, 실시예 2에서는, N층(106)이 발광 소자(120)가 탑재되는 영역의 우측 주변부의 주변에 형성되므로, 관통 전극(110A)은 관통 전극(110B)에 가깝게 위치할 수 있고, 이렇게 제너 다이오드(108)의 특성은 접속부(113,115) 간의 거리, 및 또 다른 관통 전극(110A)과 관통 전극(110B) 간의 거리에 따라 규정된 저항에 기초하여 설정된다.
또한, 관통 전극(110A)은 두 위치, 즉 제 2 관통 전극(110B)에 가까운 위치, 및 이 제 2 관통 전극(110B)으로부터 떨어진 또 다른 위치에 형성된다. 결과적으로, 발광 소자(120)의 전극(122)과 마더보드(140)의 접속 단자(144A) 간의 접속이 두 부분에서 행해질 수 있으므로, 전기적 접속이 확실하게 행해질 수 있다.
또한, 반도체(102)의 상면측 상에 형성된 배선층(114A,114B)은 관통 전극(110A,110B)의 상부 에지에 전기적으로 접속된다. 또한, 일 배선층(114A)은 발광 소자(120)가 탑재되는 영역의 우측 에지부의 주변에 형성된 N층 접속부(113)를 통하여 N층(106)에 전기적으로 접속된다. 다른 배선층(114B)은 발광 소자(120)가 탑재되는 영역의 외측(도 6a에서의 좌측 위치의 외측 위치) 상에 형성된 P층 접속부(115)를 통하여 P층(104)에 전기적으로 접속된다.
발광 소자(120)의 전극(122,124)은 배선층(114A,114B)을 통하여 관통 전극(110A,110B)에 접속된다. 게다가, P층(104) 및 N층(106)은 배선층(114A,114B)을 통하여 발광 소자(120)에 대하여 접속된다. 이 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계가 등가 회로에 의해 표현되는 경우, 이 등가 회로는 도 4c에 나타낸 바와 같은 회로 배치로서 표현될 수 있다.
결과적으로, 상기한 실시예 1에서와 유사하게, 발광 소자(120)의 전극(122,124)은 전원의 +측 단자 및 -측 단자에 접속되므로, 발광 소자(120)에 대하여 병렬 접속된 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
발광 소자(120)의 제 1 및 제 2 전극(122,124)은 배선층(114A,114B)에 접속되는 범프(예를 들면, Au로 이루어진 범프)(116,118) 상에 설치되고, 발광 소자(120)는 범프(116,118) 및 배선층(114A,114B)을 통하여 상기한 관통 전극(110(110A,110B))에 전기적으로 접속된다.
또한, 관통 전극(110A,110B)의 하부 에지가 반도체 기판(102)의 반대 측(하면 측) 상에 형성된 배선층(114C,114D)에 접속되고, 또한 이들 배선층(114C,114D)은 땜납 범프(160,162)를 통하여 마더보드(140)의 접속 단자(144A,144B)에 접속된다.
반도체 장치(200)가 마더보드(140) 상에 탑재된 탑재 구조(250)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은, P층(104)과 N층(106)이 발광 소자(120)에 병렬로 설치되는 방식으로 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 반도체 장치(200)에 따르면, 반도체로 이루어지고 반도체 기판(102)에 형성된 제너 다이오드(108)가 발광 소자(120)에 전기적으로 접속되므로, 제너 다이오드를 기판상에 탑재함으로써 구성된 종래의 반도체 장치와 비교하여 반도체 장치(200)가 대단히 조밀하게 제조될 수 있고, 또한 설치 공간을 크게 줄여 제조될 수 있다.
또한, 발광 소자(120)는 반도체 기판(102)의 상면에 결합되는 밀봉 구조 부재(130)에 의해 밀봉되고, 밀봉 구조 부재(130)는, 반도체 기판(102) 및 그 밀봉 구조 부재(130) 사이를 밀폐하는 내부 공간(132) 내에 발광 소자(120)를 저장하는 밀봉 구조를 갖는다. 유리 프레임(134)의 하면은 실리콘으로 이루어진 기판(102)에 대한 애노드 결합에 의해 강하게 결합되므로, 밀봉 구조 부재(130)는 기밀 상태하에서 상기한 공간(132)을 밀봉할 수 있다. 결과적으로, 발광 소자(120)는 먼지 등이 발광 면(120A)에 부착되지 않는 방식으로 밀봉 구조 부재(130)에 의해 보호될 수 있는 한편, 발광 면(120A)으로부터 방출된 광이 유리판(136)을 투과한 후 위쪽으로 향하게 된다.
[실시예 3]
도 7a는 본 발명에 따른 반도체 장치(300)의 실시예 3을 나타내는 종단면도이다. 도 7b는 도 7a에 나타낸 선 VIIB-VIIB를 따라 절단된, 반도체 장치(300)의 횡단면도이다 도 7a 및 도 7b에서, 상기한 실시예 1 및 2에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 7a 및 도 7b에 예시된 바와 같이, 실시예 3의 반도체 장치(300)에서, N층(106)과 N층 접속부(113)는 반도체 기판(102)의 상면의 중앙부 주변에 형성된다. 그 후, N층(106)이 형성되는 영역이 발광 소자(120)가 탑재되는 탑재 면의 측(즉, 도 7a에 나타낸 상면 측) 상에 설치되고, 전극(122)의 좌측 주변부의 근처에 형성된다.
반도체 장치(300)가 마더보드(140) 상에 탑재된 탑재 구조(350)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은, P층(104)과 N층(106)이 발광 소자(120)에 병렬로 설치되는 방식으로 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(120)에 대하여 병렬로 접속된 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면, 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
따라서, 실시예 3의 배치에서, N층(106)은 관통 전극(110A)과 다른 관통 전극(110B) 사이에 형성되고, 또한 양 접속부, 즉 N층(106)에 전기적으로 접속된 N층 접속부(113), 및 P층(104)에 전기적으로 접속된 P층 접속부(115)는 서로 가까운 위치에 형성된다. 결과적으로, 실시예 3에서, 관통 전극(110A)과 관통 전극(110B)이 상기한 실시예 1 및 2의 관통 전극 간보다 더 멀리 서로 떨어져 있을 수 있으므로, 제너 다이오드(108)의 저항값은 관통 전극(110A,110B) 간의 분리 거리에 기초하여 실시예 1 및 2의 제너 다이오드(108)의 저항값과 상이한 값으로 설정될 수 있다.
[실시예 4]
도 8a는 본 발명에 따른 반도체 장치(400)의 실시예 4를 나타내는 종단면도이다. 도 8b는 도 8a에 나타낸 선 VIIIB-VIIIB를 따라 절단된, 반도체 장치(400)의 횡단면도이다 도 8a 및 도 8b에서, 상기한 실시예 1~3에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 8a 및 8b에 예시된 바와 같이, 실시예 4의 반도체 장치(400)에서, N층(106)과 N층 접속부(113)는 반도체 기판(102)의 상면의 중앙부의 주변에 형성된다. 그 후, P층(104)의 P층 접속부(115)는 반도체 기판(102)의 하면의 중앙부의 주변에 형성되고, N층 접속부(113)가 형성되는 상면의 반대편에 위치한다. N층 접속부(113) 및 P층 접속부(115)는 동일한 수직선상의 위치에 설치된다. 결과적으로, P층(104)은 관통 전극(110B)을 통하지 않고, P층 접속부(115)와 그 하면의 측 상에 있는 배선층(114D), 및 땜납 범프(162)를 통하여 마더보드(140)의 접속 단자(144B)에 접속된다.
도 4c에 나타낸 등가 회로에 대하여 설명한 바와 같이, 반도체 장치(400)가 마더보드(140) 상에 탑재되는 탑재 구조(450)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(120)와 병렬로 설치되는 방식으로 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(120)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
이 실시예 4에서는, 상기한 실시예 3에서 요구되는 바와는 달리, P층 접속 부(115)나 관통 전극(110B)이 발광 소자(120)가 탑재되는 영역의 외측에 배치될 필요가 없다. 결과적으로, 실시예 3의 반도체 장치(300)와 비교하여, 이 실시예 4의 반도체 장치(400)는 상기한 실시예 3의 반도체 장치(300)보다 더욱 조밀하게 제조될 수 있고, 또한 그 설치 공간을 감소시킬 수 있다.
[실시예 5]
도 9a는 본 발명에 따른 반도체 장치(500)의 실시예 5를 나타내는 종단면도이다. 도 9b는 도 9a에 나타낸 선 IXB-IXB를 따라 절단된, 반도체 장치(500)의 횡단면도이다 도 9a 및 도 9b에서, 상기한 실시예 1~4에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 9a 및 9b에 예시된 바와 같이, 실시예 5의 반도체 장치(500)에서, 그 상면에 와이어 결합되는 형태와 같은 발광 소자(520)가 반도체 기판(102) 상에 탑재된다. 일 전극(522) 및 다른 전극(524)이 발광 소자(520) 상에 형성되는 한편, 배선(530, 540)이 이들 전극(522,524)의 상면에 결합된다. 게다가, 배선(530,540)의 에지부에 접속된 배선층(114A,114B), 및 다른 배선층(114E)은 반도체 기판(102)상에 형성된다. 배선층(114E)은 P층(104)에 전기적으로 접속되는 P층 접속부(115)에 접속된다.
반도체 장치(500)가 마더보드(140) 상에 탑재된 탑재 구조(550)에서, 각각의 배선층(114A,114B,114E)은 관통 전극(110)을 통하여 반도체 기판(102)의 하면의 측 상에 설치된 배선층(114C,114D)에 각각 접속되고, 땜납 범프(160,162)를 통하여 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 반도체 기판(102)의 하면 측 상에 배치된 땜납 범프(163)는 안정 조건하에서 반도체 기판(102)의 우측 에지부를 지탱하게 된다는 것에 유념한다.
또한, 발광 소자(520)는 접착층(560)에 의해 반도체 기판(102) 상에 고정된다. 그 후, 배선층(114D)과 땜납 범프(162)가 관통 전극(110B)을 통하여 반도체 기판(102)의 하면 측 상에 배치되는 한편, P층(104)의 P층 접속부(115)는 배선층(114D)과 땜납 범프(162)를 통하여 마더보드(140)의 접속 단자(144B)에 접속된다. 또한, 배선층(114C)과 땜납 범프(160)가 관통 전극(110A)을 통하여 반도체 기판(102)의 하면 측 상에 배치되는 한편, N층(106)의 N층 접속부(113)는 배선층(114C)과 땜납 범프(160)를 통하여 마더보드(140)의 접속 단자(144A)에 접속된다. 결과적으로, P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(520)에 병렬로 배치되는 방식으로 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(520)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(520)에 인가되는 것을 피할 수 있다.
[실시예 6]
도 10a는 본 발명에 따른 반도체 장치(600)의 실시예 6을 나타내는 종단면도이다. 도 10b는 도 10a에 나타낸 선 XB-XB를 따라 절단된, 반도체 장치(600)의 횡단면도이다 도 10a 및 도 10b에서, 상기한 실시예 1~5에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 10a 및 10b에 예시된 바와 같이, 실시예 6의 반도체 장치(600)에서, 그 상면에 P층으로만 와이어 결합되는 형태와 같은 발광 소자(620)가 반도체 기판(102) 상에 탑재된다. 배선(630)이 전극(622)의 상면 상에 결합되는 한편, 전극(622)이 발광 소자(620)에 형성된다. 이 전극(622)은 배선(630)을 통하여 배선층(114B)에 접속되고, 또한 배선층(114D)과 땜납 범프(162)를 통하여 마더보드(140)의 접속 단자(144B)에 접속된다. 배선층(114D)과 땜납 범프(162)가 관통 전극(110B)을 통하여 반도체 기판(102)의 하면 측 상에 배치된다.
또한, 전극(624)은 발광 소자(620)의 하면에 형성되어, 도전성 접착층(640)에 의해 배선층(114A)에 접속된다. 이 전극(624)은 배선층(114A)을 통하여 N층(106)에 접속되고, 또한 배선층(114C)과 땜납 범프(160)를 통하여 마더보드(140)의 접속 단자(144A)에 접속된다. 배선층(114C)과 땜납 범프(160)는 관통 전극(110A)을 통하여 반도체 기판(102)의 하면 측 상에 배치된다.
반도체 장치(600)가 마더보드(140) 상에 탑재된 탑재 구조(650)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(620)에 병렬로 설치되는 방식으로 마더보드(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(620)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(620)에 인가되는 것을 피할 수 있다.
본 발명의 바람직한 실시예를 설명했지만, 본 발명이 상기한 구체적인 실시예에 한정되는 것은 아니고, 특허청구범위에서 설명된 발명의 요지 내에서 변형 및 변경될 수도 있다.
상기한 실시예에서는, 발광 소자가 반도체 기판상에 탑재되는 경우가 예시되었다. 분명한 것은, 본 발명은 이 예시에만 한정되는 것은 아니고 이와 달리 다양한 종류의 전자 부품(예를 들면, IC 칩과 MEMS(Micro Electro Mechanical System)) 또는 발광 소자 이외의 광 기능 소자(예를 들면, CCD와 같은 수광 소자 및 이미징 소자)가 탑재된 구조에 적용될 수도 있다.
또한, 상기한 실시예는 제너 다이오드가 반도체 기판의 불순물 확산 영역에 형성되는 경우를 예시하고 있다. 본 발명은 이 예시에만 한정되는 것은 아니고 제너 다이오드 이외의 소자가 형성되는 다른 구조에 적용될 수 있다.
또한, 상기한 실시예는 N형 불순물이 이온화되고 N형 불순물 이온이 불순물 확산 영역에 도핑되는 방법인 이온 주입법을 채용함으로써 이러한 방법을 예시하고 있다. 그러나, 본 발명은 이 이온 주입법에만 한정되는 것이 아니고, 이와 달리, 예를 들면 N층이 열확산법에 의해 형성되는 것과 같은 방식에 의해 실현될 수도 있다.
또한, 상기한 실시예는 N형 불순물이 반도체 기판의 P형 불순물 확산 영역에 도핑되는 방법을 예시하고 있다. 그러나, 본 발명이 이 도핑법에만 한정되는 것은 아니고, 이와 달리, 예를 들면 P형 불순물이 반도체 기판의 N형 불순물 확산 영역에 도핑되는 방식에 의해 실현될 수도 있다.
본 발명의 반도체 장치에 따르면, 기판이 반도체 기판에 의해 형성되고, 반도체 기판의 불순물 확산 영역 내에 형성된 반도체 소자가 광 기능 소자에 전기적 으로 접속되는바, 결과적으로 본 발명의 반도체 장치는 대단히 조밀하게 제조될 수 있고, 또한 기판상에 제너 다이오드를 탑재함으로써 형성되는 종래의 반도체 장치와 비교하여 반도체 장치의 설치 공간을 크게 감소시킬 수 있다.

Claims (16)

  1. 제 1 배선층과 제 2 배선층을 포함하는 기판과,
    전자 부품과,
    상기 전자 부품에 접속된 제 1 전극과,
    상기 전자 부품에 접속된 제 2 전극과,
    상기 제 1 전극과 상기 제 1 배선층 사이의 제 1 연결과,
    상기 제 2 전극과 상기 제 2 배선층 사이의 제 2 연결을 포함하고,
    상기 기판은 반도체 기판이고,
    상기 반도체 기판의 불순물 확산 영역 내에 형성된 반도체 소자의 영역이 상기 전자 부품에 전기적으로 접속되어 있고,
    복수의 관통 전극이 상기 전자 부품에 전기적으로 접속되어 있으며 상기 반도체 기판 내에 형성되어 있고, 상기 복수의 관통 전극은 제 1 관통 전극과 제 2 관통 전극을 포함하며, 상기 제 1 관통 전극은 상기 제 1 배선층에 접속되어 있고 상기 제 2 관통 전극은 상기 제 2 배선층에 접속되어 있고,
    상기 제 1 배선층은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상 및 상기 제 1 관통 전극의 위에 형성되어 있고 상기 반도체 소자의 제 1 영역을 상기 제 1 관통 전극과 상기 전자 부품의 상기 제 1 전극에 접속시키고,
    상기 제 2 배선층은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상 및 상기 제 2 관통 전극의 위에 형성되어 있고 상기 반도체 소자의 제 2 영역을 상기 제 2 관통 전극과 상기 전자 부품의 상기 제 2 전극에 접속시키고,
    상기 반도체 기판의 홀의 내부 벽 위를 포함하여 상기 반도체 기판의 전체 표면 상에 보호막이 형성되어, 상기 제 1 배선층, 상기 제 2 배선층, 상기 제 1 관통 전극, 및 상기 제 2 관통 전극이 상기 보호막을 개재(介在)하여 상기 반도체 기판 상에 형성되고,
    상기 제 1 배선층은 제 1 접속부를 통해 상기 반도체 소자의 상기 제 1 영역에 접속되고, 상기 제 1 접속부는 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상에 형성된 상기 보호막에 형성되고,
    상기 제 2 배선층은 제 2 접속부를 통해 상기 반도체 소자의 상기 제 2 영역에 접속되고, 상기 제 2 접속부는 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상에 형성된 상기 보호막에 형성되고,
    상기 제 1 관통 전극은 상기 제 1 전극에 대향하고,
    상기 제 2 관통 전극은 상기 제 2 전극에 대향하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자는 상이한 도전형을 갖는 적어도 2개의 영역에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 소자는 상기 전자 부품에 소정 이상의 전압이 인가되는 것을 방지하는 제너 다이오드인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 관통 전극은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면의 반대편의 제 2 표면 상에 형성된 제 3 배선층에 접속되고, 상기 제 2 관통 전극은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면의 반대편의 상기 제 2 표면 상에 형성되는 제 4 배선층에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 전자 부품은 광 투과성을 갖는 광 투과면을 갖는 밀봉 구조체에 의해 상기 기판 상에 밀봉되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    제 3 관통 전극과,
    상기 전자 부품에 접속되어 있는 제 3 전극을 더 포함하고,
    상기 제 3 관통 전극은 상기 제 1 배선층을 통해 상기 전자 부품의 상기 제 3 전극과 상기 반도체 소자의 상기 제 1 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 보호막은 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 상이한 도전형을 갖는 제 1 영역 및 제 2 영역에 의해 형성된 반도체 소자와,
    상기 반도체 소자의 상기 제 1 영역에 전기적으로 접속된 제 1 관통 전극과,
    상기 반도체 소자의 상기 제 2 영역에 전기적으로 접속된 제 2 관통 전극과,
    전자 부품에 대면하도록 한 기판의 표면 상 및 상기 제 1 관통 전극의 위에 형성되고, 상기 반도체 소자의 상기 제 1 영역을 상기 제 1 관통 전극과 상기 전자 부품에 접속되어 있는 제 1 전극에 접속하는 제 1 배선층과,
    상기 전자 부품에 대면하도록 한 상기 기판의 표면 상 및 상기 제 2 관통 전극의 위에 형성되고, 상기 반도체 소자의 상기 제 2 영역을 상기 제 2 관통 전극과 상기 전자 부품에 접속되어 있는 제 2 전극에 접속하는 제 2 배선층과,
    상기 기판 내의 홀의 내부 벽 위를 포함하여 상기 기판의 전체 표면 상에 형성되는 보호막-상기 제 1 배선층, 상기 제 2 배선층, 상기 제 1 관통 전극, 및 상기 제 2 관통 전극이 상기 보호막을 개재하여 상기 기판 상에 형성됨-을 포함하고,
    상기 제 1 배선층은 제 1 접속부를 통해 상기 반도체 소자의 상기 제 1 영역에 접속되고, 상기 제 1 접속부는 상기 전자 부품에 대면하도록 한 상기 기판의 표면 상에 형성된 상기 보호막 내에 형성되고,
    상기 제 2 배선층은 제 2 접속부를 통해 상기 반도체 소자의 상기 제 2 영역에 접속되고, 상기 제 2 접속부는 상기 전자 부품에 대면하도록 한 상기 기판의 표면 상에 형성된 상기 보호막 내에 형성되고,
    상기 제 1 관통 전극은 상기 제 1 전극에 대향하고,
    상기 제 2 관통 전극은 상기 제 2 전극에 대향하는 것을 특징으로 하는 기판.
  10. 제 9 항에 있어서,
    상기 제 1 관통 전극은 상기 전자 부품에 대면하도록 한 상기 기판의 표면의 반대편의 제 2 표면 상에 형성된 제 3 배선층에 접속되고,
    상기 제 2 관통 전극은 상기 전자 부품에 대면하도록 한 상기 기판의 표면의 반대편의 상기 제 2 표면 상에 형성된 제 4 배선층에 접속되는 것을 특징으로 하는 기판.
  11. 제 9 항에 있어서,
    제 3 관통 전극과,
    상기 전자 부품에 접속되어 있는 제 3 전극을 더 포함하고,
    상기 제 3 관통 전극은 상기 제 1 배선층을 통해 상기 제 3 전극과 상기 반도체 소자의 상기 제 1 영역에 접속되어 있는 것을 특징으로 하는 기판.
  12. 제 9 항에 있어서,
    상기 보호막은 절연막을 포함하는 것을 특징으로 하는 기판.
  13. 기판 상에 전자 부품이 실장되어 이루어지는 반도체 장치의 제조 방법으로서,
    상기 전자 부품에 접속된 제 1 전극과 제 2 전극을 형성하는 공정과,
    상기 기판을 반도체 기판에 의해 형성하는 공정과,
    상기 반도체 기판에 도전형이 상이한 제 1, 제 2 영역으로 이루어지는 반도체 소자를 형성하는 공정과,
    상기 반도체 기판을 관통하는 홀을 형성하는 공정과,
    상기 반도체 기판의 홀의 내부 벽 위를 포함하여 상기 반도체 기판의 전체 표면 상에 보호막을 형성하는 공정과,
    상기 반도체 기판의 홀에 제 1, 제 2 관통 전극을 형성하는 공정과,
    상기 반도체 기판 상에 상기 반도체 소자의 제 1 영역과 상기 제 1 관통 전극을 접속하는 제 1 배선층과, 상기 반도체 소자의 제 2 영역과 상기 제 2 관통 전극을 접속하는 제 2 배선층을 형성하는 공정과,
    상기 반도체 기판 상에 상기 전자 부품을 탑재하는 공정을 갖고,
    상기 제 1 배선층은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상 및 상기 제 1 관통 전극의 위에 형성되고,
    상기 전자 부품의 상기 제 1 전극이, 상기 제 1 배선층을 통해 상기 반도체 소자의 제 1 영역과 상기 반도체 기판의 제 1 관통 전극에 접속되고,
    상기 제 2 배선층은 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상 및 상기 제 2 관통 전극의 위에 형성되고,
    상기 전자 부품의 상기 제 2 전극은, 상기 제 2 배선층을 통해 상기 반도체 소자의 제 2 영역과 상기 반도체 기판의 제 2 관통 전극에 접속되고,
    상기 제 1 배선층, 상기 제 2 배선층, 상기 제 1 관통 전극 및 상기 제 2 관통 전극은 상기 보호막을 개재하여 상기 반도체 기판 상에 형성되고,
    상기 제 1 배선층은 제 1 접속부를 통해 상기 반도체 소자의 상기 제 1 영역에 접속되고, 상기 제 1 접속부는 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상에 형성된 상기 보호막에 형성되고,
    상기 제 2 배선층은 제 2 접속부를 통해 상기 반도체 소자의 상기 제 2 영역에 접속되고, 상기 제 2 접속부는 상기 전자 부품에 대면하는 상기 반도체 기판의 표면 상에 형성된 상기 보호막에 형성되고,
    상기 제 1 관통 전극은 상기 제 1 전극에 대향하고,
    상기 제 2 관통 전극은 상기 제 2 전극에 대향하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 반도체 기판은 P층과, 당해 P층의 일부에 설치된 N층으로 이루어지고,
    상기 반도체 소자의 제 1 영역이 상기 N층으로 이루어지고, 상기 반도체 소자의 제 2 영역이 상기 P층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 보호막은 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 전자 부품을 광 투과성을 갖는 광 투과 부재에 의해 상기 기판 상에 밀봉하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020070056508A 2006-06-16 2007-06-11 반도체 장치, 그 제조 방법, 및 기판 KR101314713B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00168166 2006-06-16
JP2006168166 2006-06-16

Publications (2)

Publication Number Publication Date
KR20070120028A KR20070120028A (ko) 2007-12-21
KR101314713B1 true KR101314713B1 (ko) 2013-10-07

Family

ID=38476062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070056508A KR101314713B1 (ko) 2006-06-16 2007-06-11 반도체 장치, 그 제조 방법, 및 기판

Country Status (4)

Country Link
US (1) US8148738B2 (ko)
EP (1) EP1868245B1 (ko)
KR (1) KR101314713B1 (ko)
TW (1) TWI447935B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313943B (en) * 2006-10-24 2009-08-21 Chipmos Technologies Inc Light emitting chip package and manufacturing thereof
JP4961617B2 (ja) * 2007-10-01 2012-06-27 新光電気工業株式会社 配線基板とその製造方法及び半導体装置
DE102007060632A1 (de) * 2007-12-17 2009-06-18 Robert Bosch Gmbh Verfahren zum Herstellen eines Kappenwafers für einen Sensor
JP2010080800A (ja) * 2008-09-29 2010-04-08 Seiko Instruments Inc 発光デバイス及びその製造方法
US8598684B2 (en) * 2009-04-06 2013-12-03 Shinko Electric Industries Co., Ltd. Semiconductor device, and method of manufacturing the same
US8390083B2 (en) 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
KR101143473B1 (ko) * 2010-05-06 2012-05-08 (주) 이피웍스 웨이퍼 레벨 엘이디 인터포저
US8552458B2 (en) * 2010-06-26 2013-10-08 SemiLEDs Optoelectronics Co., Ltd. Side by side light emitting diode (LED) having separate electrical and heat transfer paths
TWI423488B (zh) * 2010-07-12 2014-01-11 Optromax Electronics Co Ltd 發光二極體封裝結構
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
WO2012086517A1 (ja) * 2010-12-20 2012-06-28 ローム株式会社 発光素子ユニットおよび発光素子パッケージ
CN103383983A (zh) * 2012-05-02 2013-11-06 茂邦电子有限公司 发光二极管封装及所使用的pcb式散热基板与其制法
DE102012104494A1 (de) 2012-05-24 2013-11-28 Epcos Ag Leuchtdiodenvorrichtung
JP2014220361A (ja) * 2013-05-08 2014-11-20 株式会社東芝 静電気保護素子および発光モジュール
US20140335635A1 (en) * 2013-05-10 2014-11-13 Osram Sylvania Inc. Electronic assemblies including a subassembly film and methods of producing the same
TWI552234B (zh) 2013-08-29 2016-10-01 財團法人工業技術研究院 基板、其製造方法及其應用
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
JP6539035B2 (ja) * 2014-01-08 2019-07-03 ローム株式会社 チップ部品
TWI609151B (zh) * 2014-02-25 2017-12-21 綠點高新科技股份有限公司 Lighting device and its manufacturing method
DE102014105188A1 (de) 2014-04-11 2015-10-15 Osram Opto Semiconductors Gmbh Halbleiterchip, optoelektronisches Bauelement mit Halbleiterchip und Verfahren zur Herstellung eines Halbleiterchips
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
KR102412600B1 (ko) 2015-07-03 2022-06-23 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 및 발광 모듈
JP6536325B2 (ja) * 2015-09-30 2019-07-03 日亜化学工業株式会社 発光装置
CN106711135A (zh) * 2017-01-09 2017-05-24 丽智电子(昆山)有限公司 一种模组化的光电二极管封装器件
CN106783834A (zh) * 2017-01-09 2017-05-31 丽智电子(昆山)有限公司 一种模组化的光电二极管封装制造方法
JP7055109B2 (ja) * 2019-01-17 2022-04-15 三菱電機株式会社 半導体装置
KR102275360B1 (ko) * 2019-01-22 2021-07-09 안상정 반도체 발광소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121686A1 (en) 2003-12-09 2005-06-09 Bernd Keller Semiconductor light emitting devices and submounts and methods for forming the same
KR20060045682A (ko) * 2004-04-17 2006-05-17 엘지전자 주식회사 발광 장치 와 그의 제조방법 및 그를 이용한 발광 시스템
WO2006054616A1 (en) * 2004-11-22 2006-05-26 Matsushita Electric Industrial Co., Ltd. Light-emitting device, light-emitting module, display unit, lighting unit and method for manufacturing light-emitting device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054716A (en) * 1997-01-10 2000-04-25 Rohm Co., Ltd. Semiconductor light emitting device having a protecting device
JP2000077722A (ja) 1998-08-28 2000-03-14 Matsushita Electronics Industry Corp 半導体発光装置
JP4296644B2 (ja) * 1999-01-29 2009-07-15 豊田合成株式会社 発光ダイオード
DE10216008A1 (de) * 2001-04-12 2002-10-24 Toyoda Gosei Kk LED-Lampe
CN101789482B (zh) * 2003-03-10 2013-04-17 丰田合成株式会社 固体元件装置及其制造方法
US6876008B2 (en) * 2003-07-31 2005-04-05 Lumileds Lighting U.S., Llc Mount for semiconductor light emitting device
CN101032034A (zh) * 2004-06-30 2007-09-05 克里公司 用于封装发光器件的芯片级方法和芯片级封装的发光器件
WO2006011766A1 (en) * 2004-07-28 2006-02-02 Epivalley Co., Ltd. Optical device with photo detector
US7402842B2 (en) * 2004-08-09 2008-07-22 M/A-Com, Inc. Light emitting diode package
KR100881384B1 (ko) * 2004-08-18 2009-02-02 가부시끼가이샤 도꾸야마 발광 소자 탑재용 서브 마운트, 발광 소자 탑재용 서브 마운트의 제조 방법 및 복합 발광 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121686A1 (en) 2003-12-09 2005-06-09 Bernd Keller Semiconductor light emitting devices and submounts and methods for forming the same
KR20060045682A (ko) * 2004-04-17 2006-05-17 엘지전자 주식회사 발광 장치 와 그의 제조방법 및 그를 이용한 발광 시스템
WO2006054616A1 (en) * 2004-11-22 2006-05-26 Matsushita Electric Industrial Co., Ltd. Light-emitting device, light-emitting module, display unit, lighting unit and method for manufacturing light-emitting device

Also Published As

Publication number Publication date
TW200802996A (en) 2008-01-01
US8148738B2 (en) 2012-04-03
EP1868245B1 (en) 2019-09-11
EP1868245A3 (en) 2013-04-10
TWI447935B (zh) 2014-08-01
US20070290329A1 (en) 2007-12-20
EP1868245A2 (en) 2007-12-19
KR20070120028A (ko) 2007-12-21

Similar Documents

Publication Publication Date Title
KR101314713B1 (ko) 반도체 장치, 그 제조 방법, 및 기판
JP5394617B2 (ja) 半導体装置及び半導体装置の製造方法及び基板
JP6729003B2 (ja) 半導体装置および半導体装置の製造方法
US8217416B2 (en) Light emitting device package and method for fabricating the same
KR101525715B1 (ko) 광전 반도체 칩을 위한 지지부 및 반도체 칩
US11876131B2 (en) Semiconductor device
US20150108533A1 (en) Light-emitting device
TWI414082B (zh) 具有過電壓保護之發光二極體晶片
TWI491084B (zh) 載體基板及製造半導體晶片之方法
JP2006210777A (ja) 半導体装置
EP1605508A2 (en) Surface-mount chip-scale package
JP2013098316A (ja) 炭化珪素半導体装置
EP2690677A1 (en) Light-emitting-element base substrate, and led device
JP2007266435A (ja) 半導体装置および半導体パッケージ
US9006830B2 (en) Semiconductor device
US10600777B1 (en) Semiconductor device
KR20170085055A (ko) 광전 반도체 소자 및 광전 반도체 소자를 포함하는 장치
JP2014067934A (ja) 実装基板の製造方法および実装基板
JP2014056994A (ja) 実装基板および発光装置
US20230082976A1 (en) Semiconductor device
CN106663641B (zh) 电子部件
JP5265932B2 (ja) 半導体装置
JP2007141874A (ja) サージ保護用半導体装置
JP2014056996A (ja) 実装基板および発光装置
KR20140068600A (ko) 제너 다이오드를 갖는 반도체 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 6