KR20140068600A - 제너 다이오드를 갖는 반도체 디바이스 - Google Patents

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Abstract

본 발명의 일 실시예는 제너 다이오드를 갖는 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 게이트 전극의 하부에 다수의 제너 다이오드 영역을 형성함으로써, 제너 길이를 증가시켜 제너 효율을 향상시키고, 이에 따라 정전기 내압을 향상시키는데 있다.
이를 위해 본 발명은 제1도전형 반도체 영역; 상기 제1도전형 반도체 영역 위에 형성된 제1절연막; 상기 제1절연막 위에 배열되어 형성된 다수의 제너 다이오드 영역; 상기 제너 다이오드 영역 각각의 내측에 게이트 콘택 영역을 통하여 접속된 게이트 전극; 및 상기 제너 다이오드 영역의 외측에 소스 콘택 영역을 통하여 접속된 소스 전극을 포함하는 제너 다이오드를 갖는 반도체 디바이스를 개시한다.

Description

제너 다이오드를 갖는 반도체 디바이스{Semiconductor device having Zener diode}
본 발명의 일 실시예는 제너 다이오드를 갖는 반도체 디바이스에 관한 것이다.
도 1에 도시된 바와 같이, 일반적으로 전계효과 트랜지스터는 소스 전극, 드레인 전극 및 게이트 전극을 포함하며, 인체 또는 기계로부터 트랜지스터에 방사되는 정전기로부터 트랜지스터를 보호하기 위해 게이트 전극과 소스 전극 사이에 다수의 제너 다이오드가 형성될 수 있다.
그런데, 이러한 종래의 제너 다이오드는 서로 마주보는 게이트-소스 사이의 제너 길이가 상대적으로 짧게 형성됨으로써 제너 효율이 작고 따라서 정전기 내압이 낮은 문제가 있다.
대한민국 공개특허 제10-2009-0074181호(공개일자: 2009년7월6일)
본 발명의 일 실시예는 게이트 전극의 하부에 다수의 제너 다이오드 영역을 형성함으로써, 제너 길이를 증가시켜 제너 효율을 향상시키고, 이에 따라 정전기 내압을 향상시키는 제너 다이오드를 갖는 반도체 디바이스를 제공한다.
본 발명의 일 실시예에 따른 제너 다이오드를 갖는 반도체 디바이스는 제1도전형 반도체 영역; 상기 제1도전형 반도체 영역 위에 형성된 제1절연막; 상기 제1절연막 위에 배열되어 형성된 다수의 제너 다이오드 영역; 상기 제너 다이오드 영역 각각의 내측에 게이트 콘택 영역을 통하여 접속된 게이트 전극; 및 상기 제너 다이오드 영역의 외측에 소스 콘택 영역을 통하여 접속된 소스 전극을 포함한다.
상기 다수의 제너 다이오드 영역은 상기 제1절연막과 상기 게이트 전극의 사이에 형성될 수 있다. 상기 소스 콘택 영역은 상기 게이트 전극의 외측에 형성될 수 있다.
상기 다수의 제너 다이오드 영역 각각은 평면의 형태가 삼각형, 사각형, 오각형, 육각형 및 원형 중 선택된 어느 하나의 형태일 수 있다. 상기 게이트 콘택 영역은 평면의 형태가 삼각형, 사각형, 오각형, 육각형 및 원형 중 선택된 어느 하나의 형태일 수 있다.
상기 다이오드 영역은 제1도전형 폴리실리콘 영역; 및 상기 제1도전형 폴리실리콘 영역에 서로 이격된 다수의 띠 형태로 형성된 제2도전형 폴리실리콘 영역을 포함할 수 있다. 상기 게이트 콘택 영역은 일측의 상기 제1도전형 폴리실리콘 영역에 형성되고, 상기 소스 콘택 영역은 타측의 상기 제1도전형 폴리실리콘 영역에 형성될 수 있다.
본 발명의 일 실시예는 게이트 전극의 하부에 다수의 제너 다이오드 영역을 형성함으로써, 제너 길이를 증가시켜 제너 효율을 향상시키고, 이에 따라 정전기 내압을 향상시키는 제너 다이오드를 갖는 반도체 디바이스를 제공한다.
도 1은 종래의 제너 다이오드를 갖는 반도체 디바이스를 도시한 회로도이다.
도 2a는 게이트 전극 및 소스 전극이 형성되기 전의 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 부분 평면도이고, 도 2b는 게이트 전극 및 소스 전극이 형성된 이후의 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 부분 평면도이며, 도 2c는 도 2b의 2c-2c선을 취한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 2a는 게이트 전극(170) 및 소스 전극(180)이 형성되기 전의 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 도시한 부분 평면도이고, 도 2b는 게이트 전극(170) 및 소스 전극(180)이 형성된 이후의 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 도시한 부분 평면도이며, 도 2c는 도 2b의 2c-2c선을 취한 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제너 다이오드를 갖는 반도체 디바이스(100)는 제1도전형 반도체 기판(110), 제1도전형 반도체 영역(120), 제1절연막(130), 제너 다이오드 영역(140), 제2절연막(160), 게이트 전극(170), 소스 전극(180) 및 드레인 전극(190)을 포함한다.
제1도전형 반도체 기판(110)은, 일례로 n+형 반도체 기판일 수 있다. 즉, 제1도전형 반도체 기판(110)은 인(P), 비소(As) 또는 안티모니(Sb)와 같은 15족의 불순물이 주입되어 형성된 n+형 반도체 기판일 수 있다.
제1도전형 반도체 영역(120)은, 일례로 제1도전형 반도체 기판(110) 위에 일정 두께로 형성된 n-형 에피텍셜층일 수 있다. 이러한 제1도전형 반도체 영역(120)의 두께 및 농도는 대체로 전력 반도체 디바이스에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자이다.
제1절연막(130)은, 일례로 제1도전형 반도체 영역(120)의 표면에 형성된 실리콘 산화막 또는 실리콘 질화막일 수 있다.
제너 다이오드 영역(140)은, 제1절연막(130) 위에 형성된다. 이러한 제너 다이오드 영역(140)을 좀더 구체적으로 설명한다.
제너 다이오드 영역(140)은 제1절연막(130)과 게이트 전극(170)의 사이에 다수개가 배열되어 형성된다. 좀더 구체적으로, 다수의 제너 다이오드 영역(140)이 제1절연막(130)과 게이트 전극(170)의 사이에 다수의 행과 열을 가지며 배열된다.
이러한 다수의 제너 다이오드 영역(140) 각각은 평면의 형태가 삼각형, 사각형, 오각형, 육각형, 원형 및 그 등가 형태 중 선택된 어느 하나의 형태일 수 있다. 이에 따라, 게이트 콘택 영역(141) 역시 평면의 형태가 삼각형, 사각형, 오각형, 육각형, 원형 및 그 등가 형태 중 선택된 어느 하나의 형태일 수 있다. 물론, 이러한 형태는 본 발명의 이해를 위한 일례에 불과하며, 이로서 본 발명이 한정되지 않는다.
또한, 상기 제너 다이오드 영역(140)은 제1도전형 폴리실리콘 영역(143)과, 제1도전형 폴리실리콘 영역(143)에 서로 이격된 다수의 띠 형태로 형성된 제2도전형 폴리실리콘 영역(144)을 포함한다.
여기서, 게이트 콘택 영역(141)은 일측의 상기 제1도전형 폴리실리콘 영역(143)에 형성되고, 소스 콘택 영역(142)은 타측의 상기 제1도전형 폴리실리콘 영역(143)에 형성된다. 다르게 설명하면, 게이트 콘택 영역(141)은 제너 다이오드 영역(140)의 내측인 제1도전형 폴리실리콘 영역(143)에 형성되고, 소스 콘택 영역(142)은 제너 다이오드 영역(140)의 외측 즉, 게이트 전극(170)의 외측인 제1도전형 폴리실리콘 영역(143)에 형성된다.
제2절연막(160)은, 다이오드 영역(140) 위에 형성되어, 게이트 콘택 영역(141) 및 소스 콘택 영역(142)이 정의되도록 한다. 또한, 제2절연막(160)은 제너 다이오드 영역(140) 위에 형성되어, 게이트 전극(170) 또는 소스 전극(180)과의 불필요한 전기적 쇼트가 발생되지 않도록 한다.
게이트 전극(170)은, 제2절연막(160) 위에 형성되며, 이는 제2절연막(160)에 형성된 게이트 콘택 영역(141)을 통하여 제너 다이오드 영역(140)의 일측에 전기적으로 연결된다. 즉, 게이트 전극(170)은 게이트 콘택 영역(141)을 통하여 제너 다이오드 영역(140)을 이루는 일측의 제1도전형 폴리실리콘 영역(143)에 전기적으로 연결된다. 참고로, 게이트 전극(170)은 대략 사각 형태로 형성되며, 이러한 사각 형태의 게이트 전극(170)에 와이어가 본딩되어 외부 게이트 리드와 전기적으로 연결된다.
소스 전극(180)은, 제2절연막(160) 위에 형성되며, 이는 제2절연막(160)에 형성된 소스 콘택 영역(142)을 통하여 제너 다이오드 영역(140)의 외측에 전기적으로 연결된다. 즉, 소스 전극(180)은 소스 콘택 영역(142)을 통하여 제너 다이오드 영역(140) 외측의 제1도전형 폴리실리콘 영역(143)에 전기적으로 연결된다. 참고로, 소스 전극(180)은 게이트 전극(170)의 외측에 넓게 형성되며, 이러한 소스 전극(180)에 다수의 와이어가 본딩되어 외부 소스 리드에 전기적으로 연결된다.
드레인 전극(190)은 제1도전형 반도체 기판(110)의 하면에 넓게 형성되며, 이는 솔더 등을 통하여 하부의 드레인 리드(또는 탑재판)에 전기적으로 접속된다.
더불어, 게이트 전극(170), 소스 전극(180) 및 드레인 전극(190)은 금(Au), 은(Ag), 니켈(Ni), 팔라듐(Pd), 솔더 및 그 합금으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 게이트 전극(170)의 하부에 형성된 다수의 제너 다이오드 영역(140)을 포함함으로써, 제너 길이가 충분히 증가되어 제너 효율이 향상되고, 이에 따라 정전 내압이 큰 제너 다이오드를 갖는 반도체 디바이스(100)가 얻어진다.
다르게 설명하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제너 다이오드의 길이가 종래에 비해 크게 증가함으로써, 정전 내압이 향상된다.
이상에서 설명한 것은 본 발명에 따른 제너 다이오드를 갖는 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 디바이스
110; 제1도전형 반도체 기판 120; 제1도전형 반도체 영역
130; 제1절연막 140; 제너 다이오드 영역
141; 게이트 콘택 영역 142; 소스 콘택 영역
143; 제1도전형 폴리실리콘 영역 144; 제2도전형 폴리실리콘 영역
160; 제2절연막 170; 게이트 전극
180; 소스 전극 190; 드레인 전극

Claims (7)

  1. 제1도전형 반도체 영역;
    상기 제1도전형 반도체 영역 위에 형성된 제1절연막;
    상기 제1절연막 위에 배열되어 형성된 다수의 제너 다이오드 영역;
    상기 제너 다이오드 영역 각각의 내측에 게이트 콘택 영역을 통하여 접속된 게이트 전극; 및
    상기 제너 다이오드 영역의 외측에 소스 콘택 영역을 통하여 접속된 소스 전극을 포함함을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 다수의 제너 다이오드 영역은 상기 제1절연막과 상기 게이트 전극의 사이에 형성됨을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 소스 콘택 영역은 상기 게이트 전극의 외측에 형성됨을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 다수의 제너 다이오드 영역 각각은 평면의 형태가 삼각형, 사각형, 오각형, 육각형 및 원형 중 선택된 어느 하나의 형태인 것을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 게이트 콘택 영역은 평면의 형태가 삼각형, 사각형, 오각형, 육각형 및 원형 중 선택된 어느 하나의 형태인 것을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 다이오드 영역은 제1도전형 폴리실리콘 영역; 및
    상기 제1도전형 폴리실리콘 영역에 서로 이격된 다수의 띠 형태로 형성된 제2도전형 폴리실리콘 영역을 포함함을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 게이트 콘택 영역은 일측의 상기 제1도전형 폴리실리콘 영역에 형성되고,
    상기 소스 콘택 영역은 타측의 상기 제1도전형 폴리실리콘 영역에 형성됨을 특징으로 하는 제너 다이오드를 갖는 반도체 디바이스.
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