KR20070120028A - 반도체 장치 및 그 제조 방법 - Google Patents

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미츠토시 히가시
나오유키 고이즈미
유이치 다구치
아키노리 시라이시
마사히로 스노하라
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 장치(100)에서, 발광소자(120)는 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)의 불순물 확산 영역에서, N 도전형 불순물이 P층(104)에 주입되는 한편, P 도전형의 층(104), 및 N층(106)이 형성되고, 그 후 주입된 불순물이 N층(106)을 구성하도록 확산된다. 반도체 장치로 이루어진 제너 다이오드(108)는 P층(104)과 N층(106)에 의해 형성된다.
불순물 확산 영역, 관통 전극, 광 투과면, 제너 다이오드

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 장치의 일례를 나타내는 종단면도.
도 2는 본 발명에 따른 반도체 장치의 실시예 1을 나타내는 평면도.
도 3a는 도 2에 지시된 선 IIA-IIA를 따라 절단한 종단면도.
도 3b는 도 2에 지시된 선 IIB-IIB를 따라 절단한 종단면도.
도 4a는 발광 소자(120)의 전극 패턴을 나타내는 평면도.
도 4b는 각각의 접속부, N층, 및 반도체 소자(102)의 배선층 간의 위치 관계를 나타내는 평면도.
도 4c는 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계를 나타내는 다이어그램.
도 4d는 본체(140)를 나타내는 평면도.
도 5a는 실시예 1의 제조 방법의 (제 1) 단계를 설명하는 다이어그램.
도 5b는 실시예 1의 제조 방법의 (제 2) 단계를 설명하는 다이어그램.
도 5c는 실시예 1의 제조 방법의 (제 3) 단계를 설명하는 다이어그램.
도 5d는 실시예 1의 제조 방법의 (제 4) 단계를 설명하는 다이어그램.
도 5e는 실시예 1의 제조 방법의 (제 5) 단계를 설명하는 다이어그램.
도 5f는 실시예 1의 제조 방법의 (제 6) 단계를 설명하는 다이어그램.
도 5g는 실시예 1의 제조 방법의 (제 7) 단계를 설명하는 다이어그램.
도 5h는 실시예 1의 제조 방법의 (제 8) 단계를 설명하는 다이어그램.
도 5i는 실시예 1의 제조 방법의 (제 9) 단계를 설명하는 다이어그램.
도 5j는 실시예 1의 제조 방법의 (제 10) 단계를 설명하는 다이어그램.
도 5k는 실시예 1의 제조 방법의 (제 11) 단계를 설명하는 다이어그램.
도 5l는 실시예 1의 제조 방법의 (제 12) 단계를 설명하는 다이어그램.
도 5m는 실시예 1의 제조 방법의 (제 13) 단계를 설명하는 다이어그램.
도 5n는 실시예 1의 제조 방법의 (제 14) 단계를 설명하는 다이어그램.
도 6a는 본 발명에 따른 반도체 장치의 실시예 2를 나타내는 종단면도.
도 6b는 도 6a에 지시된 선 VIB-VIB를 따라 절단된, 반도체 장치를 예시하는 측단면도.
도 7a는 본 발명에 다른 반도체 장치의 실시예 3을 나타내는 종단면도.
도 7b는 도 7a에 지시된 선 VIIB-VIIB를 따라 절단된, 반도체 장치를 예시하는 측단면도.
도 8a는 본 발명에 따른 반도체 장치의 실시예 4를 나타내는 종단면도.
도 8b는 도 8a에 지시된 선 VIIIB-VIIIB을 따라 절단된, 반도체 장치를 예시하는 측단면도.
도 9a는 본 발명에 따른 반도체 장치의 실시예 5를 나타내는 종단면도.
도 9b는 도 9a에 지시된 선 IXB-IXB를 따라 절단된, 반도체 장치를 예시하는 측단면도.
도 10a는 본 발명에 따른 반도체 장치의 실시예 6을 나타내는 종단면도.
도 10b는 도 10a에 지시된 선 XB-XB를 따라 절단된, 반도체 장치를 예시하는 측단면도.
도면의 주요 부분에 대한 부호의 설명
100 ‥‥ 반도체 장치 102 ‥‥ 반도체 기판
106 ‥‥ N층 113 ‥‥ N층 접속부
114A,114B ‥‥ 배선층 115 ‥‥ P층 접속부
116,118 ‥‥ 범프 120 ‥‥ 발광 소자
122 ‥‥ 제 1 전극 124 ‥‥ 제 2 전극
130 ‥‥ 밀봉 구조 부재 134 ‥‥ 프레임부
146A,146B ‥‥ 외부 접속 단자 150 ‥‥ 탑재 구조
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 기판상에 탑재된 소자 및 그 소자에 접속된 전기적 구성요소로 갖춰진 반도체 장치에 관한 것이고, 또한 이러한 반도체 장치의 제조 방법에 관한 것이다.
예를 들면, LED(발광 다이오드)로 구성된 발광 소자가 기판상에 탑재되는 경우, 정전기 에너지에 의해 야기되는 고전압이 발광 소자에 인가되는 것을 피하기 위해, 발광 소자에 제너 다이오드를 접속하여 발광 소자를 보호한다(예를 들면, 특허 문헌 1 참조).
도 1은 종래의 반도체 장치에 관한 일례를 나타내는 종단면도이다. 도 1에 나타낸 바와 같이, 반도체 장치(10)는, 제너 다이오드(14)가 수지 재료나 세라믹 중 어느 하나로 이루어진 기판(12)상에 접착제(15)에 의해 고정되는 단계, 발광 소자(16)가 제너 다이오드(14) 상에 적층된 상태 하에서 땜납 범프를 채용함으로써 제너 다이오드(14)의 상면의 단자에 접속되는 단계, 그 후 제너 다이오드(14)와 발광 소자(16)가 광 투과 특성을 갖는 수지 재료에 의해 밀봉되는 단계로 제조된다. 그 후, 제너 다이오드(14)로부터 뻗은 와이어(20)가 관통 전극(22)에 접속되고, 또한 관통 전극(22)으로부터 아래쪽으로 늘어난 단자(24)는 기판(12)의 하면으로부터 돌출된다.
[특허 문헌 1]
JP-A-2000-77722
상기한 종래의 구조에서는, 발광 소자(16)의 크기보다 더 큰 크기를 갖는 제너 다이오드(14)가 기판(12)상에 탑재되고, 발광 소자(16)는 더 큰 제너 다이오드(14) 상에 적층된다. 결과적으로, 종래의 반도체 장치는 거의 조밀하게 제조될 수 없다. 게다가, 와이어(20)가 접속되는 공간은 발광 소자(16)의 외측에 있을 것이 요구되고, 관통 전극(22)은 제너 다이오드(14)의 외측에 배치된다. 결과적으로, 발광 소자(16)의 크기에 비하여 설치 공간(면적)이 매우 커진다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위한 것으로서, 상기 설명한 문제를 해결할 수 있는 반도체 장치의 제공 및 이 반도체 장치의 제조 방법의 제공을 목적으로 한다.
상기한 문제를 해결하기 위해, 본 발명은 후술하는 수단으로 구성된다.
본 발명에 따르면,
기판, 및
상기 기판상에 탑재된 전자 부품을 포함하는 반도체 장치가 제공되는데,
상기 기판은 반도체 기판이고,
반도체 기판의 불순물 확산 영역 내에 형성되는 반도체 소자의 영역이 전자 부품에 전기적으로 접속된다.
반도체 소자는 상이한 도전형을 갖는 적어도 2개의 영역에 의해 형성되는 것이 바람직하다.
반도체 소자는 소정의 전압 이상의 전압이 전자 부품에 인가되는 것을 피할 수 있는 제너 다이오드가 바람직하다.
전자 부품에 전기적으로 접속되는 복수의 관통 전극은 반도체 기판 내에 형성되고,
복수의 관통 전극은 전자 부품의 제 1 전극에 접속되는 제 1 관통 전극, 및
전자 부품의 제 2 전극에 접속되는 제 2 관통 전극을 포함하는 것이 바람직 하다.
반도체 소자의 제 1 영역은 제 1 전극에 접속되고, 반도체 소자의 제 2 영역은 제 2 전극에 접속되는 것이 바람직하다.
반도체 기판은 실리콘 기판이 바람직하다.
전자 부품은 광 투과 특성을 갖는 광 투과면이 설치된 밀봉 구조 부재에 의해 기판상에 밀봉되는 것이 바람직하다.
또한, 전자 부품이 기판상에 탑재되는 반도체 장치의 제조 방법으로서,
상기 기판을 반도체 기판에 의해 형성하는 단계,
반도체 기판의 불순물 확산 영역 내에 반도체 소자를 구성하는 영역을 형성하는 단계,
반도체 소자에 전기적으로 접속되는 배선층을 반도체 기판상에 형성하는 단계, 및
상기 배선층에 전자 부품을 접속하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
반도체 장치 제조 방법은
전자 부품에 전기적으로 접속되는 복수의 관통 전극을 반도체 기판 내에 형성하는 단계를 더 포함하는 것이 바람직하다.
반도체 장치 제조 방법은
광 투과 특성을 갖는 광 투과 부재에 의해 기판상에 전자 부품을 밀봉하는 단계를 더 포함하는 것이 바람직하다.
상기 반도체 장치에서, 전자 부품으로는 광 기능 소자가 될 수 있다.
상기 반도체 장치 제조 방법에서, 전자 부품으로는 광 기능 소자가 될 수 있다.
기판은 상이한 도전형을 갖는 제 1 영역 및 제 2 영역에 의해 형성된 반도체 소자를 포함하는 것이 바람직하다.
상기 기판은
상기 반도체 소자의 제 1 전극에 접속되는 제 1 관통 전극, 및
상기 반도체 소자의 제 2 전극에 접속되는 제 2 관통 전극을 더 포함하는 것이 바람직하다.
상기 기판은
상기 반도체 소자의 제 1 영역은 제 1 전극에 접속되고,
상기 반도체 소자의 제 2 영역은 제 2 전극에 접속되는 것이 바람직하다.
본 발명의 반도체 장치에 따르면, 기판이 반도체 기판에 의해 형성되고, 반도체 기판의 불순물 확산 영역 내에 형성된 반도체 소자가 전자 부품에 전기적으로 접속된다. 결과적으로, 본 발명의 반도체 장치는 대단히 조밀하게 제조될 수 있고, 또한 기판상에 제너 다이오드를 탑재함으로써 형성되는 종래의 반도체 장치와 비교하여 반도체 장치의 설치 공간을 크게 감소시킬 수 있다.
이제 도면을 참조하여, 본 발명을 실시하는 최적의 실시예를 설명한다.
[실시예 1]
도 2는 본 발명에 따른 반도체 장치(100)의 실시예 1을 예시하는 평면도이 다. 도 3a는 도 2에 나타낸 선 IIA-IIA를 따라 절단된, 반도체 장치(100)의 종단면도이다. 도 3b는 도 2에 나타낸 다른 선 IIB-IIB를 따라 절단된, 반도체 장치(100)의 다른 종단면도이다. 도 2, 도 3a 및 도 3b에 나타낸 바와 같이, 반도체 장치(100)에서, LED(발광 다이오드)로 구성된 발광 소자(광 기능 소자(optical functional element))(120) 등은 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)이 실리콘(Si)에 의해 형성됨과 동시에, P 도전형 불순물(예를 들면, 붕소(B) 등)이 첨가되는 P층(104), 및 N층(106)은 반도체 기판(102)의 불순물 확산 영역 내에 형성된다. N 도전형 불순물(예를 들면, 안티몬, 비소, 인 등)은 P층(104)에 주입되고, N층(106)을 구성하도록 확산된다. 실시예 1의 반도체 기판(102)은 전체 영역이 P형 불순물이 미리 확산된 불순물 확산 영역이 되고, N층(106)이 이 P층(104)의 일부에 도핑되는 방식으로 구성된다. 그 후, N층(106)은 발광 소자(120)가 탑재되는 탑재 면의 측(즉, 도 3b에 나타낸 상면 측) 상의 중앙부 주변에 형성된다.
반도체 소자로 이루어진 제너 다이오드(108)는 상기한 P층(104) 및 N층(106)에 의해 형성된다. 실시예 1에서, 제너 다이오드(108)를 형성하는 방법으로서, 반도체 기판(102)의 불순물 확산 영역으로 이온화된 N형 불순물을 도핑하도록 N형 불순물이 하기한 이온 주입법을 채용함으로써 이온화되는 방법이 채용된다.
또한, 복수의 관통 전극(110)은 반도체 기판(102) 내에 형성되는데, 이 관통 전극(110)은 반도체 기판(102)의 상면과 하면 사이를 관통한다. 관통 전극(110)은 발광 소자(120)의 제 1 전극(+)(122)에 접속된 제 1 관통 전극(110A), 및 발광 소 자(120)의 제 2 전극(-)(124)에 접속된 제 2 관통 전극(110B)을 포함하도록 형성된다. 또한, 실시예 1에서, N층(106)은 발광 소자(120)가 탑재되는 영역의 우측 주변부의 근처에 형성되므로, 관통 전극(110A)은 관통 전극(110B)에 가깝게 위치할 수 있다.
발광 소자(120)의 제 1 및 제 2 전극(122,124)은 반도체 기판(102)상에 형성된 배선층(114A,114B)에 접속되는 범프(예를 들면, Au로 이루어진 Au 범프)(116,118) 상에 설치되고, 발광 소자(120)는 범프(116,118) 및 배선층(114A,114B)을 통하여 상기한 관통 전극(110(110A,110B))에 전기적으로 접속된다.
또한, 관통 전극(110(110A,110B))의 하부 에지는 반도체 기판(102)의 하면의 측상에 형성된 배선층(114C,114D)에 접속되고, 이들 배선층(114C,114D)은 본체(40) 상의 땜납 범프(160,162)에 결합된다.
게다가, 절연층으로 기능하는 산화막(실리콘 산화막)(112)은 반도체 기판(102)의 표면에 형성된다. 반도체 기판(102)의 표면에 있어서, 예를 들면 이 반도체 기판(102)과 관통 전극(110) 사이 및 배선층(114C,114D) 사이가 상기한 산화막(112)에 의해 절연된다. 또한, 예를 들면 Cu/Ni/Au판형 층으로 이루어진 배선층(114A,114B)은 반도체 기판(102)의 상면측 상에 형성된다. 배선층(114A,114B)은 이들 배선층(114A,114B)이 관통 전극(110A,110B)의 상부 에지에 전기적으로 접속되는 위치에 형성된다. 또한, 일 배선층(114A)은 발광 소자(120)가 탑재되는 영역 하에 형성된 N층 접속부(113)(도 2에서 절선으로 나타낸 원형부)를 통하여 N층(106)에 전기적으로 접속된다. 다른 배선층(114B)은 발광 소자(120)가 탑재되는 영역의 외측(도 2 및 도 3a에서 좌측 위치의 외측 위치) 상에 형성된 P층 접속부(115)(도 2에서 절선으로 나타낸 원형부)에 전기적으로 접속된다.
도 4a에 절선으로 지시한 바와 같이, 발광 소자(120)에서, 제 1 전극(+)(122) 및 제 2 전극(-)(124)은 발광 소자(120)의 하면에 직사각형 형태로 형성된다. 발광 소자(120)의 내부의 반도체에 의해 제조된 발광 다이오드(LED)는 이들 제 1 및 제 2 전극(122,124) 사이에 형성된다.
발광 소자(120)의 전극(122,124)은 범프(116,118) 및 배선층(114A,114B)을 통하여 관통 전극(110A,110B)에 접속된다. 게다가, P층(104) 및 N층(106)은 제너 다이오드(108)에 대하여 병렬로 배선층(114A,114B)을 통하여 접속된다(후술하는 도 4c 참조).
도 4b에서 절선으로 나타낸 바와 같이, 반도체 기판(102)상에서, N층 접속부(113) 및 N층(106)은 N층 접속부(113) 및 N층(106)이 범프(116,118)(관통 전극(110A,110B)) 사이에 위치하는 방식으로 형성된다. 또한, 도 4b에서 절선으로 나타낸 바와 같이, P층(104)을 배선층(114B)에 접속하는 P층 접속부(115)는 반도체 기판(102) 상의 범프(118)(관통 전극(110B))의 측부 상에 형성된다. 결과적으로, 반도체 기판(102)에서, 제너 다이오드(108)의 특성이 N층 접속부(113)와 P층 접속부(115) 간의 거리, 및 관통 전극(110A)과 관통 전극(110B) 간의 거리에 기초하여 설정되는 한편, 반도체로 이루어진 제너 다이오드(108)는 N층 접속부(113)와 P층 접속부(115) 사이에 형성된다.
이 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계가 등가 회로에 의 해 표현되는 경우, 이 등가 회로는 도 4c에 나타낸 바와 같은 회로 배치로서 표현될 수 있다. 제너 다이오드(108)는 전자 사태 항복 영역(electron avalanche breakdown region)에서, 역전류가 제한되는 범위 내에서 역전류가 빠르게 증가하는 특성을 갖는다. 결과적으로, 발광 소자(120)의 제 1 전극(122)과 제 2 전극(124)은 전원의 +측 단자와 -측 단자에 접속되고, 또한 제너 다이오드(108)의 N층 접속부(113)와 P층 접속부(115)는 전원의 +측 단자와 -측 단자에 접속되므로, 발광 소자(120)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
도 4d에 예시된 바와 같이, 접속 단자(144A,144B)는 반도체 장치(100)가 탑재되는 탑재 영역 상에 형성되고, 외부 전원(도시 생략)에 접속되는 외부 접속 단자(146A,146B)는 본체(140) 상의 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 외부 접속 단자(146A,146B)가 접속 단자(144A,144B)에 접속되는 한편, 본체(140)의 상면에 형성된 한 패턴의 절연층(148)에 의해 노출되는 위치는 임의의 위치로 설정된다.
도 3a 및 도 3b에 나타낸 바와 같이, 배선층(114C,114D)은 발광 소자(120)가 접속되게 되는 반도체 기판(102) 측의 반대 측(하면 측) 상에 형성되고, 게다가 땜납 범프(160,162)가 배선층(114C,114D) 상에 형성된다. 배선층(114A,114B), Ni층 및 Au층은 범프(116,118)가 결합되는 상면 측 상에 Au층이 형성되는 방식으로 Cu층 상에 적층된다.
상기한 구조를 갖는 반도체 장치(100)에 따르면, 반도체 기판(102)의 불순물 확산 영역 내에 형성되는, 반도체로 이루어진 제너 다이오드(108)는 발광 소자(120)에 전기적으로 접속된다. 결과적으로, 반도체 장치(100)는 기판상에 제너 다이오드를 탑재함으로써 구성되는 종래의 반도체 장치와 비교하여 대단히 조밀하게 제조될 수 있고, 또한 크게 감소된 설치 공간에 제조될 수 있다.
또한, 발광 소자(120)는 반도체 기판(102)의 상면에 결합된 밀봉 구조 부재(130)에 의해 밀봉된다. 밀봉 구조 부재(130)는 직사각형 프레임 형태를 갖는 프레임부(134) 및 광 투과면을 갖는 투명 유리판(136)로 구성된다. 투명 유리판(136)은 프레임부(134)의 상부 개구가 이 투명 유리판(136)에 의해 꽉 닫히는 방식으로 프레임부(134)에 결합된다. 이렇게, 밀봉 구조 부재(130)는 반도체 기판(102) 및 그 밀봉 구조 부재(130) 사이에서 꽉 닫히는 내부 공간(132) 내로 발광 소자(120)를 저장하는 밀봉 구조를 갖는다.
후술하는 바와 같이, 실시예 1에서, 이러한 구조 부재는 프레임부(134)가 유리판(136)에 결합되는 조건하에서 미리 형성되므로, 밀봉 구조 부재(130)가 반도체 기판(102)의 상면에 결합된다. 또한, 프레임부(134)가 유리 부재에 의해 형성되는 경우, 밀봉 구조 부재(130)의 내부가 복합적인 방식으로 유리에 의해 형성되므로, 프레임부(134)의 하면은 반도체 기판(102)의 상면에 대하여 애노드 결합될 수 있다.
이와 달리, 반도체 기판(102)의 상면에 산화막(112)이 형성되는 한편, 밀봉 구조 부재(130)를 형성하는 다른 방법으로서, 채용된 방식, 예를 들면 도금법에 의 해 Cu와 같은 금속 재료가 직사각형 프레임 형태로 산화막(112) 상에 적층되어 프레임부(134)가 형성될 수 있다. 그 후, 프레임부(134)는 판 형태를 갖는 유리판(136)이 프레임부(134)의 상면과 중첩되는 조건 하에서 유리판(136)에 결합될 수 있다.
유리 프레임(134)의 하면이 실리콘으로 이루어진 기판(102)에 대한 애노드 결합에 의해 강하게 결합되므로, 밀봉 구조 부재(130)는 기밀 조건하에서 상기한 공간(132)을 밀봉할 수 있다. 결과적으로, 먼지 등이 발광 면(120A)에 부착되지 않는 방식으로 발광 소자(120)는 밀봉 구조 부재(130)에 의해 보호될 수 있는 한편, 발광 면(120A)으로부터 방출된 광은 유리판(136)을 투과한 후, 위쪽으로 향하게 된다.
상기한 반도체 장치(100)가 본체(140) 상에 탑재되므로, 탑재 구조(150)가 배치된다. 접속 단자(144A,144B)는 반도체 장치(100)가 탑재되는 탑재 영역 상에 형성되고, 외부 전원(도시 생략)에 접속되는 외부 접속 단자(146A,146B)는 본체(140) 상의 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 외부 접속 단자(146A,146B)는 탑재 영역에 인접하여 위치하는 부분 상에 형성된다. 또한, 절연층(148)은 접속 단자(144A,144B) 및 외부 접속 단자(146A,146B)의 주변부에 위치한다. 또한, 외부 접속 단자(146A,146B)가 접속 단자(144A,144B)에 접속되는 한편, 반도체 장치(100)는 땜납 범프(160,162)를 통하여 접속 단자(144A,144B)에 탑재된다.
이제, 도 5a 내지 도 5n을 참조하여, 상기한 반도체 장치(100) 및 탑재 구 조(150)의 제조 방법의 각각의 단계를 설명한다.
도 5a에 나타낸 (제 1) 단계에서, 반도체 기판(102)에 대응하는 실리콘 기판(202)(그 두께가, 예를 들면 750㎛)을 준비한다. 이 실리콘 기판(202)의 내부는 이 실리콘 기판(202)의 내부 전부에 P형 불순물이 첨가되게 되는 (P층(104)에 대응하는) 불순물 확산 영역이 된다.
도 5b에 지시된 (제 2) 단계에서, 이온 주입 목적 레지스트막(204)이 실리콘 기판(202)의 상면에 형성되고, 또한 이온 주입 목적 레지스트막(204)의 이온 주입 위치에 이온 주입 목적 개구(206)를 형성하도록 이온 주입 목적 레지스트막(204)의 표면이 패턴화된다.
도 5c에 나타낸 (제 3) 단계에서, 이온 주입 장치(도시 생략)를 작동하여 N형 불순물 기체를 이온화함으로써 높은 전기장에 의해 가속화된 이온이 실리콘 기판(202)의 표면의 개구(206)로부터 주입(도핑)되고, 이 이온 도핑부는 확산되어 N층(106)을 형성한다.
도 5d에 나타낸 (제 4) 단계에서, 이온 주입 목적 레지스트막(204)가 제거된 후, 실리콘 기판(202)의 상면에 이온 도핑 N층(106)의 오염 및 산화를 방지할 수 있는 질화막(208)이 보호막으로서 형성된다. 게다가, 상기한 질화막(208)에 대하여 패터닝 공정 처리를 실행하여 관통 전극(110)을 형성하는데 사용되는 개구(210)를 형성한다.
도 5e에 나타낸 (제 5) 단계에서, 관통 전극(110)용 홀(220)은 건식 에칭 공정 처리를 행함으로써 개구(210) 아래에 형성된다. 홀(220)은 실리콘 기판(202)의 두께보다 더 얕은 깊이(예를 들면, 200㎛의 깊이)로 형성된다. 그 후, 이면 연삭 공정 처리(back grinder process operation)에 의해 더 얇게 이루어지도록 실리콘 기판(202)의 하면이 삭제된다. 그 후, 홀(220)의 하부 에지가 하면 측에 노출될 때까지 이면 연삭 공정이 행해지고, 또한 실리콘 기판(202)의 두께가 반도체 기판(102)의 두께와 동일하게 된다.
도 5f에 지시된 (제 6) 단계에서, SiO2(예를 들면, 50Å의 두께)와 같은 (도 3a 및 도 3b에 나타낸 산화막(112)에 대응하는) 절연막(222)이 열산화법에 의해 실리콘 기판(202)의 하면 및 홀(220)의 내면에 형성된다. 그 후, 전원층(도시 생략)이 도금법에 의해 홀(220)의 적어도 내부 상에 형성된다.
도 5g에 지시된 (제 7) 단계에서, Cu 도금층(224)은 전원층으로부터 전력을 공급함으로써 전해 도금법에 의해 홀(220)의 내부 상에 증착되고, 그 후 증착된 Cu 도금층(224)이 성장되므로 관통 전극(110)이 홀(220) 내에 형성된다. 이 경우, 홀(220)만 노출되는 방식으로 레지스트(도시 생략)가 제공된다. 도금 처리가 행해진 후에 도금 레지스트가 제거된다는 점에 또한 유의해야 한다.
도 5h에 나타낸 (제 8) 단계에서, (접속부(113,115)가 형성되는 부분에 대응하는) 개구(228)는, 질화막(208)의 이온 주입 위치(N층(106)의 위치), 및 예를 들면 건식 에칭 처리를 행함으로써 발광 소자(120)가 탑재되는 탑재 영역의 외측 위치(즉, 도 5h의 좌측 에지부의 상면) 양쪽에 형성된다.
도 5i에 나타낸 (제 9) 단계에서, 도금법 등을 실행함으로써 (배선 층(114A~114D)에 대응하는) Cu와 같은 도전층이 실리콘 기판(202)의 상면과 하면에 형성된다. 도전층(240)의 구체적인 형성 방법으로서, 예를 들면 질화막(208) 및 관통 전극(110)의 양 에지부를 상면 측에 노출시킨다는 점에 또한 유의해야 한다. 그 후, 전원층(예를 들면, 500Å의 두께)을 형성하도록, 스퍼티링법에 의해 Ti층과 Cu층을 질화막(208)과 관통 전극(110)의 에지부의 상면에 적층한다. 실리콘(202) 기판에 용이하게 결합될 수 있는 Ti층이 형성되므로, 이 전원층은 또한 N형(106)과 P형(104) 간에 가장 근접하는 특성을 증가시킬 수 있는 효과를 또한 갖는다. 그 후, 배선층(114A~114D)을 제외한 전원층의 표면 내의 영역이 도금 레지스트에 의해 마스크되고, 전원층으로부터 전력을 공급하여 전해 도금법을 행함으로써 도전성 금속(Cu,Ni,Au 등)이 적층(예를 들면, 5㎛의 두께)되어, 소정의 패턴 형태를 갖는 도전층(240)이 형성된다. 그 후, 도전층(240)을 제외한 영역의 도금 레지스트, 및 전원층이 제거된다. 결과적으로, 도 3a 및 도 3b에 나타낸 상기한 반도체 기판(102)이 완성된다.
도 5j에 지시된 (제 10) 단계에서, Au 범프와 같은 범프(116, 118)가 실리콘 기판(202)의 상면 측 상의 도전층(240)(배선층(114A,114B) 상에 형성된다.
도 5k에 나타낸 (제 11) 단계에서, 초음파를 사용함으로써 이들 범프(116)에 결합되도록 발광 소자(120)의 전극(122,124)은 실리콘 기판(120) 상의 범프(116,118)와 접한다. 도면에 나타내지는 않았지만, 복수의 소자 탑재부가 실리콘 기판(202)상에 형성되고; 복수개의 발광 소자(120)는 각각 소정의 간격으로 실리콘 기판(120)상에 탑재되고; 발광 소자(120)가 탑재된 후에 실리콘 기판(202)이 다이싱 단계(dicing step)에서 서로로부터 개별적으로 다이싱되어 개별적인 반도체 소자(100)가 획득된다. 이와 달리, 발광 소자(120)가 반도체 기판(102)상에 탑재되는 반도체 장치(100)가 다이싱되거나, 후술하는 바와 같이 반도체 장치(100)가 후술하는 밀봉 구조 부재(130)에 의해 밀봉된 후에 최종 반도체 장치(100)가 다이싱된다는 조건하에서 다이싱 단계가 행해질 수 있다.
도 5l에 나타낸 (제 12) 단계에서, (유리로 이루어진) 프레임부(134) 및 광 투과부에 대응하는 유리판(136)이 복합체에 형성되는 밀봉 구조 부재(130)는 프레임부(134)가 탑재되는 방식으로 반도체 기판(102)의 주변부에 위치한다.
도 5m에 나타낸 (제 13) 단계에서, 실리콘 기판(102) 상에 발광 소자(120)를 밀봉하도록, 광 투과 특성을 가지며 유리로 이루어진 밀봉 구조 부재(130)는 애노드 결합법에 의해 실리콘 기판(202)에 결합된다. 애노드 결합법은 실리콘 기판(202)과 유리판(프레임부(134)) 사이에 고전압이 인가되는 방식으로 실행되고, 실리콘 기판(202) 및 유리의 온도가, 예를 들면 약 300~350℃로 증가한다. 밀봉 구조 부재(130)를 형성하는 유리로서는, 내열 특성을 갖는 붕소가 들어있는 붕규산 유리가 채용되므로, 밀봉 구조 부재(130)는 애노드 결합법에 의해 최적의 조건하에서 실리콘 기판(202)에 결합될 수 있다.
상기한 바와 같이, 도 2, 도 3a 및 도 3b에 나타낸 반도체 장치(100)는 더욱 효율적으로 제조될 수 있다. 결과적으로, 제너 다이오드가 기판상에 탑재되는 종래의 반도체 장치와 비교하여, 대단히 조밀하게 제조될 수 있고 그 설치 공간을 크게 감소시킬 수 있는 반도체 장치(100)가 완성될 수 있다.
도 5n에 나타낸 (제 14) 단계에서, 실리콘 기판(202)의 하면 측 상에 형성된 배선층(114C,114D)이 땜납 범프(160,162)에 접한다는 조건하에서, 이들 땜납 범프(160,162)가 가열되어 용융되므로, 배선층(114C,114D)이 용융된 땜납 범프(160,162)에 결합된다. 결과적으로, 반도체 장치(100)는 본체(140) 상에 탑재되어, 도 2, 도 3a 및 도 3b에 나타낸 탑재 구조(150)가 완성될 수 있다.
상기한 바와 같이, 도 5a~도 5n에 나타낸 상기한 각각의 단계로 구성되는 제조 방법에 따르면, 반도체로 이루어지고 반도체 기판(102)의 불순물 확산 영역 내에 형성되는 제너 다이오드(108)가 발광 소자(120)에 전기적으로 접속된 반도체 장치(100)가 제조될 수 있고, 또한 상기한 반도체 장치(100)가 본체(140) 상에 탑재된 탑재 구조(150)가 더욱 효율적으로 제조될 수 있다.
[실시예 2]
도 6a는 본 발명에 따른 반도체 장치(200)의 실시예 2를 나타내는 종단면도이다. 도 6b는 도 6a에 나타낸 선 VIB-VIB를 따른 절단된, 반도체 장치(200)의 측단면도이다. 도 6a 및 도 6b에서, 상기한 실시예 1에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 6a 및 도 6b에 나타낸 바와 같이, 반도체 장치(200)에서, LED(발광 다이오드)로 구성된 발광 소자(120) 등이 반도체 기판(102)의 상면에 탑재된다. 반도체 기판(102)에서, N층(106)을 구성하도록 N 도전형 불순물이 P층(104)에 주입되고 확산되는 한편, P 도전형 불순물이 첨가된 P층(104), 및 N층(106)이 형성된다. N층(106)은 발광 소자(120)가 탑재되는 탑재 면(즉, 도 6b에 나타낸 상면)의 측 상 의 우측 에지부의 주변에 형성된다.
반도체 소자로 이루어진 제너 다이오드(108)는 상기한 P층(104)과 N층(106)에 의해 형성된다. 실시예 2에서는, 이온화된 N형 불순물이 반도체 기판(102)의 불순물 확산 영역 내에 도핑되도록 상기한 이온 주입법을 채용함으로써 N형 불순물이 이온화되는 방법이 채용됨에 또한 유의해야 한다.
또한, 반도체 기판(102)의 상면과 하면 사이의 복수의 관통 전극(110)은 발광 소자(120)의 제 1 전극(+)(122)에 접속된 제 1 관통 전극(110A), 및 발광 소자(120)의 제 2 전극(-)(124)에 접속된 제 2 관통 전극(110B)을 포함하도록 형성된다. 또한, 실시예 2에서는, N층(106)이 발광 소자(120)가 탑재되는 영역의 우측 주변부의 주변에 형성되므로, 관통 전극(110A)은 관통 전극(110B)에 가깝게 위치할 수 있고, 이렇게 제너 다이오드(108)의 특성은 접속부(113,115) 간의 거리, 및 관통 전극(110A)과 관통 전극(110B) 간의 상이한 거리에 응답하여 규정된 저항에 기초하여 설정된다.
또한, 관통 전극(110A)은 두 위치, 즉 제 2 관통 전극(110B)에 가까운 위치, 및 이 제 2 관통 전극(110B)으로부터 떨어진 상이한 위치에 형성된다. 결과적으로, 발광 소자(120)의 전극(122)과 본체(140)의 접속 단자(144A) 간의 접속이 두 부분에서 행해질 수 있으므로, 전기적 접속이 확실하게 행해질 수 있다.
또한, 반도체(102)의 상면의 측 상에 형성된 배선층(114A,114B)은 관통 전극(110A,110B)의 상부 에지에 전기적으로 접속된다. 또한, 일 배선층(114A)은 발광 소자(120)가 탑재되는 영역의 우측 에지부의 주변에 형성된 N층 접속부(113)를 통하여 N층(106)에 전기적으로 접속된다. 다른 배선층(114B)은 발광 소자(120)가 탑재되는 영역의 외측(도 6a에서의 좌측 위치의 외측 위치) 상에 형성된 P층 접속부(115)를 통하여 P층(104)에 전기적으로 접속된다.
발광 소자(120)의 전극(122,124)은 배선층(114A,114B)을 통하여 관통 전극(110A,110B)에 접속된다. 게다가, P층(104) 및 N층(106)은 배선층(114A,114B)을 통하여 발광 소자(120)에 대하여 접속된다. 이 제너 다이오드(108)와 발광 소자(120) 간의 접속 관계가 등가 회로에 의해 표현되는 경우, 이 등가 회로는 도 4c에 나타낸 바와 같은 회로 배치로서 표현될 수 있다.
결과적으로, 상기한 실시예 1에서와 유사하게, 발광 소자(120)의 전극(122,124)은 전원의 +측 단자 및 -측 단자에 접속되므로, 발광 소자(120)에 대하여 병렬 접속된 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
발광 소자(120)의 제 1 및 제 2 전극(122,124)은 배선층(114A,114B)에 접속되는 범프(예를 들면, Au로 이루어진 범프)(116,118) 상에 설치되고, 발광 소자(120)는 범프(116,118) 및 배선층(114A,114B)을 통하여 상기한 관통 전극(110(110A,110B))에 전기적으로 접속된다.
또한, 관통 전극(110A,110B)의 하부 에지가 반도체 기판(102)의 반대 측(하면 측) 상에 형성된 배선층(114C,114D)에 접속되고, 또한 이들 배선층(114C,114D)은 땜납 범프(160,162)를 통하여 본체(140)의 접속 단자(144A,144B)에 접속된다.
반도체 장치(200)가 본체(140) 상에 탑재된 탑재 구조(250)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은, P층(104)과 N층(106)이 발광 소자(120)에 병렬로 설치되는 방식으로 본체(140)의 접속 단자(144A,144B)에 접속된다. 반도체 장치(200)에 따르면, 반도체로 이루어지고 반도체 기판(102)에 형성된 제너 다이오드(108)가 발광 소자(120)에 전기적으로 접속되므로, 제너 다이오드를 기판상에 탑재함으로써 구성된 종래의 반도체 장치와 비교하여 반도체 장치(200)가 대단히 조밀하게 제조될 수 있고, 또한 크게 감소된 설치 공간에 제조될 수 있다.
또한, 발광 소자(120)는 반도체 기판(102)의 상면에 결합되는 밀봉 구조 부재(130)에 의해 밀봉되고, 밀봉 구조 부재(130)는 반도체 기판(102) 및 그 밀봉 구조 부재(130) 사이를 꽉 닫는 내부 공간(132) 내에 발광 소자(120)를 저장하는 밀봉 구조를 갖는다. 유리 프레임(134)의 하면은 실리콘으로 이루어진 기판(102)에 대한 애노드 결합에 의해 강하게 결합되므로, 밀봉 구조 부재(130)는 기밀 상태하에서 상기한 공간(132)을 밀봉할 수 있다. 결과적으로, 발광 소자(120)는 먼지 등이 발광 면(120A)에 부착되지 않는 방식으로 밀봉 구조 부재(130)에 의해 보호될 수 있는 한편, 발광 면(120A)으로부터 방출된 광이 유리판(136)을 투과한 후 위쪽으로 향하게 된다.
[실시예 3]
도 7a는 본 발명에 따른 반도체 장치(300)의 실시예 3을 나타내는 종단면도이다. 도 7b는 도 7a에 나타낸 선 VIIB-VIIB를 따라 절단된, 반도체 장치(300)의 측단면도이다. 도 7a 및 도 7b에서, 상기한 실시예 1 및 2에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 7a 및 도 7b에 예시된 바와 같이, 실시예 3의 반도체 장치(300)에서, N층(106)과 N층 접속부(113)는 반도체 기판(102)의 상면의 중앙부 주변에 형성된다. 그 후, N층(106)이 형성되는 영역이 발광 소자(120)가 탑재되는 탑재 면의 측(즉, 도 7a에 나타낸 상면 측) 상에 설치되고, 전극(122)의 좌측 주변부의 근처에 형성된다.
반도체 장치(300)가 본체(140) 상에 탑재된 탑재 구조(350)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은, P층(104)과 N층(106)이 발광 소자(120)에 병렬로 설치되는 방식으로 본체(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(120)에 대하여 병렬로 접속된 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면, 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
따라서, 실시예 3의 배치에서, N층(106)은 관통 전극(110A)과 다른 관통 전극(110B) 사이에 형성되고, 또한 양 접속부, 즉 N층(106)에 전기적으로 접속된 N층 접속부(113), 및 P층(104)에 전기적으로 접속된 P층 접속부(115)는 서로 가까운 위치에 형성된다. 결과적으로, 실시예 3에서, 관통 전극(110A)과 관통 전극(110B)이 상기한 실시예 1 및 2의 관통 전극 간보다 더 멀리 서로 떨어져 있을 수 있으므로, 제너 다이오드(108)의 저항값은 관통 전극(110A,110B) 간의 분리 거리에 기초하여 실시예 1 및 2의 제너 다이오드(108)의 저항값과 상이한 값으로 설정될 수 있다.
[실시예 4]
도 8a는 본 발명에 따른 반도체 장치(400)의 실시예 4를 나타내는 종단면도이다. 도 8b는 도 8a에 나타낸 선 VIIIB-VIIIB를 따라 절단된, 반도체 장치(400)의 측단면도이다. 도 8a 및 도 8b에서, 상기한 실시예 1~3에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 8a 및 8b에 예시된 바와 같이, 실시예 4의 반도체 장치(400)에서, N층(106)과 N층 접속부(113)는 반도체 기판(102)의 상면의 중앙부의 주변에 형성된다. 그 후, P층(104)의 P층 접속부(115)는 반도체 기판(102)의 하면의 중앙부의 주변에 형성되고, N층 접속부(113)가 형성되는 상면의 반대편에 위치한다. N층 접속부(113) 및 P층 접속부(115)는 동일한 수직선상의 위치에 설치된다. 결과적으로, P층(104)은 관통 전극(110B)을 통하지 않고, P층 접속부(115)와 그 하면의 측 상에 있는 배선층(114D), 및 땜납 범프(162)를 통하여 본체(140)의 접속 단자(144B)에 접속된다.
도 4c에 나타낸 등가 회로에 대하여 설명한 바와 같이, 반도체 장치(400)가 본체(140) 상에 탑재되는 탑재 구조(450)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(120)와 병렬로 설치되는 방식으로 본체(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(120)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(120)에 인가되는 것을 피할 수 있다.
이 실시예 4에서는, 상기한 실시예 3에서 요구되는 바와는 달리, P층 접속 부(115)나 관통 전극(110B)이 발광 소자(120)가 탑재되는 영역의 외측에 배치될 필요가 없다. 결과적으로, 실시예 3의 반도체 장치(300)와 비교하여, 이 실시예 4의 반도체 장치(400)는 상기한 실시예 3의 반도체 장치(300)보다 더욱 조밀하게 제조될 수 있고, 또한 그 설치 공간을 감소시킬 수 있다.
[실시예 5]
도 9a는 본 발명에 따른 반도체 장치(500)의 실시예 5를 나타내는 종단면도이다. 도 9b는 도 9a에 나타낸 선 IXB-IXB를 따라 절단된, 반도체 장치(500)의 측단면도이다. 도 9a 및 도 9b에서, 상기한 실시예 1~4에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 9a 및 9b에 예시된 바와 같이, 실시예 5의 반도체 장치(500)에서, 그 상면에 와이어 결합되는 형태와 같은 발광 소자(520)가 반도체 기판(102) 상에 탑재된다. 일 전극(522) 및 다른 전극(524)이 발광 소자(520) 상에 형성되는 한편, 배선(530, 540)이 이들 전극(522,524)의 상면에 결합된다. 게다가, 배선(530,540)의 에지부에 접속된 배선층(114A,114B), 및 다른 배선층(114E)은 반도체 기판(102)상에 형성된다. 배선층(114E)은 P층(104)에 전기적으로 접속되는 P층 접속부(115)에 접속된다.
반도체 장치(500)가 본체(140) 상에 탑재된 탑재 구조(550)에서, 각각의 배선층(114A,114B,114E)은 관통 전극(110)을 통하여 반도체 기판(102)의 하면의 측 상에 설치된 배선층(114C,114D)에 각각 접속되고, 땜납 범프(160,162)를 통하여 본체(140)의 접속 단자(144A,144B)에 접속된다. 반도체 기판(102)의 하면 측 상에 배치된 땜납 범프(163)는 안정 조건하에서 반도체 기판(102)의 우측 에지부를 지탱하게 된다는 것에 유의해야 한다.
또한, 발광 소자(520)는 접착층(560)에 의해 반도체 기판(102) 상에 고정된다. 그 후, 배선층(114D)과 땜납 범프(162)가 관통 전극(110B)을 통하여 반도체 기판(102)의 하면 측 상에 배치되는 한편, P층(104)의 P층 접속부(115)는 배선층(114D)과 땜납 범프(162)를 통하여 본체(140)의 접속 단자(144B)에 접속된다. 또한, 배선층(114C)과 땜납 범프(160)가 관통 전극(110A)을 통하여 반도체 기판(102)의 하면 측 상에 배치되는 한편, N층(106)의 N층 접속부(113)는 배선층(114C)과 땜납 범프(160)를 통하여 본체(140)의 접속 단자(144A)에 접속된다. 결과적으로, P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(520)에 병렬로 배치되는 방식으로 본체(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(520)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(520)에 인가되는 것을 피할 수 있다.
[실시예 6]
도 10a는 본 발명에 따른 반도체 장치(600)의 실시예 6을 나타내는 종단면도이다. 도 10b는 도 10a에 나타낸 선 XB-XB를 따라 절단되, 반도체 장치(600)의 측단면도이다. 도 10a 및 도 10b에서, 상기한 실시예 1~5에서와 동일한 구조의 소자를 지시하는 부분에는 동일한 참조 번호를 사용하고, 그 설명을 생략한다.
도 10a 및 10b에 예시된 바와 같이, 실시예 6의 반도체 장치(600)에서, 그 상면에 P층으로만 와이어 결합되는 형태와 같은 발광 소자(620)가 반도체 기판(102) 상에 탑재된다. 배선(630)이 전극(622)의 상면 상에 결합되는 한편, 전극(622)이 발광 소자(620)에 형성된다. 이 전극(622)은 배선(630)을 통하여 배선층(114B)에 접속되고, 또한 배선층(114D)과 땜납 범프(162)를 통하여 본체(140)의 접속 단자(144B)에 접속된다. 배선층(114D)과 땜납 범프(162)가 관통 전극(110B)을 통하여 반도체 기판(102)의 하면 측 상에 배치된다.
또한, 전극(624)은 발광 소자(620)의 하면에 형성되어, 도전성 접착층(640)에 의해 배선층(114A)에 접속된다. 이 전극(624)은 배선층(114A)을 통하여 N층(106)에 접속되고, 또한 배선층(114C)과 땜납 범프(160)를 통하여 본체(140)의 접속 단자(144A)에 접속된다. 배선층(114C)과 땜납 범프(160)는 관통 전극(110A)을 통하여 반도체 기판(102)의 하면 측 상에 배치된다.
반도체 장치(600)가 본체(140) 상에 탑재된 탑재 구조(650)에서, 제너 다이오드(108)를 형성하는 P층(104)과 N층(106)은 P층(104)과 N층(106)이 발광 소자(620)에 병렬로 설치되는 방식으로 본체(140)의 접속 단자(144A,144B)에 접속된다. 결과적으로, 발광 소자(620)에 대하여 병렬 접속되는 제너 다이오드(108)에 의해 전압이 안정화될 수 있는데, 예를 들면 정전기 에너지 등에 의해 야기되는 고전압이 발광 소자(620)에 인가되는 것을 피할 수 있다.
본 발명의 바람직한 실시예를 설명했지만, 본 발명이 상기한 구체적인 실시예에 한정되는 것은 아니고, 특허청구범위에서 설명된 발명의 요지 내에서 변형 및 변경될 수도 있다.
상기한 실시예에서는, 발광 소자가 반도체 기판상에 탑재되는 경우가 예시되었다. 분명한 것은, 본 발명은 이 예시에만 한정되는 것은 아니고 이와 달리 다양한 형식의 광 기능 소자(예를 들면, IC 칩과 MEMS(Micro Electro Mechanical System)) 또는 발광 소자 이외의 광 기능 소자(예를 들면, CCD와 같은 수광 소자 및 이미징 소자)가 탑재된 구조에 적용될 수도 있다.
또한, 상기한 실시예는 제너 다이오드가 반도체 기판의 불순물 확산 영역에 형성되는 경우를 예시하고 있다. 본 발명은 이 예시에만 한정되는 것은 아니고 제너 다이오드 이외의 소자가 형성되는 다른 구조에 적용될 수 있다.
또한, 상기한 실시예는 N형 불순물이 이온화되고 N형 불순물 이온이 불순물 확산 영역에 도핑되는 방법인 이온 주입법을 채용함으로써 이러한 방법을 예시하고 있다. 그러나, 본 발명은 이 이온 주입법에만 한정되는 것이 아니고, 이와 달리, 예를 들면 N층이 열확산법에 의해 형성되는 것과 같은 방식에 의해 실현될 수도 있다.
또한, 상기한 실시예는 N형 불순물이 반도체 기판의 P형 불순물 확산 영역에 도핑되는 방법을 예시하고 있다. 그러나, 본 발명이 이 도핑법에만 한정되는 것은 아니고, 이와 달리, 예를 들면 P형 불순물이 반도체 기판의 N형 불순물 확산 영역에 도핑되는 방식에 의해 실현될 수도 있다.
본 발명의 반도체 장치에 따르면, 기판이 반도체 기판에 의해 형성되고, 반도체 기판의 불순물 확산 영역 내에 형성된 반도체 소자가 광 기능 소자에 전기적 으로 접속되는바, 결과적으로 본 발명의 반도체 장치는 대단히 조밀하게 제조될 수 있고, 또한 기판상에 제너 다이오드를 탑재함으로써 형성되는 종래의 반도체 장치와 비교하여 반도체 장치의 설치 공간을 크게 감소시킬 수 있다.

Claims (15)

  1. 기판, 및
    상기 기판상에 탑재된 전자 부품을 포함하는 반도체 장치로서,
    상기 기판은 반도체 기판이고,
    상기 반도체 기판의 불순물 확산 영역에 형성된 반도체 소자의 영역이 상기 전자 부품에 전기적으로 접속되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자는 상이한 도전형을 갖는 적어도 2개의 영역에 의해 형성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 소자는 소정의 전압 이상의 전압이 상기 전자 부품에 인가되는 것을 피할 수 있는 제너 다이오드인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전자 부품에 전기적으로 접속되고, 상기 반도체 기판에 형성되는 복수의 관통 전극을 더 포함하고,
    상기 복수의 관통 전극은 상기 전자 부품의 제 1 전극에 접속되는 제 1 관통 전극, 및
    상기 전자 부품의 제 2 전극에 접속되는 제 2 관통 전극을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 반도체 소자의 제 1 영역은 상기 제 1 전극에 접속되고,
    상기 반도체 소자의 제 2 영역은 상기 제 2 전극에 접속되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 전자 부품은 광 투과 특성을 갖는 광 투과면이 설치된 밀봉 구조 부재에 의해 상기 기판상에 밀봉되는 반도체 장치.
  8. 전자 부품이 기판상에 탑재된 반도체 장치의 제조 방법으로서,
    상기 기판을 반도체 기판에 의해 형성하는 단계,
    상기 반도체 기판의 불순물 확산 영역에 반도체 소자를 구성하는 영역을 형성하는 단계,
    상기 반도체 소자에 전기적으로 접속되는 배선층을 상기 반도체 기판상에 형 성하는 단계, 및
    상기 배선층에 상기 전자 부품을 접속하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 전자 부품에 전기적으로 접속되는 복수의 관통 전극을 상기 반도체 기판에 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    광 투과 특성을 갖는 광 투과 부재에 의해 상기 기판상에 상기 전자 부품을 밀봉하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 전자 부품은 광 기능 소자(optical functional element)인 반도체 장치.
  12. 제 8 항에 있어서,
    상기 전자 부품은 광 기능 소자인 반도체 장치의 제조 방법.
  13. 상이한 도전형을 갖는 제 1 영역 및 제 2 영역에 의해 형성된 반도체 소자를 포함하는 기판.
  14. 제 13 항에 있어서,
    상기 반도체 소자의 제 1 전극에 접속되는 제 1 관통 전극, 및
    상기 반도체 소자의 제 2 전극에 접속되는 제 2 관통 전극을 더 포함하는 기판.
  15. 제 13 항에 있어서,
    상기 반도체 소자의 제 1 영역은 제 1 전극에 접속되고,
    상기 반도체 소자의 제 2 영역은 제 2 전극에 접속되는 기판.
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