KR101143473B1 - 웨이퍼 레벨 엘이디 인터포저 - Google Patents
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Abstract
웨이퍼 레벨 엘이디 인터포저 및 그 제조방법이 개시된다. 상기 웨이퍼 레벨 엘이디 인터포저는, 상측에 n형 전극과 p형 전극이 형성된 엘이디 칩; 상기 엘이디 칩의 상측에 접합되며, 상기 n형 전극과 p형 전극에 대응되는 위치에 각각 관통비아가 형성되는 인터포저 기판; - 이 때, 상기 n형 전극과 p형 전극은 상기 각각의 관통비아와 접속됨 - 상기 인터포저 기판의 상면에 형성되어 상기 관통비아들과 전기적으로 연결되는 재배선층; 상기 재배선층의 일부가 선택적으로 개방되도록 상기 인터포저 기판의 상면에 코팅되는 절연막층; 및 상기 재배선층의 개방된 영역에 형성되는 외부접속단자를 포함한다.
Description
본 발명은 웨이퍼 레벨 엘이디 인터포저에 관한 것이다.
최근 전자제품은 고용량, 고생산성, 다기능과 더불어 초소형화의 추세로 향하고 있으며, 이러한 전자제품의 초소형화 등에 대한 요구에 따라 반도체 패키지도 초소형화 및 경량화되고 있다. 특히, 엘이디 칩과 같은 반도체 칩을 웨이퍼로부터 분리하지 않은 상태에서 공정을 진행하는 웨이퍼 레벨 엘이디 인터포저(Wafer level package: WLP)가 차세대 반도체 패키지 기술로 주목을 받으며 개발되고 있다. 이 웨이퍼 레벨 엘이디 인터포저 기술은 제품의 소형화, 제조 비용의 절감, 전기적 성능의 개선 등 여러 가지 장점을 가지고 있기 때문에, 광학 이미지 센서, 예컨대 CMOS 이미지 센서 등의 개발에 많이 활용되고 있다.
본 발명은 엘이디 칩에서 방출되는 광의 효율을 증대시킬 수 있고, 제조 비용을 절감할 수 있는 웨이퍼 레벨 엘이디 인터포저 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 상측에 n형 전극과 p형 전극이 형성된 엘이디 칩; 상기 엘이디 칩의 상측에 접합되며, 상기 n형 전극과 p형 전극에 대응되는 위치에 각각 관통비아가 형성되는 인터포저 기판; - 이 때, 상기 n형 전극과 p형 전극은 상기 각각의 관통비아와 접속됨 - 상기 인터포저 기판의 상면에 형성되어 상기 관통비아들과 전기적으로 연결되는 재배선층; 상기 재배선층의 일부가 선택적으로 개방되도록 상기 인터포저 기판의 상면에 코팅되는 절연막층; 및 상기 재배선층의 개방된 영역에 형성되는 외부접속단자를 포함하는 웨이퍼 레벨 엘이디 인터포저가 제공된다.
여기서, 상기 엘이디 칩은 상기 인터포저 기판 보다 두께가 얇게 형성될 수 있다.
여기서, 상기 인터포저 기판은 실리콘, 글라스, 또는 금속재질일 수 있다.
여기서, 상기 재배선층은 Cr, Ti, Cu, Al, Ni 또는 Solder 중 적어도 어느 하나를 포함하는 전도성 물질로 형성될 수 있다.
여기서, 상기 외부접속단자는 상기 재배선층의 개방된 영역에 부착되는 솔더볼(solder ball)을 포함할 수 있다.
여기서, 상기 엘이디 칩과 상기 인터포저 기판 사이에 형성되며, 상기 엘이디 칩과 상기 인터포저 기판을 본딩하는 접착층을 더 포함할 수 있다.
여기서, 상기 엘이디 칩은, 사파이어 기판; 및 상기 사파이어 기판 상에 적층되는 질화물 반도체 구조물; - 이 때, 상기 질화물 반도체 구조물은 질소 화합물 재료의 P 및 N형 반도체층을 포함함 - 을 포함할 수 있다.
여기서, 상기 엘이디 칩의 하면에 코팅되는 형광체층; 및 상기 형광체층을 커버하도록 상기 엘이디 칩의 하측에 형성되는 몰딩렌즈를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상측에 n형 전극과 p형 전극이 형성된 엘이디 칩을 제공하는 단계; 상기 n형 전극과 p형 전극에 대응되는 위치에 각각 관통홀이 형성된 인터포저 기판을 상기 엘이디 칩의 상측에 접합하는 단계; - 이 때, 상기 n형 전극과 p형 전극은 상기 각각의 관통홀에 의해 노출됨 - 상기 각각의 관통홀 내부에 도전성 물질을 충전하여 관통비아들을 형성하는 단계; - 이 때, 상기 n형 전극과 p형 전극은 각각의 관통비아와 접속됨 - 상기 인터포저 기판의 상면에 상기 관통비아들과 전기적으로 연결되는 재배선층을 형성하는 단계; 상기 재배선층의 일부가 선택적으로 개방되도록 상기 인터포저 기판의 상면에 절연막층을 코팅하는 단계; 및 상기 재배선층의 개방된 영역에 외부접속단자를 형성하는 단계를 포함하는 웨이퍼 레벨 엘이디 인터포저 제조방법이 제공된다.
여기서, 상기 접합하는 단계는, 상기 엘이디 칩과 상기 인터포저 기판 사이에 접착층을 개재하여 수행될 수 있다.
여기서, 상기 관통비아를 형성하는 단계와 상기 재배선층을 형성하는 단계는, 무전해 도금 및 전해 도금 방식을 통해 동일 공정에서 수행될 수 있다.
여기서, 상기 인터포저 기판은 글래스 또는 실리콘 재질일 수 있다.
여기서, 상기 엘이디 칩은, 사파이어 기판; 및 상기 사파이어 기판 상에 적층되는 질화물 반도체 구조물; - 이 때, 상기 질화물 반도체 구조물은 질소 화합물 재료의 P 및 N형 반도체층을 포함함 - 을 포함할 수 있다.
여기서, 상기 엘이디 칩의 하면에 형광체층을 코팅하는 단계; 및 상기 형광체층을 커버하도록 상기 엘이디 칩의 하측에 몰딩렌즈를 형성하는 단계를 더 포함할 수 있다.
본 발명의 바람직한 실시예에 따르면, 광의 효율을 증대시킬 수 있고, 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저를 나타내는 단면도.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저에서 빛이 방출되는 모습을 나타내는 도면.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저의 제조방법의 각 공정을 나타내는 도면.
도 4a 내지 도 4d는 인터포저 기판에 관통홀을 형성하는 방법을 나타내는 도면.
도 5a 내지 도 5d는 몰딩법을 이용하여 관통홀의 내주면에 절연박막을 형성하는 모습을 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저에서 빛이 방출되는 모습을 나타내는 도면.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저의 제조방법의 각 공정을 나타내는 도면.
도 4a 내지 도 4d는 인터포저 기판에 관통홀을 형성하는 방법을 나타내는 도면.
도 5a 내지 도 5d는 몰딩법을 이용하여 관통홀의 내주면에 절연박막을 형성하는 모습을 나타내는 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 웨이퍼 레벨 엘이디 인터포저 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저를 나타내는 단면도이다. 도 1에 도시된 바와 같이, 본 실시예에 따른 웨이퍼 레벨 엘이디 인터포저는 상측에 n형 전극(16n)과 p형 전극(16p)이 형성된 엘이디 칩(12); 상기 엘이디 칩(12)의 상측에 접합되며, 상기 n형 전극(16n)과 p형 전극(16p)에 대응되는 위치에 각각 관통비아(22)가 형성되는 인터포저 기판(20); 상기 인터포저 기판(20)의 상면에 형성되어 상기 관통비아(22)들과 전기적으로 연결되는 재배선층(24); 상기 재배선층의 일부(24a)가 선택적으로 개방되도록 상기 인터포저 기판(20)의 상면에 코팅되는 절연막층(28); 및 상기 재배선층(24)의 개방된 영역에 형성되는 외부접속단자(26)를 포함한다. 이 때, 상기 n형 전극(16n)과 p형 전극(16p)은 상기 각각의 관통비아(22)와 접속된다.
엘이디 칩(12)은 질소 화합물 재료의 N형 및 P형 반도체층(미도시)과, 그 사이에 위치하는 활성층(미도시)과 같은 질화물 반도체 구조물을 포함할 수 있다. 이러한 구조의 엘이디 칩(12)에 전원을 인가하면 p형 전극(16p)과 n형 전극(16n) 사이에 전류가 흐르게 되고 이에 따라 활성층(미도시)에서 발광을 하게 된다. 이때, 활성층은 전자 및 정공이 재결합되는 영역으로서, InxGa1-xN (0≤x≤1)의 일반식으로 표현되는 양자우물층과 양자장벽층을 포함하여 이루어진다. 이러한 활성층을 이루는 물질의 종류에 따라 엘이디 칩(12)에서 방출되는 발광 파장이 결정된다.
이 때, 엘이디 칩(12)의 하면에는 형광체층(미도시)과 몰딩렌즈(미도시)가 구비될 수 있다. 전술한 바와 같이 엘이디 칩(12)은 그 특성 상 단일광만을 방출하게 되는데, 그 표면에 소정의 광 특성을 갖는 형광체층을 코팅함으로써, 엘이디 칩(12)에서 방출되는 광의 색상을 변경시킬 수 있게 된다.
뿐만 아니라, 폴리머 등을 이용한 몰딩렌즈를 형성하게 되면, 엘이디 칩(12)으로부터 방출되는 광의 방향성을 조절하여, 광의 집중도를 높여 광 효율을 증대시킬 수도 있게 된다.
한편, 엘이디 칩(12)의 하부에는 도 1에 도시된 바와 같이 기판(14)이 결합되어 있을 수도 있다. 엘이디 칩(12)의 하부에 결합된 기판(14)은 전술한 N형 반도체층, 활성층, P형 반도체층 등을 순차로 성장시키기 위한 기재로서의 역할을 수행할 수 있으며, 사파이어와 같은 재료를 이용하여 형성될 수 있다. 사파이어 이외에도, 징크 옥사이드(zinc oxide, ZnO), 갈륨나이트라이드(gallium Nitride, GaN), 실리콘 카바이드(silicon carbide, SiC), 알루미늄 나이트라이드(AlN) 등으로 형성될 수도 있다. 이러한 기판(14)은 추후 레이저 리프트-오프(Laser Lift-Off, LLO) 공정을 통해 제거될 수 있다.
인터포저 기판(20)은 엘이디 칩(12)의 상측, 보다 구체적으로 n형 전극(16n)과 p형 전극(16p)이 형성된 면에 접합된다. 이 때, n형 전극(16n)과 p형 전극(16p)에 대응되는 위치에는 인터포저 기판(20)을 관통하는 관통비아(22)가 형성된다. 이로서, n형 전극(16n)과 p형 전극(16p)은 각각 관통비아(22)와 전기적으로 접속되며, 그 결과 인터포저 기판(20)의 상면에 형성되는 재배선층(24)과 전기적으로 연결될 수 있게 된다.
인터포저 기판(20)은 금속, 글래스(glass) 또는 실리콘(silicon) 재질의 웨이퍼일 수 있다. 이하 본 실시예에서는 인터포저 기판(20)이 실리콘 재질의 웨이퍼로 이루어지는 경우를 예로 들어 설명하도록 한다.
한편, 엘이디 칩(12)과 인터포저 기판(20) 사이의 접합이 보다 용이하게 구현될 수 있도록 하기 위해, 엘이디 칩(12)과 인터포저 기판(20) 사이에는 접착제 성분을 갖는 접착층(30)을 형성할 수도 있다. 여기서, 접착층(30)을 구성하는 접착제로는 열경화성 재료, 예를 들어 에폭시, 폴리이미드 등의 폴리머 재료와, 글래스 프릿(Glass Frit) 등의 무기질 재료와, 금속 재료 등이 사용될 수 있을 것이다.
재배선층(24)은 인터포저 기판(20)의 상면에 형성되며, 인터포저 기판(20)을 관통하는 관통비아(22)와 전기적으로 연결된다. 이러한 재배선층(24)은 설계자와 원하는 위치에 외부접속단자(26)가 위치할 수 있도록, 전술한 관통비아(22)의 경로를 변경하는 기능을 수행하게 된다.
재배선층의 일부(24a)는 외부접속단자(26)가 형성되는 접속패드로서의 기능을 수행할 수 있게 된다. 이 때, 접속패드로서의 기능을 수행할 재배선층의 일부(24a)를 제외한 나머지 부분은 절연막층(28)에 의해 커버된다. 즉, 절연막층(28)은 재배선층의 일부(24a)만이 선택적으로 노출되도록 인터포저 기판(20)의 상면에 코팅되는 것이다.
한편, 접속패드로서의 기능을 수행할 재배선층의 일부(24a)에는 니켈/금 도금층과 같은 표면처리층(25)이 형성될 수도 있다.
외부접속단자(26)는 재배선층의 일부(24a), 즉 접속패드 상에 형성된다. 예를 들어, 외부접속단자(26)는 접속패드(24a)에 부착되는 솔더볼일 수 있으며, 이 경우 솔더볼은 인쇄회로기판(미도시)에 전기적으로 접속된다. 솔더볼 외에, 외부접속단자(26)로는 Cu, Au 또는 Ni 등의 금속 범프(metal bump) 등이 이용될 수도 있을 것이다.
이상과 같은 웨이퍼 레벨 엘이디 인터포저는 접속패드 상에 형성되는 외부접속단자(26)를 인쇄회로기판에 실장되어 전기적으로 연결된다.
한편, 상술한 구성은 웨이퍼 레벨에서 수행된다. 즉, 인터포저 기판(20)을 구성하는 웨이퍼를 개별 유닛 단위로 분리하는 소잉(sawing) 공정 이전에, 하나의 웨이퍼에 대해 수행된다. 이를 통해 웨이퍼 단위로 공정이 수행되고, 사용자의 필요에 따라, 칩을 분리하여 모듈화할 수 있는 이점이 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저에서 빛이 방출되는 모습이 도시되어 있다. 도 2에는 도 1과 비교하여 상하가 뒤집혀 있으며, 사파이어 등과 같은 재질의 기판(14)이 제거되어 있다.
도 2에 도시된 바와 같이, 본 실시예에 다른 웨이퍼 레벨 엘이디 인터포저는, 엘이디 칩(12)의 n형 전극(16n) 및 p형 전극(16p)이 형성된 면(엘이디 칩의 전면)이 아닌, 엘이디 칩(12)의 후면을 통해 광이 방출되는 구조를 갖는다. 이러한 후면 발광 구조는 엘이디 칩(12)에서 방출되는 빛이 n형 전극(16n)과 p형 전극(16p) 및 재배선층(24) 등의 영향을 받지 않고 외부로 방출되므로, 광의 손실을 최소화할 수 있게 된다.
이상에서는 본 발명의 일 측면에 따른 웨이퍼 레벨 엘이디 인터포저의 구조에 대해 설명하였으며, 이하에서는 그 제조방법에 대해 설명하도록 한다. 도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 웨이퍼 레벨 엘이디 인터포저의 제조공정을 각각 나타내는 도면이고, 도 4a 내지 도 4d는 인터포저 기판(20)에 관통홀(22a)을 형성하는 공정을 나타내는 도면이다.
먼저, 상측에 n형 전극(16n)과 p형 전극(16p)이 형성된 엘이디 칩(12)을 제공한다(도 3a 참조). 엘이디 칩(12)은 질소 화합물 재료의 N형 및 P형 반도체층과, 그 사이에 위치하는 활성층과 같은 질화물 반도체 구조물이 사파이어와 같은 기판(14) 상에 성장 적층되어 있는 구조일 수 있으며, 이에 대한 보다 구체적인 설명은 전술한 바와 같다.
이와 별도로, n형 전극(16n)과 p형 전극(16p)에 대응되는 위치에 각각 관통홀(22a)이 형성된 인터포저 기판(20)을 준비한다(도 3b 참조). 여기서, 인터포저 기판(20)으로 글래스 또는 실리콘 재질의 웨이퍼를 이용할 수 있음은 전술한 바와 같다.
인터포저 기판(20)을 관통하는 관통홀(22a)은 KOH나 TMAH와 같은 화학물질로 실리콘을 식각하는 습식방법과 레이저 드릴(laser drill) 또는 기계적 드릴(mechanical drill) 등 드릴 방법과 플라즈마(plasma)를 이용한 건식 식각(dry etching) 또는 반응 이온 식각(reactive ion etching) 등 식각 방법을 이용하여 형성될 수 있다.
예를 들어, 식각 방법으로 관통홀(22a)을 형성하는 경우, 도 4a 내지 도 4d에 도시된 바와 같이, 인터포저 기판(20)의 일면에 감광재, 예컨대, 포토레지스트(50, photoresist)를 도포한다. 상기 포토레지스트(50)의 도포는 통상적인 스핀 코팅 이외에도 스프레이 코팅을 통해 수행할 수 있다.
그리고 포토레지스트(50)에 포토 마스크(photo mask)를 사용하여 노광과 현상에 의한 패턴(52)을 형성한다. 그리고 인터포저 기판(20)에서 p형 전극(16p) 및 n형 전극(16n)에 대응하는 패턴(52) 부위를 에칭 공정(etching process)에 의해 식각하여 관통홀(22a)을 형성한다. 마지막으로, 인터포저 기판(20) 위의 포토레지스트(50)를 제거한다.
이상과 같은 인터포저 기판(20)을 엘이디 칩(12)의 상측에 접합합다(도 3c 참조). 이 때, 엘이디 칩(12)과 인터포저 기판(20) 사이의 접합이 보다 용이하게 구현될 수 있도록 하기 위해, 엘이디 칩(12)과 인터포저 기판(20) 사이에 접착제 성분을 갖는 접착층(30)을 개재할 수도 있다. 여기서, 접착제로는 열경화성 재료, 예를 들어 에폭시, 폴리이미드 등의 폴리머 재료와, 글래스 프릿(Glass Frit) 등의 무기질 재료와, 금속 재료 등이 사용될 수 있을 것이다.
이 때, n형 전극(16n)과 p형 전극(16p)은 접착층(30)에 의해 커버되지 않고, 인터포저 기판(20)에 형성된 각각의 관통홀(22a)에 의해 노출된다.
다음으로, 각각의 관통홀(22a) 내부에 도전성 물질을 충전하여 관통비아(22)들을 형성하고, 인터포저 기판(20)의 상면에 관통비아(22)들과 전기적으로 연결되는 재배선층(24)을 형성한다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.
먼저, 도 3d에 도시된 바와 같이, 인터포저 기판(20)의 표면과 관통홀(22a)의 내주면에 절연박막(21)을 형성하여 인터포저 기판(20) 자체의 절연성을 확보한다. 예를 들어, 인터포저 기판(20)이 글래스 웨이퍼일 경우에는 스핀 코팅(spin coating) 또는 스크린 프린팅(screen printing) 방법을 이용하여 글래스 웨이퍼의 표면과 관통홀(22a)의 내주면에 절연박막(21)을 형성한다.
그리고, 인터포저 기판(20)이 실리콘 웨이퍼일 경우에는 로(Furnace)를 이용한 습식/건식 산화막 형성법, 화상기상증착(Chemical Vapor Deposition: CVD) 방법, 그리고 절연물질을 코팅하는 코팅(Coating)법 등을 이용하여 실리콘 기판(14)의 표면과 관통홀(22a)의 내주면에 절연박막(21)을 형성한다. 여기서, CVD 방법은 현재 상업적으로 이용되는 실리콘 박막제조 기술 중 가장 많이 활용되고 있는 기술로서, 증착이 일어나는 공간(chamber) 내를 진공 상태로 만들어 대기 중에 있는 공기로 인해 생길 수 있는 부산물의 밀도를 낮추고 증착 속도 등을 원활히 하는 방식이다. 코팅법은 액상의 절연물질을 내주면에 도포되도록 하여 절연막을 형성하는 것을 말하며 몰딩법은 고상의 절연물질을 내주면에 몰딩하는 법이다.
몰딩법에 대해 도 5a 내지 도 5d를 참조하여 보다 구체적으로 설명하면 다음과 같다.
먼저, 도 5a에 도시된 바와 같이, 인터포저 기판(20)에 예비 관통홀(22a’)을 형성한다. 이 때 형성되는 예비 관통홀(22a’)은 도 4a 내지 도 4d를 통해 도시된 관통홀(22a) 보다 상대적으로 크게 형성된다. 즉, 높은 정밀도를 요구하지 않는 것이다. 때문에, 도 4a 내지 도 4d에 도시된 바와 같은 정밀한 반도체 공정을 수행할 필요가 없어 비교적 수월하게 진행될 수 있다. 인터포저 기판(20)에 예비 관통홀(22a’)을 형성하는 방법으로는 다양한 기계적/화학적 가공 방법이 이용될 수 있을 것이다.
다음으로, 도 5b에 도시된 바와 같이, 인터포저 기판(20)의 표면과 예비 관통홀(22a’)의 내주면에 절연박막(21)을 형성하여 인터포저 기판(20) 자체의 절연성을 확보한다. 예를 들어, 인터포저 기판(20)이 글래스 웨이퍼일 경우에는 스핀 코팅(spin coating) 또는 스크린 프린팅(screen printing) 방법을 이용하여 글래스 웨이퍼의 표면과 예비 관통홀(22a’)의 내주면에 절연박막(21)을 형성한다.
그리고 나서, 도 5c에 도시된 바와 같이, 예비 관통홀(22a’) 내에 에폭시, 폴리머 등과 같은 절연물질(29)을 충전한다.
이 후, 도 5d에 도시된 바와 같이, 레이저 등을 이용하여 절연물질에 관통홀(22a)을 형성한다.
이상과 같은 몰딩법을 이용하게 되면, 절연성이 확보된 관통홀(22a)을 형성하는 데에 있어 정밀도를 높일 수 있으며, 보다 미세한 크기의 관통홀(22a)을 형성할 수도 있게 된다.
이어서, 도 3e에 도시된 바와 같이, 노출된 n형 전극(16n)과 p형 전극(16p)과 절연박막(21) 상에 시드층(22b, seed layer)을 형성한다. 시드층(22b)은 일반적인 무전해 도금 방식 혹은 전기 그라프팅 방법 등을 통해 형성될 수 있다.
이어서, 도 3f에 도시된 바와 같이, 시드층(22b) 위에 재배선층(24)을 정의하는 포토레지스트 패턴(40)을 형성한다.
이어서, 도 3g에 도시된 바와 같이, 시드층(22b)을 이용한 전해 도금 공정을 통해 관통홀(22a) 내부에 전도성 물질(22c)을 충전하고, 포토레지스트 패턴(40)에 의해 정의된 시드층(22b) 위에 재배선층(24)을 형성한다. 이 때, n형 전극(16n)과 p형 전극(16p)은 관통홀(22a) 내부에 충전되는 전도성 물질(22c)과 접속된다.
여기서, 관통홀(22a) 내부에 충전되며, 재배선층(24)을 형성하는 전도성 물질(22c)은 Cr, Cu, Ni, Au, Ag, Al, W, Ti, Pb, 솔더(solder), 지르코늄(Zr) 또는 인듐 주석 화합물(Indium Tin Oxide: ITO) 중 선택된 재질이나 각 재질의 조합일 수 있으며, 바람직하게는 Cr, Ti, Cu, Al, Ni 또는 솔더(Solder) 중 적어도 어느 하나를 포함하는 물질일 수 있다.
이 후, 도 3h에 도시된 바와 같이, 포토레지스트 패턴(40)을 플라즈마 식각 등의 방법을 통해 제거한 뒤, 인터포저 기판(20) 상에 노출된 시드층(22b)의 일부를 플래시 에칭 공정 등을 이용하여 제거한다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 관통비아(22)와 재배선층(24)이 무전해 도금 및 전해 도금 방식을 통해 동일 공정에서 형성될 수 있다. 이로써, 제조에 소요되는 시간 및 비용을 절감할 수 있는 장점이 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 관통비아(22)를 형성하는 공정과 재배선층(24)을 형성하는 공정이 분리되어 각각 수행될 수도 있을 것이다.
그리고 나서, 재배선층의 일부(24a)가 선택적으로 개방되도록 인터포저 기판(20)의 상면에 절연막층(28)을 코팅한다(도 3i 참조). 여기서, 절연막층(28)은 폴리이미드(polyimide)와 같은 중합체로 이루어질 수 있다. 절연막층(28)은 절연 기능 이외에도 인터포저 기판(20)과 솔더볼 등과 같은 외부접속단자(26)의 접합 특성을 개선하는 응력 버퍼(Stress buffer) 또는 가동층(Movable layer)역할을 할 수 있다.
개방된 재배선층의 일부(24a)는 추후 외부접속단자(26)가 형성되는 접속패드로서의 기능을 수행하는 부분이다. 이러한 접속패드(24a)에는 니켈/금 도금층과 같은 표면처리층(25)이 형성될 수도 있다.
다음으로, 재배선층(24)의 개방된 영역에 외부접속단자(26)를 형성한다(도 3j 참조). 외부접속단자(26)로 솔더볼을 이용할 수도 있으며, 이 외에 Cu, Au 또는 Ni 등의 금속 범프(metal bump) 등을 이용할 수도 있을 것이다.
그리고 나서, 도 3k에 도시된 바와 같이 기판(14)을 제거한다. 기판(14)을 제거하기 위해, 레이저 리프트-오프(Laser Lift-Off, LLO) 공정을 이용할 수 있음은 전술한 바와 같다.
이 후, 엘이디 칩(12)의 하면에 형광체층 (미도시) 을 코팅하고, 그 위에 몰딩렌즈 (미도시) 를 형성하여 형광체층을 커버할 수도 있을 것이다.
한편, 이상의 공정은 웨이퍼 레벨에서 수행된다. 즉, 인터포저 기판(20)을 구성하는 웨이퍼를 개별 유닛 단위로 분리하는 소잉(sawing) 공정 이전에, 하나의 웨이퍼에 대해 상술한 각종 공정이 수행되는 것이다. 이를 통해 웨이퍼 단위로 공정이 수행되고, 사용자의 필요에 따라, 유닛 단위로 분할함으로써, 제조 시간 및 비용을 절감할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
12 : 엘이디 칩 14 : 기판
16n : n형 전극 16p : p형 전극
20 : 인터포저 기판 22 : 관통비아
24 : 재배선층 26 : 외부접속단자
30 : 접착층
16n : n형 전극 16p : p형 전극
20 : 인터포저 기판 22 : 관통비아
24 : 재배선층 26 : 외부접속단자
30 : 접착층
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- 상측에 n형 전극과 p형 전극이 형성된 엘이디 칩을 제공하는 단계;
상기 n형 전극과 p형 전극에 대응되는 위치에 각각 관통홀이 형성된 인터포저 기판을 상기 엘이디 칩의 상측에 접합하는 단계; - 이 때, 상기 n형 전극과 p형 전극은 상기 각각의 관통홀에 의해 노출됨 -
상기 각각의 관통홀 내부에 도전성 물질을 충전하여 관통비아들을 형성하는 단계; - 이 때, 상기 n형 전극과 p형 전극은 각각의 관통비아와 접속됨 -
상기 인터포저 기판의 상면에 상기 관통비아들과 전기적으로 연결되는 재배선층을 형성하는 단계;
상기 재배선층의 일부가 선택적으로 개방되도록 상기 인터포저 기판의 상면에 절연막층을 코팅하는 단계; 및
상기 재배선층의 개방된 영역에 외부접속단자를 형성하는 단계를 포함하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 접합하는 단계는, 상기 엘이디 칩과 상기 인터포저 기판 사이에 접착층을 개재하여 수행되는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 관통홀이 형성된 인터포저 기판은,
인터포저 기판에 예비 관통홀을 형성하는 단계;
상기 예비 관통홀 내부에 절연물질을 충전하는 단계; 및
상기 충전된 절연물질에 관통홀을 천공하는 단계를 통해 제조되는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제10항에 있어서,
상기 충전된 절연물질에 관통홀을 천공하는 단계는 레이저를 이용하여 수행되는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 관통비아를 형성하는 단계와 상기 재배선층을 형성하는 단계는,
무전해 도금 및 전해 도금 방식을 통해 동일 공정에서 수행되는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 인터포저 기판은 글래스 또는 실리콘 재질인 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 엘이디 칩은,
사파이어 기판; 및
상기 사파이어 기판 상에 적층되는 질화물 반도체 구조물; - 이 때, 상기 질화물 반도체 구조물은 질소 화합물 재료의 P 및 N형 반도체층을 포함함 -
을 포함하는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
- 제8항에 있어서,
상기 엘이디 칩의 하면에 형광체층을 코팅하는 단계; 및
상기 형광체층을 커버하도록 상기 엘이디 칩의 하측에 몰딩렌즈를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 엘이디 인터포저 제조방법.
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