KR101145258B1 - 반도체 패키지 생산 시스템 및 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지 생산 방법은 개구부가 형성된 복수의 격자 배열이 구비된 기판을 형성하는 단계, 상기 개구부에 반도체 칩을 실장하는 단계, 상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 단계, 상기 격자 배열 각각을 절단하는 단계를 포함함으로써 반도체 패키지의 생산성을 향상시킬 수 있다.

Description

반도체 패키지 생산 시스템 및 방법{SYSTEM AND METHOD FOR PRODUCTION OF SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 생산 시스템 및 방법에 관한 것으로서, 보다 상세하게 설명하면 라미네이팅 필름과 금속 도금을 격자 배열 전체에 처리한 후 개개의 격자 배열을 절단하는 반도체 패키지 생산 시스템 및 방법에 관한 것이다.
휴대 전화, 노트북 크기의 개인용 컴퓨터, 전자 개인용 데이터 북 등과 같은 전자 장비의 최근의 발전에 비추어, 그러한 전자 장비에 유용한 고밀도, 소형, 박형의 반도체 패키지 생산이 요구되고 있다.
이와 같은 반도체 패키지에서 표면 탄성파(SAW, Surface Acoustic Wave) 필터 칩과 같은 반도체 칩을 실장하는 패키지의 경우 패키징 내부를 몰딩하지 않고 제작이 수행된다.
표면 탄성파 소자는 LiTaO3, LiNbO3, 수정과 같은 압전재료로 이루어지는 기판(압전성 기판)상에 설치된 박막 금속으로 이루어지는 빗살형상 전극(IDT:Inter Digital Transducer)에 의해 전기적 신호와 표면 탄성파(SAW)의 변환을 실시하고, 신호를 송수신하는 소자이다. 표면 탄성파 소자는 소형, 경량, 고신뢰성, 우수한 대역외 감쇠특성 등의 특징을 갖기 때문에, 영상기기나 이동통신기기의 분야에서 주파수 필터, 공진기 등으로서 널리 이용되고 있다.
최근, 이러한 표면 탄성파 소자를 이용한 표면 탄성파 장치에서는 보다 소형화를 도모하기 위해서, 표면 탄성파 소자를 페이스 다운 본딩방식이라 불리우는 접속방식에 의해 지지기재에 탑재?실장하는 것이 실시되고 있다.
도 10에 종래의 FDB방식에서 접속된 표면 탄성파 장치를 나타낸다. 이 도면에서는 압전성 기판(51)상에 빗살형식 전극(52)과 본딩 패드(53)가 각각 형성된 표면 탄성파 소자(54)가 예를 들면, 세라믹제의 상자형상의 지지기재(55)속에 전극형성면을 아래쪽으로 하여(페이스 다운으로) 탑재되어 있다. 지지기재(55)의 표면 탄성파 소자(54)와 대향하는 접속면(다이 어태치(die attach)면)에는 도전패턴(56)이 형성되어 있다. 이 도체 패턴(56)의 신호단자(56a)와 표면 탄성파 소자(54)의 본딩패드(53)가 Au, 땝납 등의 도전성의 범프(bump)(57)를 통해서 접합(플립칩 실장)되어 있다. 또, 지지기재(55)의 상단부에는 금속제나 세라믹제 등의 덮개(58)가 씌워 배치되고, 이 덮개(58)와 지지기재(55)가 용접되거나 또는 접착제에 의해 접착되어 밀봉되어 있다. 또한 지지기재(55)의 다이 어태치면의 도체 패턴(56)상에는 신호단자(56a)의 도전성을 확보하기 위해서 1～10㎛의 두께의 Au 등의 도금층(도시를 생략)이 형성되어 있다. 또, 지지기재(55)의 외부둘레면에는 외부 접속단자(도시를 생략)가 배설되어 있고, 이 외부접속단자와 상기한 신호단자(56a)가 비아 홀 등의 도전로(도시를 생략)를 통해서 도통되고 있다.
여기에서 표면 탄성파 소자는 표면 탄성파의 흡수재층을 갖는 경우가 있다. 즉, IDT 등으로부터의 누설파의 영향을 방지하기 위해서 압전성 기판의 전극형성면에 표면 탄성파의 흡수재인 실리콘계나 에폭시계의 수지재료의 층이 설치된다.
본 발명은 라미네이팅 필름과 금속 도금을 격자 배열 전체에 처리한 후 개개의 격자 배열을 절단하는 반도체 패키지 생산 시스템 및 방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지 생산 방법은 개구부가 형성된 복수의 격자 배열이 구비된 기판의 상기 개구부에 반도체 칩을 실장하는 단계, 상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 단계 및 상기 격자 배열 각각을 절단하는 단계를 포함할 수 있다.
이때, 상기 라미네이팅 단계와 상기 절단 단계 사이에, 상기 필름 상에 금속을 도금하는 단계를 더 포함할 수 있다.
또한, 상기 라미네이팅 단계와 상기 절단 단계 사이에, 상기 필름에서 상기 격자 배열 간 경계선을 그루빙(grooving)하는 단계, 상기 필름 상에 금속을 도금하는 단계를 더 포함할 수 있다. 여기서, 상기 그루빙 단계는 상기 경계선의 기판을 더 그루빙할 수 있다.
또한, 상기 그루빙되는 경계선의 기판은 기판의 두께 중 일부일 수 있다.
한편, 본 발명에 따른 반도체 패키지 생산 시스템은 개구부가 형성된 복수의 격자 배열이 구비된 기판의 상기 개구부에 반도체 칩을 실장하는 소자 실장부, 상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 라미네이팅부, 상기 필름 상에 금속을 도금하는 금속 도금부 및 상기 격자 배열 각각을 절단하는 절단부를 포함할 수 있다.
이때, 상기 라미네이팅부 및 금속 도금부는 일체로 형성될 수 있다.
또한, 상기 금속 도금 전에 상기 격자 배열 간 경계선을 그루빙(grooving)하는 그루빙부를 더 포함할 수 있다. 여기서, 상기 그루빙의 깊이는 상기 경계선의 기판 일부를 포함할 수 있다.
또한, 상기 기판 형성부는 상기 격자 배열 간 경계선을 따라 절단 홈을 형성할 수 있다.
이상에서 설명된 바와 같이 본 발명에 따른 반도체 패키지 생산 시스템 및 방법은 라미네이팅 필름과 금속 도금을 격자 배열 전체에 처리한 후 개개의 격자 배열을 절단하여 반도체 패키지를 생산함으로써 라미네이팅 과정과 금속 도금 과정을 용이하게 수행할 수 있다.
도 1은 본 발명과 관련된 반도체 패키지 생산 시스템을 나타낸 블럭도.
도 2는 기판 형성부에 의해서 완성된 기판 전체의 모습을 나타낸 개략도.
도 3은 완성된 기판의 일부를 확대하여 나타낸 개략도.
도 4는 완성된 기판의 격자 배열을 나타낸 개략도.
도 5는 본 발명과 관련된 반도체 패키지 생산 시스템에서 금속 도금이 이루어진 기판 상태를 나타낸 개략도.
도 6은 본 발명과 관련된 반도체 패키지 생산 시스템에 의해 생산된 반도체 패키지의 완제품을 나타낸 측면도.
도 7은 본 발명과 관련된 반도체 패키지 생산 공정의 순서를 나타낸 개략도.
도 8은 본 발명과 관련된 반도체 패키지 생산 공정에 수행되는 그루빙 공정의 그루빙 폭을 설명하기 위한 개략도.
도 9는 본 발명과 관련된 반도체 패키지 생산 방법을 나타낸 흐름도.
도 10에 종래의 FDB방식에서 접속된 표면 탄성파 장치를 나타낸 개략도.
도 11은 일반적인 반도체 패키지 생산 시스템의 공정 일부는 나타낸 개략도.
이하, 본 발명과 관련된 반도체 패키지 생산 시스템 및 방법에 대하여 도면을 참조하여 보다 상세하게 설명한다.
도 1은 본 발명과 관련된 반도체 패키지 생산 시스템을 나타낸 블럭도이다.
도 1에 도시된 반도체 패키지 생산 시스템은 개구부가 형성된 복수의 격자 배열이 구비된 기판의 상기 개구부에 반도체 칩을 실장하는 소자 실장부(120), 상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 라미네이팅부(130), 상기 필름 상에 금속을 도금하는 금속 도금부(150) 및 상기 격자 배열 각각을 절단하는 절단부(160)를 포함하고 있다.
소자 실장부(120)는 기판상 격자 배열에 형성된 개구부에 반도체 칩을 실장하는 요소로, 이를 위해서는 개구부가 형성된 복수의 격자 배열이 구비된 기판을 형성하는 기판 형성부(110)가 필요하다.
기판 형성부(110)는 표면 탄성파 필터 칩과 같은 반도체 칩이 실장되는 기판을 형성한다. 기판은 반도체 칩을 실장하기 위해서는 반도체 칩과 연결될 회로 패턴 등도 형성되어야 하므로 복수의 적층체로 적층될 수 있다. 따라서 기판 형성부는 기판 형성에 필요한 수개의 세부 요소로 구분될 수 있다. 다만, 본 실시예에서는 기판의 재료 가공부터 완성된 기판을 생성하는 요소를 기판 형성부라 칭한다.
완성된 기판은 도 2 내지 도 4의 모습과 같다.
도 2는 기판 형성부에 의해서 완성된 기판 전체의 모습을 나타낸 개략도이고, 도 3은 완성된 기판의 일부를 확대하여 나타낸 개략도이고, 도 4는 완성된 기판의 격자 배열을 나타낸 개략도이다.
도 2를 살펴보면 하나의 기판(210) 상에 복수의 격자 배열(211)이 복수개 배열되어 있는 것을 알 수 있다. 각각의 격자 배열(211)은 반도체 패키지의 기본 단위가 되는 스템(stem)을 의미하며 도 3과 도 4에 도시된 바와 같이 라미네이팅 과정에서 필름과 접촉하는 제1 면(213)과 반도체 칩과 관련된 적어도 하나의 접점을 갖는 제2 면(215)을 포함하고 있다. 상기 접점은 회로 패턴에 해당하므로 제2 면은 회로 패턴이 인쇄되는 기판면을 지칭한다. 후술하겠지만 제2 면에 반도체 칩이 실장되는데, 이때는 반도체 칩까지 포함하여 격자 배열로 칭한다. 또한, 제2 면에 반도체 칩이 실장되기 위해서는 제1 면이 제2 면을 가리지 않아야 하므로 제1 면에 개구부가 형성되어야 한다. 도 3과 도 4에서 제1 면 안쪽으로 보이는 제2 면은 상기 제1 면의 개구부에 의해 형성된 것으로 볼 수도 있을 것이다. 따라서, 앞으로 기술될 개구부는 제2 면에 대응되는 것임을 언급한다.
정리하면, 기판 형성부는 개구부가 형성된 복수의 격자 배열이 구비되어 있는 기판을 형성/생산하게 된다.
소자 실장부(120)는 기판 형성부에서 형성된 기판에 반도체 칩을 실장하게 된다.
반도체 칩은 기판 상에 형성되어 있는 격자 배열 각각의 개구부에 실장되며, 이때 개구부의 회로 패턴과 반도체칩을 연결하는 와이어 등의 설치도 소자 실장부에서 함께 수행된다. 이때의 반도체 칩은 필름에 의해 라미네이팅이 이루어지는 반도체 칩을 지칭하며 대표적으로 표면 탄성파 필터 칩, 크리스탈 칩 등이 이에 해당한다.
한편, 기판 형성부는 도 3에 도시된 바와 같이 격자 배열 간 경계선을 따라 절단 홈(217)을 형성할 수 있다. 절단 홈은 추후 절단부(160)의 절단 작업의 편의를 위한 것이다.
종래에는 이와 같이 반도체 칩을 실장한 이후 각각의 격자 배열을 절단한 후 필름을 격자 배열의 제1 면에 라미네이팅한 후 필요에 따라 금속 도금을 실시하여 왔다.
도 11은 일반적인 반도체 패키지 생산 시스템의 공정 일부는 나타낸 개략도로서, 살펴보면 격자 배열의 제1 면(13)의 개구부에 해당하는 제2 면(15)에 반도체 칩(21)과 회로 패턴(25)가 실장되고 반도체 칩과 회로 패턴이 와이어(23)에 의하여 전기적으로 연결되어 있다. 이상의 요소로 이루어진 격자 배열을 기판에서 절단한 상태에서 필름(31), 금속으로 라미네이팅하게 된다. 즉, 기존에는 기판을 형성하고 반도체 칩을 실장한 후 격자 배열을 절단하고, 절단된 각각의 격자 배열의 제1 면에 대하여 라미네이팅을 수행함으로써 반도체 패키지를 밀봉하는 방식을 취하고 있다. 또는, 기판에서 격자 배열을 절단한 후 반도체 칩을 실장하고 라미네이팅을 수행하는 방식을 취하기도 한다.
이에 따르면 반도체 패키지의 단품 포장을 생산 업체에서 수행해야 하므로 비용이 추가되는 문제가 있다. 또한, 절단 과정에서 이물질이 발생할 수 있으므로 이에 따라 추가적인 이물질 제거 작업이 요구된다. 또한, 이물질로 인한 불량이 발생할 수 있다.
또한, 절단된 격자 배열 각각을 캐리어로 로딩하여야 하므로 공정 및 캐리어 추가 비용이 발생할 수 있다. 또한, 로딩 과정으로 인하여 생산 시간이 길어지는 문제가 있다.
또한, 다이 본딩/와이어 본딩시 절단된 격자 배열의 위치 정밀도가 떨어져 각종 설계 및 공정 디자인 룰이 엄격하게 적용되어야 한다. 또한, 다이 본딩/와이어 본딩시 격자 배열이 흔들려 불량 발생의 가능성이 있다.
결과적으로 생산 효율이 저하되는 문제가 발생되는데, 이를 해소하기 위하여 본 실시예의 라미네이팅부(130)는 격자 배열을 절단하는 공정 전에 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하게 된다.
구체적으로 도 2의 기판 상태에서 필름으로 격자 배열을 밀봉하는 것이 된다. 상기 필름을 이용한 라미네이팅은 용점, 심실링, 융착 등으로 수행 가능하며, 일반적으로 필름에 점착층을 형성함으로써 용이하게 밀봉이 가능하다. 참고로, 필름과 기판의 접촉면은 격자 배열의 제1 면이 된다.
금속 도금부(150)는 라미네이팅부에 의해 기판 상에 라미네이팅된 필름 상에 금속을 도금한다. 금속을 도금함으로써 수분 침투 방지 및 외부 충격으로부터 반도채 패키지를 보호할 수 있다. 금속 도금부에 의한 금속 도금 공정까지 기판은 도 2의 원래 형상을 그대로 유지하게 되므로, 라미네이팅부와 금속 도금부에 의해 필름 접착과 금속 도금이 이루어진 상태는 도 5와 같다. 살펴보면 기판 전체, 결과적으로 상기 기판 상에 형성된 복수의 격자 배열 전체에 대해 일괄적으로 라미네이팅과 금속 도금(230)이 이루어진 것을 알 수 있다.
절단부(160)는 격자 배열 각각을 절단함으로써 반도체 패키지를 완성하게 된다.
이상에서 살펴본, 라미네이팅부 및 금속 도금부는 일체로 형성될 수 있다.
한편, 라미네이팅부(130)와 금속 도금부(150) 사이에 그루빙부(140)가 더 포함될 수 있다.
그루빙부(140)는 필름을 라미네이팅한 후 금속 도금 전에 격자 배열 간 경계선을 그루빙(grooving)한다. 필름을 라미네이팅한 후 금속을 도금하고 절단을 수행하면 절단된 필름 측면에는 금속 도금이 이루어지지 않은 상태가 된다. 따라서, 완성된 반도체 패키지를 보다 신뢰성 있게 보호하기 위해 절단된 측면까지 금속 도금을 수행하는 것이 바람직한데, 이를 위해 그루빙부에서는 격자 배열 간 경계선을 그루빙한다.
도 7에서와 같이 격자 배열 간 경계선에 그루빙(240)을 수행하게 되면 이후 금속 도금부에서 수행된 금속 도금시 그루빙된 영역에도 도금이 이루어진다. 이를 위해서 그루빙의 깊이는 적어도 필름을 두께보다는 크게 수행되어야 하며, 그 과정에서 격자 배열의 제1 면 일부도 그루빙이 수행될 수 있다. 즉, 그루빙부에 의해 수행되는 그루빙의 깊이는 경계선의 기판 일부를 포함할 수 있다. 물론, 그루빙의 깊이는 적어도 격자 배열을 다른 격자 배열과 분리시킬 정도로 수행되지 않아야 할 것이다. 정리하면 그루빙의 깊이는 필름의 두께보다 크며 필름이 접촉하는 제1 면의 두께보다 작아야 한다. 그루빙의 폭은 도 8에 도시된 바와 같이 도금된 금속의 저면 두께 ⓐ가 다른 곳의 도금 두께 ⓑ와 동일하게 형성될 수 있는 정도인 것이 바람직하다. 그루빙의 폭이 좁아 그루빙 영역에 도금이 충전되는 형태가 되면 절단시에 장애가 될 수 있기 때문이다.
도 6은 본 발명과 관련된 반도체 패키지 생산 시스템에 의해 생산된 반도체 패키지의 완제품을 나타낸 측면도이다.
도 6에 도시된 반도체 패키지는 기판 형성부, 소자 실장부, 라미네이팅부, 그루빙부, 금속 도금부, 절단부를 거친 상태로, 제2 면에 반도체 칩(221)이 실장되어 있으며 제1 면에 필름(231)이 적층되고 금속 도금(230)이 이루어진 상태임을 알 수 있다. 필름(231) 측면을 살펴보면 금속 도금이 필름 측면뿐만 아니라 제1 면까지 연장되어 있는 것을 알 수 있다. 이와 같은 결과는 그루빙(240)에 의한 것이다.
그루빙 아래에 보면 절단시에 형성된 절단 자국이 있는데 도시된 바와 같이 반도체 패키지에 별다른 영향이 없는 것이 실험적으로 관측되었다.
도 9는 본 발명과 관련된 반도체 패키지 생산 방법을 나타낸 흐름도로서, 도 1에 도시된 반도체 패키지 생산 시스템의 동작으로서 설명될 수 있다.
먼저, 개구부(제2 면)가 형성된 복수의 격자 배열이 구비된 기판을 형성한다(S 510). 기판의 형성이 다른 생산 시스템에서 이루어지는 경우에는 기판을 형성한 시스템으로부터 기판을 받아 바로 반도체 칩 실장 단계를 실행할 수도 있다.
이에 따라 도 7의 ①에서와 같은 기판이 형성되며, 도 1의 기판 형성부에서 이루어진다.
다음, 상기 개구부에 반도체 칩을 실장한다(S 520), 이때, 반도체 칩 외에 필요한 각종 소자 회로 패턴 연결을 위한 와이어 본딩 등도 포함하는 것으로 한다. 도 7의 ②에서와 같이 반도체 칩이 실장된 기판이 형성되면 도 1의 소자 실장부에서 이루어진다.
다음, 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅한다(S 530). 이 공정에 의해 도 7의 ③, ④에서와 같이 필름이 개별 격자의 제1 면에 접착되며, 도 1의 라미네이팅부에서 이루어진다.
그 후, 각 격자 배열 간의 경계선을 절단함으로써 격자 배열 각각을 분리시킨다(S 560). 이 공정에 의해 도 7의 ⑦과 같이 완성된 반도체 패키지가 도출되며, 도 1의 절단부에서 이루어진다. 이 경우, 필름에 의해서만 반도체 칩이 밀봉된 상태가 되는데, 적절한 필름 재질과 적절한 라미네이팅 방식을 적용함으로써 외부로부터 반도체 칩을 보호하는데 충분한 경우에 가능하다.
신뢰성 있는 보호를 위해 금속을 필름 상에 도금할(S 550) 수도 있는데, 구체적으로 라미네이팅 공정과 절단 공정 사이에 추가될 수 있다. 이와 같은 공정은 도 1의 금속 도금부에 의해 이루어지는데, 이에 따르면 평평하게 설치된 필름 상에 금속이 도금되므로 절단시 절단면을 구성하는 필름 측면에는 금속이 도금되지 않은 상태가 된다. 금속 도금을 수행하는 것은 필름만으로 수분 침투 등의 외부 환경으로부터 반도체 칩을 보호하기 어려운 경우이므로 필름 측면을 도금하지 않은 상태로 두는 것은 불합리할 수 있다.
따라서, 상기 라미네이팅 단계와 상기 절단 단계 사이에, 상기 필름에서 상기 격자 배열 간 경계선을 그루빙(grooving)하는(S 540) 공정을 추가하고, 그루빙 후에 필름 상에 금속을 도금하는 것이 바람직하다. 그루빙의 깊이에 따라 절단부에 의해 절단된 필름의 측면뿐만 아니라 격자 배열의 제1 면의 측면까지도 금속 도금이 이루어지게 할 수 있어 반도체 칩 보호가 보다 용이해진다. 다시 말해 그루빙은 적어도 필름의 두께보다 깊게 이루어지는 것이 바람직하며 제1 면, 즉 경계선 위치의 기판까지도 일정 깊이로 그루빙 처리할 수 있다. 물론 앞에서 언급했듯이 그루빙되는 경계선 기판의 두께는 기판(제1 면 영역) 전체 두께보다 작아야 한다.
이상에서 살펴본 바와 같이 본 발명에 따른 반도체 패키지 생산 시스템 및 방법은 격자 배열 각각을 절단하지 않은 상태로 라미네이팅과 금속 도금을 수행함으로써 일반적인 반도체 패키지 생산 시스템에서 예상되는 문제점의 해소가 가능하다. 즉, 생산성이 향상된다.
반도체 패키지 생산 시스템에 적용이 가능하다.
특히, 표면 탄성파 필터 칩과 같이 내부가 몰딩되지 않으면서 외부로부터 밀봉할 필요가 있는 반도체 칩이 적재되는 패키지 생산에 적용하는 것이 유리하다.
110...기판 형성부 120...소자 실장부
130...라미네이팅부 140...그루빙부
150...금속 도금부 160...절단부

Claims (10)

  1. 개구부가 형성된 복수의 격자 배열이 구비된 기판의 상기 개구부에 반도체 칩을 실장하는 단계;
    상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 단계;
    상기 필름에서 상기 격자 배열 간 경계선을 그루빙(grooving)하는 단계;
    상기 필름 상에 금속을 도금하는 단계; 및
    상기 격자 배열 각각을 절단하는 단계;
    를 포함하고,
    상기 그루빙의 깊이는 라미네이팅된 상기 필름의 두께보다 크고, 상기 기판에서 상기 필름이 접촉하는 개구부 윗면의 두께보다 작으며,
    상기 기판의 격자 배열 상에 절단 홈을 포함하는 것을 특징으로 하는 반도체 패키지 생산 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 그루빙되는 경계선의 기판 두께는 기판 전체 두께보다 작은 반도체 패키지 생산 방법.
  6. 개구부가 형성된 복수의 격자 배열이 구비되어 있는 기판을 형성하고, 상기 격자 배열 간 경계선을 따라 절단 홈을 형성하는 기판 형성부;
    개구부가 형성된 복수의 격자 배열이 구비된 기판의 상기 개구부에 반도체 칩을 실장하는 소자 실장부;
    상기 기판에 구비된 복수의 격자 배열 전체를 덮도록 필름을 라미네이팅(laminating)하는 라미네이팅부;
    라미네이팅한 후 금속 도금 전에 상기 격자 배열 간 경계선을 라미네이팅된 상기 필름의 두께보다 크며, 상기 기판에서 상기 필름이 접촉하는 개구부 윗면의 두께보다 작은 깊이로 그루빙(grooving)하는 그루빙부;
    상기 필름 상에 금속을 도금하는 금속 도금부; 및
    상기 격자 배열 각각을 절단 홈을 따라 절단하는 절단부;
    를 포함하는 반도체 패키지 생산 시스템.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR101626904B1 (ko) * 2014-09-25 2016-06-03 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044313A (ja) 1999-07-29 2001-02-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US6627987B1 (en) 2001-06-13 2003-09-30 Amkor Technology, Inc. Ceramic semiconductor package and method for fabricating the package
JP2005294617A (ja) 2004-04-01 2005-10-20 Kyocera Corp 電子装置の製造方法
KR20060115791A (ko) * 2005-05-06 2006-11-10 삼성전기주식회사 적층형 표면탄성파 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044313A (ja) 1999-07-29 2001-02-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US6627987B1 (en) 2001-06-13 2003-09-30 Amkor Technology, Inc. Ceramic semiconductor package and method for fabricating the package
JP2005294617A (ja) 2004-04-01 2005-10-20 Kyocera Corp 電子装置の製造方法
KR20060115791A (ko) * 2005-05-06 2006-11-10 삼성전기주식회사 적층형 표면탄성파 패키지 및 그 제조방법

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