JP2001028420A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 微小な半導体装置の封止体を比較的容易に低
コストで形成する。 【解決手段】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置の外部
端子となるアイランド或いはリードが封止体底面にて露
出させ、このアイランド或いはリードの側面と前記封止
体の側面とを同一平面に構成し、アイランド或いはリー
ドの下面部内方に凹部を設ける。個々の半導体装置に用
いられるアイランド或いはリードの組を複数組一体に形
成し、前記アイランド或いはリードの下面部内方に凹部
が設けられたリードフレームに、複数の半導体素子のダ
イボンディングを行なう工程と、前記夫々の半導体素子
と前記リードとを電気的に接続する工程と、複数の半導
体素子を列毎に一つのキャビティとして一体に封止体を
モールドする工程と、前記キャビティ及びリードフレー
ムを切断し、個別の半導体装置に分離する工程とを有す
る。
コストで形成する。 【解決手段】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置の外部
端子となるアイランド或いはリードが封止体底面にて露
出させ、このアイランド或いはリードの側面と前記封止
体の側面とを同一平面に構成し、アイランド或いはリー
ドの下面部内方に凹部を設ける。個々の半導体装置に用
いられるアイランド或いはリードの組を複数組一体に形
成し、前記アイランド或いはリードの下面部内方に凹部
が設けられたリードフレームに、複数の半導体素子のダ
イボンディングを行なう工程と、前記夫々の半導体素子
と前記リードとを電気的に接続する工程と、複数の半導
体素子を列毎に一つのキャビティとして一体に封止体を
モールドする工程と、前記キャビティ及びリードフレー
ムを切断し、個別の半導体装置に分離する工程とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、底面端子型の半導体装置に適
用して有効な技術に関するものである。
の製造方法に関し、特に、底面端子型の半導体装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置では、微細化の進展
によって、より多くの回路を単一の半導体チップに搭載
する高集積化が進められている。しかしながら、半導体
集積回路を構成する全ての素子を単一チップに集積した
場合には、モデルチェンジ等に伴う些細な仕様変更の度
に、集積回路の再設計を行なうこととなり、迅速な対応
が困難となる。そこで、こうした軽微な変更に対応する
ために、トランジスタ等回路素子の一部を集積化せずに
実装基板上で半導体集積回路に外付けする構成とし、こ
の外付けする回路素子を変えることによって、同一の半
導体集積回路装置を用いたままで軽微な変更に対応する
方法が採用されている。
によって、より多くの回路を単一の半導体チップに搭載
する高集積化が進められている。しかしながら、半導体
集積回路を構成する全ての素子を単一チップに集積した
場合には、モデルチェンジ等に伴う些細な仕様変更の度
に、集積回路の再設計を行なうこととなり、迅速な対応
が困難となる。そこで、こうした軽微な変更に対応する
ために、トランジスタ等回路素子の一部を集積化せずに
実装基板上で半導体集積回路に外付けする構成とし、こ
の外付けする回路素子を変えることによって、同一の半
導体集積回路装置を用いたままで軽微な変更に対応する
方法が採用されている。
【０００３】そして、半導体分野においては、顧客実装
面積・容積縮小を目的とした個別半導体装置の薄型化・
小型化が常に求められている。こうした単体の回路素子
にも小型化が求められており、例えば単体のトランジス
タでは、顧客要求により外形寸法１００６（平面形状１
ｍｍ×０．６ｍｍ）、或いは外形寸法０８０４（平面形
状０．８ｍｍ×０．４ｍｍ）といった微小な半導体装置
が求められている。
面積・容積縮小を目的とした個別半導体装置の薄型化・
小型化が常に求められている。こうした単体の回路素子
にも小型化が求められており、例えば単体のトランジス
タでは、顧客要求により外形寸法１００６（平面形状１
ｍｍ×０．６ｍｍ）、或いは外形寸法０８０４（平面形
状０．８ｍｍ×０．４ｍｍ）といった微小な半導体装置
が求められている。
【０００４】このため、発明者等は、製造が比較的容易
で低コストであることから従来広く用いられている、リ
ードフレームに固定した半導体素子にスルーモールド方
式による樹脂封止によって、こうした微小な半導体装置
の封止体を成形する方法について検討したが、従来方法
による封止体の成形には問題があった。
で低コストであることから従来広く用いられている、リ
ードフレームに固定した半導体素子にスルーモールド方
式による樹脂封止によって、こうした微小な半導体装置
の封止体を成形する方法について検討したが、従来方法
による封止体の成形には問題があった。
【０００５】即ち、検討した半導体装置は、図１に示す
ごとく、半導体素子１をアイランド２に固定し、半導体
素子１とリード３の内端とをボンディングワイヤ４によ
って接続し、半導体素子１、アイランド２、リード３の
上面及び内側面、ボンディングワイヤ４を樹脂を用いた
封止体５（図１中破線図示）によって封止してある。
ごとく、半導体素子１をアイランド２に固定し、半導体
素子１とリード３の内端とをボンディングワイヤ４によ
って接続し、半導体素子１、アイランド２、リード３の
上面及び内側面、ボンディングワイヤ４を樹脂を用いた
封止体５（図１中破線図示）によって封止してある。
【０００６】こうした半導体装置は、リードフレームに
複数の半導体素子をボンディングした後に各素子２毎に
１つのキャビティとして封止した後に、金型を用いてリ
ードフレームを切断してある。しかし、リードの切断に
金型を用いるため、切断後のリードは樹脂封止外形より
若干突出した切り残し部が残り、この切り残し部による
外形形状への影響は、半導体装置全体が微小であること
から相対的に大きなものとなる。
複数の半導体素子をボンディングした後に各素子２毎に
１つのキャビティとして封止した後に、金型を用いてリ
ードフレームを切断してある。しかし、リードの切断に
金型を用いるため、切断後のリードは樹脂封止外形より
若干突出した切り残し部が残り、この切り残し部による
外形形状への影響は、半導体装置全体が微小であること
から相対的に大きなものとなる。
【０００７】加えて、トランスファーモールド方法によ
って樹脂を各キャビティに導入する際に、樹脂の流路と
なるゲートはパッケージ外形より狭めなければならない
が、樹脂の流動性の観点からゲートの縮小には限界が有
り、ゲートの寸法によって封止体の最小寸法形状が制約
されることになる。
って樹脂を各キャビティに導入する際に、樹脂の流路と
なるゲートはパッケージ外形より狭めなければならない
が、樹脂の流動性の観点からゲートの縮小には限界が有
り、ゲートの寸法によって封止体の最小寸法形状が制約
されることになる。
【０００８】
【発明が解決しようとする課題】こうした問題を回避す
る方法としては、例えば、特開平１１‐１０２９２４号
公報に、セラミック又はガラスエポキシ樹脂の基板を用
い、トランスファーモールド方式またはポッテイング方
式によって樹脂封止を行ない、封止後にダイシングによ
り切断・分離して個別半導体装置を形成する技術が記載
されている。
る方法としては、例えば、特開平１１‐１０２９２４号
公報に、セラミック又はガラスエポキシ樹脂の基板を用
い、トランスファーモールド方式またはポッテイング方
式によって樹脂封止を行ない、封止後にダイシングによ
り切断・分離して個別半導体装置を形成する技術が記載
されている。
【０００９】この技術では、図２に示すように、半導体
装置は、多層のセラミック基板３０の上面に形成された
搭載部に、半導体素子１のダイボンディングを行い、半
導体素子１の電極パッドとセラミック基板３０の電極端
子とをボンディングワイヤ３により接続し、前記電極端
子が基板３０の底面に形成された外部端子と内部配線に
よって接続され、半導体素子１、基板３０の上面及び内
側面、ボンディングワイヤ４を樹脂を用いた封止体５
（図２中破線図示）によって封止してある。
装置は、多層のセラミック基板３０の上面に形成された
搭載部に、半導体素子１のダイボンディングを行い、半
導体素子１の電極パッドとセラミック基板３０の電極端
子とをボンディングワイヤ３により接続し、前記電極端
子が基板３０の底面に形成された外部端子と内部配線に
よって接続され、半導体素子１、基板３０の上面及び内
側面、ボンディングワイヤ４を樹脂を用いた封止体５
（図２中破線図示）によって封止してある。
【００１０】製造過程では、複数の半導体装置の基板３
０が行列状に複数連続して形成されており、個々の半導
体装置のダイボンディング・ワイヤボンディングが行な
われた後に、基板３０上面の複数の半導体素子２及びボ
ンディングワイヤ４等を樹脂により一括して封止した
後、ダイシングを用いて夫々切断し個別半導体装置を形
成する。
０が行列状に複数連続して形成されており、個々の半導
体装置のダイボンディング・ワイヤボンディングが行な
われた後に、基板３０上面の複数の半導体素子２及びボ
ンディングワイヤ４等を樹脂により一括して封止した
後、ダイシングを用いて夫々切断し個別半導体装置を形
成する。
【００１１】この技術では、モールド時のゲート寸法に
係らず、個別半導体の外形寸法の縮小が可能となる。し
かし、セラミック基板のコストが従来のＣｕ、４２アロ
イ等を材料としたリードフレームに比べて高価であり、
加えて基板表面には、金等の高価なメッキを導体として
施さなければならないので製造原価が上昇する。また、
セラミックは焼結材料の為、セラミック基板の焼成工程
にて、焼成後の収縮誤差及び反りの問題が生じ、基板の
歩留まり向上に限界がある等のデメリットが有り、更
に、この結果、基板不具合部に不良処置（マーキング
等）を施し、ダイボンディング時には不良部分にダイボ
ンドを行なわないように工夫する等の処理が増加するこ
ととなる。
係らず、個別半導体の外形寸法の縮小が可能となる。し
かし、セラミック基板のコストが従来のＣｕ、４２アロ
イ等を材料としたリードフレームに比べて高価であり、
加えて基板表面には、金等の高価なメッキを導体として
施さなければならないので製造原価が上昇する。また、
セラミックは焼結材料の為、セラミック基板の焼成工程
にて、焼成後の収縮誤差及び反りの問題が生じ、基板の
歩留まり向上に限界がある等のデメリットが有り、更
に、この結果、基板不具合部に不良処置（マーキング
等）を施し、ダイボンディング時には不良部分にダイボ
ンドを行なわないように工夫する等の処理が増加するこ
ととなる。
【００１２】また、セラミック基板を用いた場合、セラ
ミックが脆性をもっているために、上下金型により挟持
しクランプ圧力を付加した時点で、若干の基板の反りに
よっても破損するおそれがあるので、従来方式である金
型を用いたスルーモールド方式の採用は困難であり、レ
ジンを塗布する等の別方法を用いる必要がある。レジン
を塗布する場合、塗布の厚み及び平坦度の制御が難しく
なる等の問題点が残っている。更に、基板上面を一括し
て樹脂封止する為、樹脂の収縮作用により分割前に大き
な反りを生ずる。更には、ダイシング方法等に依って切
削切断したパッケージの側面（セラミックと樹脂との接
合界面）より水分が進入し、完成品の長期信頼性に影響
を及ぼす可能性が有る等の問題点が、発明者等により明
らかとなった。
ミックが脆性をもっているために、上下金型により挟持
しクランプ圧力を付加した時点で、若干の基板の反りに
よっても破損するおそれがあるので、従来方式である金
型を用いたスルーモールド方式の採用は困難であり、レ
ジンを塗布する等の別方法を用いる必要がある。レジン
を塗布する場合、塗布の厚み及び平坦度の制御が難しく
なる等の問題点が残っている。更に、基板上面を一括し
て樹脂封止する為、樹脂の収縮作用により分割前に大き
な反りを生ずる。更には、ダイシング方法等に依って切
削切断したパッケージの側面（セラミックと樹脂との接
合界面）より水分が進入し、完成品の長期信頼性に影響
を及ぼす可能性が有る等の問題点が、発明者等により明
らかとなった。
【００１３】他に、例えば特開平１０‐３１３０８２号
公報には、リードフレームに複数の半導体素子を搭載
し、トランスファーモールド方式又はポッテイング方式
を用いて一括樹脂封止し、ダイシングによって個別の半
導体装置に切断・分離する方法が開示されている。
公報には、リードフレームに複数の半導体素子を搭載
し、トランスファーモールド方式又はポッテイング方式
を用いて一括樹脂封止し、ダイシングによって個別の半
導体装置に切断・分離する方法が開示されている。
【００１４】しかしながらこの方法では、基板３０上面
を一括して樹脂封止する為、比較的広い面積を１つのキ
ャビティとして封止することとなり、封止後に樹脂が硬
化する際の収縮作用による応力によって、樹脂の分割前
に大きな大きな反りやねじれが生じてしまう。加えて、
半導体素子の搭載されるアイランド下面及びリード電極
下面が、半導体装置下面に露出する為、個別半導体装置
の封止体としては封止体下面部の絶縁範囲を広くするこ
とが難しい。その結果として、実装基板の回路設計時に
アイランド下面及びリード電極下面と配線との電気的シ
ョートを回避する配慮が必要となる。半導体装置の下に
位置する基板領域に配線を通すことが難しくなり、回路
設計の自由度が低下する。また、搭載する半導体素子が
パッケージ寸法に近くなるに連れて、アイランド寸法を
大きくする必要があり、アイランド部とリード電極との
距離を十分に確保することが次第に困難となる。
を一括して樹脂封止する為、比較的広い面積を１つのキ
ャビティとして封止することとなり、封止後に樹脂が硬
化する際の収縮作用による応力によって、樹脂の分割前
に大きな大きな反りやねじれが生じてしまう。加えて、
半導体素子の搭載されるアイランド下面及びリード電極
下面が、半導体装置下面に露出する為、個別半導体装置
の封止体としては封止体下面部の絶縁範囲を広くするこ
とが難しい。その結果として、実装基板の回路設計時に
アイランド下面及びリード電極下面と配線との電気的シ
ョートを回避する配慮が必要となる。半導体装置の下に
位置する基板領域に配線を通すことが難しくなり、回路
設計の自由度が低下する。また、搭載する半導体素子が
パッケージ寸法に近くなるに連れて、アイランド寸法を
大きくする必要があり、アイランド部とリード電極との
距離を十分に確保することが次第に困難となる。
【００１５】更に、前記半導体装置外形の一部は、封止
体の絶縁材料が硬化した後に切断された面によって構成
されるため、切断面からの水分の進入による個別半導体
装置の封止信頼性低下という問題が残っている。また、
個別半導体装置に切断する際の作業性及び切断精度に関
して充分な検討が為されていない等の問題点も有る。
体の絶縁材料が硬化した後に切断された面によって構成
されるため、切断面からの水分の進入による個別半導体
装置の封止信頼性低下という問題が残っている。また、
個別半導体装置に切断する際の作業性及び切断精度に関
して充分な検討が為されていない等の問題点も有る。
【００１６】本発明の課題は、これらの問題を解決し、
微小な半導体装置の封止体を比較的容易に低コストで行
ない得る技術を提供することにある。
微小な半導体装置の封止体を比較的容易に低コストで行
ない得る技術を提供することにある。
【００１７】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１９】アイランドに固定した半導体素子とリード
とを接続し封止体によって封止した半導体装置におい
て、半導体装置の外部端子となるアイランド或いはリー
ドが封止体底面にて露出し、このアイランド或いはリー
ドの側面と前記封止体の側面とが同一平面を構成し、ア
イランド或いはリードの下面部内方に凹部が設けられて
いる。
とを接続し封止体によって封止した半導体装置におい
て、半導体装置の外部端子となるアイランド或いはリー
ドが封止体底面にて露出し、このアイランド或いはリー
ドの側面と前記封止体の側面とが同一平面を構成し、ア
イランド或いはリードの下面部内方に凹部が設けられて
いる。
【００２０】また、アイランドに固定した半導体素子と
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、アイランド或いはリードの下面の内端が上面の内端
に対して外端方向に後退させてある。
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、アイランド或いはリードの下面の内端が上面の内端
に対して外端方向に後退させてある。
【００２１】また、アイランドに固定した半導体素子と
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、アイランド或いはリードの下面部内方及び外方の夫
々に凹部が設けられている。
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、アイランド或いはリードの下面部内方及び外方の夫
々に凹部が設けられている。
【００２２】また、アイランドに固定した半導体素子と
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、前記下面の内端を下面の外端方向に後退させ、前記
下面の外端を下面の内端方向に後退させてある。
リードとを接続し封止体によって封止した半導体装置に
おいて、半導体装置の外部端子となるアイランド或いは
リードが封止体底面にて露出し、このアイランド或いは
リードの側面と前記封止体の側面とが同一平面を構成
し、前記下面の内端を下面の外端方向に後退させ、前記
下面の外端を下面の内端方向に後退させてある。
【００２３】また、アイランドに固定した半導体素子と
リードとを接続し封止体によって封止した半導体装置の
製造方法において、個々の半導体装置に用いられるアイ
ランド或いはリードの組を複数組一体に形成し、前記ア
イランド或いはリードの下面部内方に凹部が設けられた
リードフレームに、複数の半導体素子のダイボンディン
グを行なう工程と、前記夫々の半導体素子と前記リード
とを電気的に接続する工程と、複数の半導体素子を列毎
に一つのキャビティとして一体に封止体をモールドする
工程と、前記キャビティ及びリードフレームを切断し、
個別の半導体装置に分離する工程とを有する。
リードとを接続し封止体によって封止した半導体装置の
製造方法において、個々の半導体装置に用いられるアイ
ランド或いはリードの組を複数組一体に形成し、前記ア
イランド或いはリードの下面部内方に凹部が設けられた
リードフレームに、複数の半導体素子のダイボンディン
グを行なう工程と、前記夫々の半導体素子と前記リード
とを電気的に接続する工程と、複数の半導体素子を列毎
に一つのキャビティとして一体に封止体をモールドする
工程と、前記キャビティ及びリードフレームを切断し、
個別の半導体装置に分離する工程とを有する。
【００２４】更に、前記切断された個別の半導体装置の
側面に保護被膜を形成する工程とを有する。
側面に保護被膜を形成する工程とを有する。
【００２５】かかる本発明によれば、半導体素子寸法に
近似した半導体装置(ＣＳＰ)に関し、個別半導体素子搭
載基板として金属材料を用いたリードフレームの使用が
可能となり、セラミック基板を用いた場合より安価に製
造することができる。
近似した半導体装置(ＣＳＰ)に関し、個別半導体素子搭
載基板として金属材料を用いたリードフレームの使用が
可能となり、セラミック基板を用いた場合より安価に製
造することができる。
【００２６】また、半導体装置下面に、絶縁層を樹脂モ
ールド方法により形成したことにより、実装基板上に形
成された回路配線との電気的短絡を防止することができ
る。
ールド方法により形成したことにより、実装基板上に形
成された回路配線との電気的短絡を防止することができ
る。
【００２７】また、前記ダイシングによって、切断面に
切断方向に沿って突起が生じるのを防止することができ
るので、実装不良の発生を防止することができる。
切断方向に沿って突起が生じるのを防止することができ
るので、実装不良の発生を防止することができる。
【００２８】更に、切断面に保護膜を塗布することによ
り、水分の進入が防止できる結果、半導体装置の信頼性
が向上する。保護膜の塗布されない半導体装置の下面で
は、アイランド及びリードに設けられた凹部によって水
分の進入経路が長くなることによって耐湿性が向上す
る。
り、水分の進入が防止できる結果、半導体装置の信頼性
が向上する。保護膜の塗布されない半導体装置の下面で
は、アイランド及びリードに設けられた凹部によって水
分の進入経路が長くなることによって耐湿性が向上す
る。
【００２９】加えて、複数の半導体素子を列毎に一つの
キャビティとして樹脂封止することによって、熱または
樹脂の収縮作用による反りを防止しつつ、仕上がり寸法
精度の良い個別半導体装置を提供することが可能とな
る。
キャビティとして樹脂封止することによって、熱または
樹脂の収縮作用による反りを防止しつつ、仕上がり寸法
精度の良い個別半導体装置を提供することが可能とな
る。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。なお、実施の形態を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
する。なお、実施の形態を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３１】（実施の形態１）図３に示すのは本発明の
一実施の形態である半導体装置の斜視図であり、図４の
（ａ）に示すのはその縦断側面図、（ｂ）に示すのは底
面図である。
一実施の形態である半導体装置の斜視図であり、図４の
（ａ）に示すのはその縦断側面図、（ｂ）に示すのは底
面図である。
【００３２】本実施の形態の半導体装置では、単結晶シ
リコン等の半導体基板に所定の素子を形成した半導体素
子１を、例えば金等のロー材によってアイランド２に固
定し、半導体素子１とリード３とをボンディングワイヤ
４によって接続してある。半導体素子をダイボンディン
グするアイランド２及びリード３の下面部内方には、夫
々凹部が設けられている。即ち、アイランド２とリード
３との互いに向い合う内端の下面側を、前記互いに向い
合う内端とは反対側の外端方向に夫々後退させ、かつア
イランド２とリード３との上面側はそのままとする構成
によって、アイランド２及びリード３は夫々上面の面積
よりも下面の電極となる部分の面積が小さくされてい
る。
リコン等の半導体基板に所定の素子を形成した半導体素
子１を、例えば金等のロー材によってアイランド２に固
定し、半導体素子１とリード３とをボンディングワイヤ
４によって接続してある。半導体素子をダイボンディン
グするアイランド２及びリード３の下面部内方には、夫
々凹部が設けられている。即ち、アイランド２とリード
３との互いに向い合う内端の下面側を、前記互いに向い
合う内端とは反対側の外端方向に夫々後退させ、かつア
イランド２とリード３との上面側はそのままとする構成
によって、アイランド２及びリード３は夫々上面の面積
よりも下面の電極となる部分の面積が小さくされてい
る。
【００３３】半導体素子１、アイランド２、リード３の
上面及び内側面、ボンディングワイヤ４は、例えばエポ
キシ樹脂にフィラを混入させた封止樹脂を用いた封止体
５（図３中では破線図示）によって封止され、前記凹部
も封止体５によって覆われている。アイランド２の上面
と半導体素子１の裏面電極とは導電性の接続がされてお
り、アイランド２の下面及びリード３の下面が封止体５
から選択的に露出して半導体装置の外部電極となる。封
止体５から露出して外部電極となるアイランド２の部分
及びリード３の部分の厚さは、封止体５から露出しない
アイランド２の部分及びリード３の部分の厚さよりも厚
い構造となっている。アイランド２及びリード２の一部
に夫々凹部を形成し、樹脂封止を行うことによって半導
体装置の下面部電極間の絶縁層を広げることが可能とな
り、実装基板の回路配線との電気的短絡防止ができる。
この結果、半導体装置実装基板設計時、パッケージ下面
絶縁部に回路配線を配置することが可能となり、実装基
板の縮小化に寄与することができる。封止体５、アイラ
ンド２及びリード３の外側面はエポキシ系、ポリイミド
系又はテフロン系等の耐熱性のある樹脂を用いた保護被
膜６によって覆われている。
上面及び内側面、ボンディングワイヤ４は、例えばエポ
キシ樹脂にフィラを混入させた封止樹脂を用いた封止体
５（図３中では破線図示）によって封止され、前記凹部
も封止体５によって覆われている。アイランド２の上面
と半導体素子１の裏面電極とは導電性の接続がされてお
り、アイランド２の下面及びリード３の下面が封止体５
から選択的に露出して半導体装置の外部電極となる。封
止体５から露出して外部電極となるアイランド２の部分
及びリード３の部分の厚さは、封止体５から露出しない
アイランド２の部分及びリード３の部分の厚さよりも厚
い構造となっている。アイランド２及びリード２の一部
に夫々凹部を形成し、樹脂封止を行うことによって半導
体装置の下面部電極間の絶縁層を広げることが可能とな
り、実装基板の回路配線との電気的短絡防止ができる。
この結果、半導体装置実装基板設計時、パッケージ下面
絶縁部に回路配線を配置することが可能となり、実装基
板の縮小化に寄与することができる。封止体５、アイラ
ンド２及びリード３の外側面はエポキシ系、ポリイミド
系又はテフロン系等の耐熱性のある樹脂を用いた保護被
膜６によって覆われている。
【００３４】続いて、図３に工程フローを示す本実施の
形態の半導体装置の製造方法について、図５乃至図１０
を用いて説明する。
形態の半導体装置の製造方法について、図５乃至図１０
を用いて説明する。
【００３５】図５は本実施の形態の半導体装置の製造に
用いられるリードフレームを示す平面図であり、図６は
図５中のａ部を拡大して示す平面図及び縦断面図であ
る。リードフレーム７には、図６中の破線に囲まれた領
域毎に個別の半導体装置となる夫々のアイランド２及び
リード３が、行列状に連続的に形成してある。リードフ
レーム７としては、銅系または鉄系の材料を用いるの
で、多層セラミック基板を用いる場合に比べて、半導体
素子寸法に近似した半導体装置（CSP：チップサイズパ
ッケージ）の材料費を抑制することができる。
用いられるリードフレームを示す平面図であり、図６は
図５中のａ部を拡大して示す平面図及び縦断面図であ
る。リードフレーム７には、図６中の破線に囲まれた領
域毎に個別の半導体装置となる夫々のアイランド２及び
リード３が、行列状に連続的に形成してある。リードフ
レーム７としては、銅系または鉄系の材料を用いるの
で、多層セラミック基板を用いる場合に比べて、半導体
素子寸法に近似した半導体装置（CSP：チップサイズパ
ッケージ）の材料費を抑制することができる。
【００３６】先ず、リードフレーム７のアイランド２上
に半導体素子１が適切な接合ロー材によってダイボンデ
ィングされる。この際、図７に示すように、リードフレ
ーム下面のアイランド２及びリード３の凹部に当接する
凸型ヒートブロック８によって接触加熱されることによ
ってリードフレーム７は適切な接合温度条件下に保持さ
れる。ダイボンディング後、ボンディングワイヤ４によ
り半導体素子１の電極パッドとリード３の上面とを電気
的に接続するワイヤボンディングを行なう。このダイボ
ンディング及びワイヤボンディング作業はリードフレー
ム７に配置した全てのアイランド２及びリード３に対し
て施される。
に半導体素子１が適切な接合ロー材によってダイボンデ
ィングされる。この際、図７に示すように、リードフレ
ーム下面のアイランド２及びリード３の凹部に当接する
凸型ヒートブロック８によって接触加熱されることによ
ってリードフレーム７は適切な接合温度条件下に保持さ
れる。ダイボンディング後、ボンディングワイヤ４によ
り半導体素子１の電極パッドとリード３の上面とを電気
的に接続するワイヤボンディングを行なう。このダイボ
ンディング及びワイヤボンディング作業はリードフレー
ム７に配置した全てのアイランド２及びリード３に対し
て施される。
【００３７】次に、図８に示すように、ダイボンディン
グ及びワイヤボンディングを完成したリードフレーム７
をトランスファーモールド装置の下金型（図示せず）に
セットし、その後、上金型（図示せず）によりリードフ
レーム７を挟み込み、半導体封止用樹脂を注入し、各列
を夫々一つのキャビティ９として樹脂封止を行なう。な
お、キャビティ９の幅或いは長さは、切断代を考慮し完
成品の幅、長さより必要十分に大きく構成する。
グ及びワイヤボンディングを完成したリードフレーム７
をトランスファーモールド装置の下金型（図示せず）に
セットし、その後、上金型（図示せず）によりリードフ
レーム７を挟み込み、半導体封止用樹脂を注入し、各列
を夫々一つのキャビティ９として樹脂封止を行なう。な
お、キャビティ９の幅或いは長さは、切断代を考慮し完
成品の幅、長さより必要十分に大きく構成する。
【００３８】金型には、封止樹脂タブレット投入位置に
対応するカル部１０ａ、樹脂流路１０１ｂ及び各キャビ
ティ９への流入口であるゲート１０ｃに対応する溝が施
して有り、封止樹脂は溶融後これら経路を通って、各キ
ャビティ９に充填される。キャビティ９は、直線上に並
ぶ複数の半導体素子１を封止し、半導体装置完成品外形
寸法より大きく構成する。この樹脂封止では、リードフ
レーム７下面の凹部に樹脂が十分に充填される様に行
い、この凹部に充填された封止樹脂は、個別半導体装置
に分割した後は、半導体装置底面の絶縁層の役割を果た
す。ゲート８ｂを通す位置としては、後述するダイシン
グ位置合わせスリット１１と干渉しない位置とする。各
キャビティ９に充填した半導体封止用樹脂を硬化させた
後、次工程前に不要な樹脂部であるカル部１０ａ、樹脂
流路１０ｂ及び各キャビティ９への流入口であるゲート
１０ｃを切除する。
対応するカル部１０ａ、樹脂流路１０１ｂ及び各キャビ
ティ９への流入口であるゲート１０ｃに対応する溝が施
して有り、封止樹脂は溶融後これら経路を通って、各キ
ャビティ９に充填される。キャビティ９は、直線上に並
ぶ複数の半導体素子１を封止し、半導体装置完成品外形
寸法より大きく構成する。この樹脂封止では、リードフ
レーム７下面の凹部に樹脂が十分に充填される様に行
い、この凹部に充填された封止樹脂は、個別半導体装置
に分割した後は、半導体装置底面の絶縁層の役割を果た
す。ゲート８ｂを通す位置としては、後述するダイシン
グ位置合わせスリット１１と干渉しない位置とする。各
キャビティ９に充填した半導体封止用樹脂を硬化させた
後、次工程前に不要な樹脂部であるカル部１０ａ、樹脂
流路１０ｂ及び各キャビティ９への流入口であるゲート
１０ｃを切除する。
【００３９】本実施の形態では一列に並んだ複数の半導
体素子２を列毎に一つのキャビティ９として封止するこ
とによって、封止樹脂の硬化時に生ずる収縮に影響さ
れ、リードフレーム７全体の湾曲或いは反りを防止する
ことができる。この結果、リードフレーム７の大型化が
可能となり、取得数を増やすことができる。また、キャ
ビティ９列間に、充分な切断代及び各キャビティ９の間
にキャビティ９と平行にリードフレームの略全幅にわた
ってスリット１４を設けることによって、熱応力或いは
封止後の樹脂硬化の過程において生じるレジン収縮等の
変形を抑制することが可能となる。
体素子２を列毎に一つのキャビティ９として封止するこ
とによって、封止樹脂の硬化時に生ずる収縮に影響さ
れ、リードフレーム７全体の湾曲或いは反りを防止する
ことができる。この結果、リードフレーム７の大型化が
可能となり、取得数を増やすことができる。また、キャ
ビティ９列間に、充分な切断代及び各キャビティ９の間
にキャビティ９と平行にリードフレームの略全幅にわた
ってスリット１４を設けることによって、熱応力或いは
封止後の樹脂硬化の過程において生じるレジン収縮等の
変形を抑制することが可能となる。
【００４０】また、例えば一つの列に形成される半導体
装置の数が多いためにキャビティが長くなると列方向に
レジンの反りが生じる場合がある。そうした場合には、
図９に示すごとく、キャビティを列方向に分割する。即
ち、複数の半導体装置を列毎に一つのキャビティとして
一体にモールドした封止体を列方向に複数形成する構成
とすることも可能である。
装置の数が多いためにキャビティが長くなると列方向に
レジンの反りが生じる場合がある。そうした場合には、
図９に示すごとく、キャビティを列方向に分割する。即
ち、複数の半導体装置を列毎に一つのキャビティとして
一体にモールドした封止体を列方向に複数形成する構成
とすることも可能である。
【００４１】次に、アイランド２及びリード３の露出部
分が半導体装置の外部電極となるリードフレーム７下面
にハンダ等のメッキを施す。通常は、このメッキに先立
って液体ホーニング等の処理によるメッキ付着面に付着
した樹脂等の異物の浄化が必要であり、この浄化処理に
よって封止体５とリードフレーム７との間に隙間が生じ
ることがある。しかし、本実施の形態ではリードフレー
ム７を、予めパラジウムメッキ等の方法を用いて比較的
軟質な材料で覆っておくことによって、この軟質材料が
謂わばパッキングとして機能するためモールド時に樹脂
が外部電極面へ付着するのを防止することができる。こ
のため、前記浄化処理を省略することが可能であり、封
止体５とリードフレーム７との間に前記浄化処理によっ
て隙間が生じるのを防止することができる。
分が半導体装置の外部電極となるリードフレーム７下面
にハンダ等のメッキを施す。通常は、このメッキに先立
って液体ホーニング等の処理によるメッキ付着面に付着
した樹脂等の異物の浄化が必要であり、この浄化処理に
よって封止体５とリードフレーム７との間に隙間が生じ
ることがある。しかし、本実施の形態ではリードフレー
ム７を、予めパラジウムメッキ等の方法を用いて比較的
軟質な材料で覆っておくことによって、この軟質材料が
謂わばパッキングとして機能するためモールド時に樹脂
が外部電極面へ付着するのを防止することができる。こ
のため、前記浄化処理を省略することが可能であり、封
止体５とリードフレーム７との間に前記浄化処理によっ
て隙間が生じるのを防止することができる。
【００４２】更には、通常は基板実装の際のハンダ付け
性を向上させるため、外部電極面のメッキ処理を行なう
が、パラジウムメッキはハンダ付け性に優れているた
め、あえてリードフレーム７の下面にハンダ等のメッキ
処理を施す必要がなく、メッキ処理工程が不要となる利
点を有する。最近では、パラジウムメッキのハンダ付け
性を更に高めるため、パラジウムメッキ表面に金をフラ
ッシュ処理する場合もある。
性を向上させるため、外部電極面のメッキ処理を行なう
が、パラジウムメッキはハンダ付け性に優れているた
め、あえてリードフレーム７の下面にハンダ等のメッキ
処理を施す必要がなく、メッキ処理工程が不要となる利
点を有する。最近では、パラジウムメッキのハンダ付け
性を更に高めるため、パラジウムメッキ表面に金をフラ
ッシュ処理する場合もある。
【００４３】次工程にて、封止樹脂表面等に製品名等を
刻印（マーキング）した後に、列毎に一つのキャビティ
９として封止されている複数の半導体装置を個別の半導
体装置に切削切断によって分割するダイシングを行う。
その手順を以下説明する。
刻印（マーキング）した後に、列毎に一つのキャビティ
９として封止されている複数の半導体装置を個別の半導
体装置に切削切断によって分割するダイシングを行う。
その手順を以下説明する。
【００４４】先ず、粘着性のダイシングテープ１２にリ
ードフレーム７下面（外部電極面）を貼り付け、更にそ
の周囲をリング状のテープホルダー１３に貼り付ける。
ダイシングテープ１２としては、後の剥離工程で粘着成
分がリードフレーム７下面に残り難くいもの、例えば紫
外線照射型のテープ（所謂ＵＶテープ）が望ましい。
ードフレーム７下面（外部電極面）を貼り付け、更にそ
の周囲をリング状のテープホルダー１３に貼り付ける。
ダイシングテープ１２としては、後の剥離工程で粘着成
分がリードフレーム７下面に残り難くいもの、例えば紫
外線照射型のテープ（所謂ＵＶテープ）が望ましい。
【００４５】次に、図５に示す矩形のダイシング位置合
わせスリット１１を基準としてダイシング装置（ウエー
ハダイシング装置と同じ：図示せず）によって、図６中
の破線に沿って個別半導体装置として必要な部分（破線
にて囲まれた領域）と、不要な残材部分とに切削分割す
る。切削方法としては、半導体ウエーハ切断時に常用さ
れている所謂フルカットダイシング方法を用い、リード
フレーム７及びキャビティ９は完全に切断するが、ダイ
シングテープ１２は部分的に切断し一体化したままとす
る。リードフレーム７に切断目標となる位置合わせ認識
マークとしてスリット１１を施してあるので、樹脂封
止、フレームハンダメッキを施した後、ダイシング方法
にて個別半導体装置に切断する過程において、切断寸法
精度を保証することができる。ダイシングテープ１２に
貼り付けた状態でフルカット方法により切断するため、
切断後の個別半導体装置及び残材が飛散することなく、
その位置関係もずれることはない為、その後の扱いが容
易になる。切断によって生じた残材を除去した状態を図
１０に示す。
わせスリット１１を基準としてダイシング装置（ウエー
ハダイシング装置と同じ：図示せず）によって、図６中
の破線に沿って個別半導体装置として必要な部分（破線
にて囲まれた領域）と、不要な残材部分とに切削分割す
る。切削方法としては、半導体ウエーハ切断時に常用さ
れている所謂フルカットダイシング方法を用い、リード
フレーム７及びキャビティ９は完全に切断するが、ダイ
シングテープ１２は部分的に切断し一体化したままとす
る。リードフレーム７に切断目標となる位置合わせ認識
マークとしてスリット１１を施してあるので、樹脂封
止、フレームハンダメッキを施した後、ダイシング方法
にて個別半導体装置に切断する過程において、切断寸法
精度を保証することができる。ダイシングテープ１２に
貼り付けた状態でフルカット方法により切断するため、
切断後の個別半導体装置及び残材が飛散することなく、
その位置関係もずれることはない為、その後の扱いが容
易になる。切断によって生じた残材を除去した状態を図
１０に示す。
【００４６】また、従来のスルーモールド方式により、
半導体素子別にキャビティを形成する場合、封止体サイ
ズが小さくなる程、封止樹脂導入路であるゲートを小さ
く構成しなければならず、レジン注入の観点からその限
界寸法がある。本方式によれば、後に不要部分を切削切
断すれば良いので、ゲートのサイズによって制約される
ことがない。また、多層セラミック基板を用いた場合と
の比較では、セラミックが脆性材料である点或いは基板
焼成過程において若干の変形が生じている点を考慮する
と、従来の金型を用いたトランスファーモールド方法に
より樹脂封止することは困難であるが、リードフレーム
を用いた場合にはこの様な懸念はない。
半導体素子別にキャビティを形成する場合、封止体サイ
ズが小さくなる程、封止樹脂導入路であるゲートを小さ
く構成しなければならず、レジン注入の観点からその限
界寸法がある。本方式によれば、後に不要部分を切削切
断すれば良いので、ゲートのサイズによって制約される
ことがない。また、多層セラミック基板を用いた場合と
の比較では、セラミックが脆性材料である点或いは基板
焼成過程において若干の変形が生じている点を考慮する
と、従来の金型を用いたトランスファーモールド方法に
より樹脂封止することは困難であるが、リードフレーム
を用いた場合にはこの様な懸念はない。
【００４７】切断の完了した状態で、切削分割した個別
半導体装置の切断面では、アイランド２及びリード３の
金属材料が露出した状態であり、酸化・腐食等の発生が
予期されるので、ダイシングテープ１２に貼り付けた状
態で、基板実装半田付け温度（最大２５０℃程度）に耐
え得るエポキシ系、ポリイミド系またはテフロン系等の
耐熱性のある樹脂からなる保護被膜６を塗布する。
半導体装置の切断面では、アイランド２及びリード３の
金属材料が露出した状態であり、酸化・腐食等の発生が
予期されるので、ダイシングテープ１２に貼り付けた状
態で、基板実装半田付け温度（最大２５０℃程度）に耐
え得るエポキシ系、ポリイミド系またはテフロン系等の
耐熱性のある樹脂からなる保護被膜６を塗布する。
【００４８】切断面ではアイランド２或いはリード３と
封止体５の樹脂との接合界面から水分が進入した場合、
半導体装置が小型であり半導体素子１（チップ）サイズ
と近似している為、容易に半導体素子１まで水分が到達
し、主にアルミニウムで形成されている電気回路の腐食
に至ることが懸念される。保護被膜６により、リード１
と封止樹脂４との接合界面からの水分の進入も併せて防
止することができるので、製品の長期信頼性を確保する
ことが可能となる。この保護被膜６形成では、前記残材
の除去によって各半導体装置間に隙間が生じるため、各
側面に保護被膜６を充分に形成することができる。
封止体５の樹脂との接合界面から水分が進入した場合、
半導体装置が小型であり半導体素子１（チップ）サイズ
と近似している為、容易に半導体素子１まで水分が到達
し、主にアルミニウムで形成されている電気回路の腐食
に至ることが懸念される。保護被膜６により、リード１
と封止樹脂４との接合界面からの水分の進入も併せて防
止することができるので、製品の長期信頼性を確保する
ことが可能となる。この保護被膜６形成では、前記残材
の除去によって各半導体装置間に隙間が生じるため、各
側面に保護被膜６を充分に形成することができる。
【００４９】この保護被膜６の塗布は半導体装置下面を
粘着性のダイシングテープ１２に貼り付けた状態で行う
為、同下面にある外部電極に被膜６が付着し、基板実装
時のハンダ付け性に影響を及ぼすことはない。また、保
護被膜６の塗布されない半導体装置の下面では、アイラ
ンド２及びリード３に凹部を設けたことによって、水分
の進入経路が長くなり耐湿性が向上する。
粘着性のダイシングテープ１２に貼り付けた状態で行う
為、同下面にある外部電極に被膜６が付着し、基板実装
時のハンダ付け性に影響を及ぼすことはない。また、保
護被膜６の塗布されない半導体装置の下面では、アイラ
ンド２及びリード３に凹部を設けたことによって、水分
の進入経路が長くなり耐湿性が向上する。
【００５０】半導体装置底面（外部電極面）は、個別半
導体装置として基板実装する際の、ハンダ付け接合面と
なるため、保護被膜５の樹脂が付着することは望ましく
ない。本実施の形態では、ダイシングテープ１２に半導
体装置の底面を貼り付けた状態で保護被膜６の塗布を行
うので、保護被膜６の樹脂が電極面に付着する心配がな
い。
導体装置として基板実装する際の、ハンダ付け接合面と
なるため、保護被膜５の樹脂が付着することは望ましく
ない。本実施の形態では、ダイシングテープ１２に半導
体装置の底面を貼り付けた状態で保護被膜６の塗布を行
うので、保護被膜６の樹脂が電極面に付着する心配がな
い。
【００５１】次に、図１１に示す工程にて、保護被膜６
の樹脂塗布を完了した各半導体装置の電気的特性を測定
する。この測定では、分離された各半導体装置が接着さ
れた状態のテープホルダー１３を、複数枚一組にリング
カセット１５に入れた状態で選別工程のハンドリング装
置のローダー部にセットする。セットされたテープホル
ダー１３は、一枚毎にハンドリング装置のローディング
部１６に移送する。ハンドリング装置は、従来のダイレ
クトピックアップ方式のダイボンダと同様の構成であ
り、リングホルダと協働する個別半導体装置突き上げ機
構（図示せず）を具備し、予め設定された座標位置また
は認識装置の認識結果から指定された座標位置データに
基づき、突き上げ動作を行いダイシングテープ１２より
所定の半導体装置を引き剥がす。なお引き剥がす際に
は、紫外線照射型のダイシングテープを用いた場合は、
紫外線照射を適量行い半導体装置底面とダイシングテー
プとの接合強度を弱めることによって、粘着成分が半導
体装置底面に残存するのを防止することができる。
の樹脂塗布を完了した各半導体装置の電気的特性を測定
する。この測定では、分離された各半導体装置が接着さ
れた状態のテープホルダー１３を、複数枚一組にリング
カセット１５に入れた状態で選別工程のハンドリング装
置のローダー部にセットする。セットされたテープホル
ダー１３は、一枚毎にハンドリング装置のローディング
部１６に移送する。ハンドリング装置は、従来のダイレ
クトピックアップ方式のダイボンダと同様の構成であ
り、リングホルダと協働する個別半導体装置突き上げ機
構（図示せず）を具備し、予め設定された座標位置また
は認識装置の認識結果から指定された座標位置データに
基づき、突き上げ動作を行いダイシングテープ１２より
所定の半導体装置を引き剥がす。なお引き剥がす際に
は、紫外線照射型のダイシングテープを用いた場合は、
紫外線照射を適量行い半導体装置底面とダイシングテー
プとの接合強度を弱めることによって、粘着成分が半導
体装置底面に残存するのを防止することができる。
【００５２】引き剥がされた半導体装置は、移送ヘッド
１７の吸着ノズルに吸着され製品整列部１８に搬送され
る。この際、ダイシング時に用いたホルダー１３に整列
した状態のまま、ハンドリング装置に装着し移送ヘッド
１７に吸着されるため、その電極配置方向を誤ることな
く、コンタクトを行うことが可能である。また、個別半
導体装置１２の方向性は、乱雑になることなく、一定方
向に揃えて移送することができる。
１７の吸着ノズルに吸着され製品整列部１８に搬送され
る。この際、ダイシング時に用いたホルダー１３に整列
した状態のまま、ハンドリング装置に装着し移送ヘッド
１７に吸着されるため、その電極配置方向を誤ることな
く、コンタクトを行うことが可能である。また、個別半
導体装置１２の方向性は、乱雑になることなく、一定方
向に揃えて移送することができる。
【００５３】製品整列部１８より、複数の移送ヘッド１
９を放射状に配置したロータリー方式の搬送系により、
各作業位置で適宜検査を実施する。先ず電気的特性選別
を行ない、電気的特性良と判断された半導体装置につい
ては、認識装置による自動外観検査によって、製品とし
ての形状寸法を認識装置を用いて測定し、異常がなけれ
ば良品と判定される。この際、パッケージ裏面（外部電
極面）の電極寸法及びその位置を、パターンマッチング
方法などの画像処理により、良否判定を併せて行う。そ
して、前記判定項目に合格した良品は、半導体装置自動
実装装置用のエンボスキャリアテープ２０に順次収納
し、テープリール２１にキャリアテープ２０を巻き取り
出荷する。
９を放射状に配置したロータリー方式の搬送系により、
各作業位置で適宜検査を実施する。先ず電気的特性選別
を行ない、電気的特性良と判断された半導体装置につい
ては、認識装置による自動外観検査によって、製品とし
ての形状寸法を認識装置を用いて測定し、異常がなけれ
ば良品と判定される。この際、パッケージ裏面（外部電
極面）の電極寸法及びその位置を、パターンマッチング
方法などの画像処理により、良否判定を併せて行う。そ
して、前記判定項目に合格した良品は、半導体装置自動
実装装置用のエンボスキャリアテープ２０に順次収納
し、テープリール２１にキャリアテープ２０を巻き取り
出荷する。
【００５４】また、前記切断のためのダイシングによっ
て、図１２に示すように、切断面に切断方向に沿って
（底面方向に向かって）小さな突起（バリと通称されて
いる）が生じることがある。このような突起が実装面で
ある底面に向かって形成されることによって、半導体装
置と実装基板との間に間隙が生じ、実装不良となること
がある。
て、図１２に示すように、切断面に切断方向に沿って
（底面方向に向かって）小さな突起（バリと通称されて
いる）が生じることがある。このような突起が実装面で
ある底面に向かって形成されることによって、半導体装
置と実装基板との間に間隙が生じ、実装不良となること
がある。
【００５５】このような場合の対策としては、図１３に
示すように、半導体装置のアイランド２及びリード３の
下面部外方に、夫々凹部を設ける。即ち、下面の外端を
内端方向に後退させる構成とする。この構成によって、
アイランド２或いはリード３の端面は、上下を封止体５
によって挟まれているために、切断の際に前記突起が生
じにくくなり、突起が生じた場合にも半導体装置の底面
から突出することがない。
示すように、半導体装置のアイランド２及びリード３の
下面部外方に、夫々凹部を設ける。即ち、下面の外端を
内端方向に後退させる構成とする。この構成によって、
アイランド２或いはリード３の端面は、上下を封止体５
によって挟まれているために、切断の際に前記突起が生
じにくくなり、突起が生じた場合にも半導体装置の底面
から突出することがない。
【００５６】（実施の形態２）前述した実施の形態で
は、リードフレーム７のアイランド２及びリード３の下
面に凹部を設け、この凹部に応じた凸型のヒートブロッ
ク８を用いてダイボンディング及びワイヤボンディング
を行なっている。この凹部は、リードフレーム７の厚さ
を一定とした場合、凹部を深く形成すると、ダイボンデ
ィング及びワイヤボンディングの際に、アイランド２或
いはリード３の変形が懸念されるので、リードフレーム
７の厚さが薄くなる程、残りの板厚を確保する為、凹部
を浅く形成する必要がある。凹部が浅くなることによっ
て、樹脂封止の際に封止樹脂の充填が不充分となり、絶
縁層が充分に形成されない等の不具合が懸念される。
は、リードフレーム７のアイランド２及びリード３の下
面に凹部を設け、この凹部に応じた凸型のヒートブロッ
ク８を用いてダイボンディング及びワイヤボンディング
を行なっている。この凹部は、リードフレーム７の厚さ
を一定とした場合、凹部を深く形成すると、ダイボンデ
ィング及びワイヤボンディングの際に、アイランド２或
いはリード３の変形が懸念されるので、リードフレーム
７の厚さが薄くなる程、残りの板厚を確保する為、凹部
を浅く形成する必要がある。凹部が浅くなることによっ
て、樹脂封止の際に封止樹脂の充填が不充分となり、絶
縁層が充分に形成されない等の不具合が懸念される。
【００５７】本実施の形態はこの点を考慮してなされた
ものであり、前述した実施の形態では一体に成形されて
いた封止体５を、図１４に縦断面を示すように、半導体
装置の下面からアイランド２或いはリード３の上面まで
を封止する下層の封止体５ａと、前記上面から上の部分
を封止する上層の封止体５ｂとによって構成する。これ
以外の点については前述した実施の形態のものと同様の
構成となっている。
ものであり、前述した実施の形態では一体に成形されて
いた封止体５を、図１４に縦断面を示すように、半導体
装置の下面からアイランド２或いはリード３の上面まで
を封止する下層の封止体５ａと、前記上面から上の部分
を封止する上層の封止体５ｂとによって構成する。これ
以外の点については前述した実施の形態のものと同様の
構成となっている。
【００５８】そして本実施の形態の半導体装置の製造方
法では、図１５に示すようにダイボンディング及びワイ
ヤボンディング前のリードフレーム７の各列空隙部に予
め樹脂を充填して下層の封止体５ａを形成する。樹脂注
入のための金型としては、下金型として前述した実施の
形態の略同様のものを用い、上金型として平坦なものを
用いて充填を行なう。樹脂充填後に、カル部２２ａ、樹
脂流路２２ｂ及びゲート２２ｃ等の不要な樹脂を切除す
ることによって、図１６に示すようにリードフレーム７
をその各列空隙部を樹脂により埋めた状態とする。この
樹脂注入では、ダイボンディング及びワイヤボンディン
グ前であることから、半導体素子１の損傷やボンディン
グワイヤ４への影響を考慮する必要がないため、高圧力
下で行うことが可能となり、細かな空隙へも充分に樹脂
の充填を行なうことができる。
法では、図１５に示すようにダイボンディング及びワイ
ヤボンディング前のリードフレーム７の各列空隙部に予
め樹脂を充填して下層の封止体５ａを形成する。樹脂注
入のための金型としては、下金型として前述した実施の
形態の略同様のものを用い、上金型として平坦なものを
用いて充填を行なう。樹脂充填後に、カル部２２ａ、樹
脂流路２２ｂ及びゲート２２ｃ等の不要な樹脂を切除す
ることによって、図１６に示すようにリードフレーム７
をその各列空隙部を樹脂により埋めた状態とする。この
樹脂注入では、ダイボンディング及びワイヤボンディン
グ前であることから、半導体素子１の損傷やボンディン
グワイヤ４への影響を考慮する必要がないため、高圧力
下で行うことが可能となり、細かな空隙へも充分に樹脂
の充填を行なうことができる。
【００５９】こうしてアイランド２及びリード３の凹部
に予め樹脂が充填されて平坦になっているため、ダイボ
ンディング及びワイヤボンディング時のリードフレーム
７の安定的な固定が、図１７に示すように平坦なヒート
ブロック８を用いても確保することが可能となる。加え
て、リードフレーム７のアイランド２及びリード３に凹
部を形成した場合、凹部の深さやリードフレーム７の板
厚によっては、この部分の剛性が不足する結果、ダイボ
ンディング及びワイヤボンディングの際、局部変形や振
動が懸念されるが、下層の封止体５ａによってアイラン
ド２及びリード３が固定されているため、アイランド２
或いはリード３の変形や振動等も防止することができ
る。従って、ダイボンディング、ワイヤボンディング時
のリードフレーム保持力を安定的に維持することが可能
となる。
に予め樹脂が充填されて平坦になっているため、ダイボ
ンディング及びワイヤボンディング時のリードフレーム
７の安定的な固定が、図１７に示すように平坦なヒート
ブロック８を用いても確保することが可能となる。加え
て、リードフレーム７のアイランド２及びリード３に凹
部を形成した場合、凹部の深さやリードフレーム７の板
厚によっては、この部分の剛性が不足する結果、ダイボ
ンディング及びワイヤボンディングの際、局部変形や振
動が懸念されるが、下層の封止体５ａによってアイラン
ド２及びリード３が固定されているため、アイランド２
或いはリード３の変形や振動等も防止することができ
る。従って、ダイボンディング、ワイヤボンディング時
のリードフレーム保持力を安定的に維持することが可能
となる。
【００６０】下層の封止体５ａの形成されたリードフレ
ーム７には、前述の実施の形態と同様に、ダイボンディ
ング及びワイヤボンディングが行なわれた後に、図１８
に示すように、カル部２３ａ、樹脂流路２３ｂ及び各キ
ャビティ９への流入口であるゲート２３ｃを経由し、封
止樹脂を各キャビティ９に充填する。
ーム７には、前述の実施の形態と同様に、ダイボンディ
ング及びワイヤボンディングが行なわれた後に、図１８
に示すように、カル部２３ａ、樹脂流路２３ｂ及び各キ
ャビティ９への流入口であるゲート２３ｃを経由し、封
止樹脂を各キャビティ９に充填する。
【００６１】また、この樹脂封止において、前述した場
合と同様に、例えば一つの列に形成される半導体装置の
数が多いためにキャビティが長くなると列方向にレジン
の反りが生じる場合がある。そうした場合には、キャビ
ティを列方向に分割する。即ち、複数の半導体装置を列
毎に一つのキャビティとして一体にモールドした封止体
を列方向に複数形成する構成とすることも可能である。
合と同様に、例えば一つの列に形成される半導体装置の
数が多いためにキャビティが長くなると列方向にレジン
の反りが生じる場合がある。そうした場合には、キャビ
ティを列方向に分割する。即ち、複数の半導体装置を列
毎に一つのキャビティとして一体にモールドした封止体
を列方向に複数形成する構成とすることも可能である。
【００６２】本実施の形態によれば、組成の異なる樹脂
により個別半導体装置の封止体を形成することも可能と
なる。例えば、流動性の良い樹脂と耐湿性の良好な樹脂
とを目的に応じて、封止体５ａ，５ｂの樹脂封止に用い
ることによって個別半導体装置の信頼性を確保すること
が可能となる。
により個別半導体装置の封止体を形成することも可能と
なる。例えば、流動性の良い樹脂と耐湿性の良好な樹脂
とを目的に応じて、封止体５ａ，５ｂの樹脂封止に用い
ることによって個別半導体装置の信頼性を確保すること
が可能となる。
【００６３】また、下層の封止体５ａの形成では、トラ
ンスファーモールドによる他に、テープ状の樹脂を用
い、ダイボンディング前に絶縁材料からなる熱硬化性樹
脂によって下層の封止体５ａを形成して下面を平坦にす
ることも可能である。この後、同様の熱硬化性樹脂或い
は組成の異なる樹脂によりリードフレーム上部を封止す
ることも可能であり、トランスファーモールドによって
上層の封止体を形成することも可能である。
ンスファーモールドによる他に、テープ状の樹脂を用
い、ダイボンディング前に絶縁材料からなる熱硬化性樹
脂によって下層の封止体５ａを形成して下面を平坦にす
ることも可能である。この後、同様の熱硬化性樹脂或い
は組成の異なる樹脂によりリードフレーム上部を封止す
ることも可能であり、トランスファーモールドによって
上層の封止体を形成することも可能である。
【００６４】また、前述した実施の形態と同様に、図１
９に示すように、半導体装置のアイランド２及びリード
３の下面部外方に、夫々凹部を設け、下面の外端を内端
方向に後退させる構成としてもよい。この構成によっ
て、アイランド２或いはリード３の端面は、上下を封止
体５ａ，５ｂによって挟まれているために、切断の際に
前記突起が生じにくくなり、突起が生じた場合にも半導
体装置の底面から突出することがない。
９に示すように、半導体装置のアイランド２及びリード
３の下面部外方に、夫々凹部を設け、下面の外端を内端
方向に後退させる構成としてもよい。この構成によっ
て、アイランド２或いはリード３の端面は、上下を封止
体５ａ，５ｂによって挟まれているために、切断の際に
前記突起が生じにくくなり、突起が生じた場合にも半導
体装置の底面から突出することがない。
【００６５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００６６】例えば、以上の説明では、主として本発明
者によってなされた発明をその背景となった利用分野で
あるトランジスタについてレジン封止によるＣＳＰ(Chi
p Size Package)技術を適用した場合について説明した
が、それに限定されるものではなく、本発明は、ダイオ
ード或いはＱＦＮ型半導体装置等の他の形式の半導体装
置にも広く適用が可能である。
者によってなされた発明をその背景となった利用分野で
あるトランジスタについてレジン封止によるＣＳＰ(Chi
p Size Package)技術を適用した場合について説明した
が、それに限定されるものではなく、本発明は、ダイオ
ード或いはＱＦＮ型半導体装置等の他の形式の半導体装
置にも広く適用が可能である。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、半導体素子寸法に近似した半導
体装置(ＣＳＰ)に関し、個別半導体素子搭載基板として
金属材料を用いたリードフレームの使用が可能となると
いう効果がある。 （２）本発明によれば、微小な半導体装置の封止体を一
括モールドによって樹脂封止することができるという効
果がある。 （３）本発明によれば、上記効果（１）（２）により、
半導体装置を安価に製造することができるという効果が
ある。 （４）本発明によれば、ダイシングによって、切断面に
切断方向に沿って突起が生じるのを防止することができ
るという効果がある。 （５）本発明によれば、上記効果（４）により、実装不
良の発生を防止することができるという効果がある。 （６）本発明によれば、切断面に保護被膜を塗布するこ
とにより、水分の進入が防止できるという効果がある。 （７）本発明によれば、保護被膜の塗布されない半導体
装置の下面では、アイランド及びリードに設けられた凹
部によって水分の進入経路が長くなり、耐湿性が向上す
るという効果がある。 （８）本発明によれば、上記効果（６）（７）により、
半導体装置の信頼性が向上するという効果がある。 （９）本発明によれば、半導体装置下面に、絶縁層を樹
脂モールド方法により形成したことにより、実装基板上
に形成された回路配線との電気的短絡を防止することが
できるという効果がある。 （１０）本発明によれば、複数の半導体素子を列毎に一
つのキャビティとして樹脂封止することによって、熱ま
たは樹脂の収縮作用による反りを防止しつつ、仕上がり
寸法精度の良い個別半導体装置を提供することが可能と
なるという効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、半導体素子寸法に近似した半導
体装置(ＣＳＰ)に関し、個別半導体素子搭載基板として
金属材料を用いたリードフレームの使用が可能となると
いう効果がある。 （２）本発明によれば、微小な半導体装置の封止体を一
括モールドによって樹脂封止することができるという効
果がある。 （３）本発明によれば、上記効果（１）（２）により、
半導体装置を安価に製造することができるという効果が
ある。 （４）本発明によれば、ダイシングによって、切断面に
切断方向に沿って突起が生じるのを防止することができ
るという効果がある。 （５）本発明によれば、上記効果（４）により、実装不
良の発生を防止することができるという効果がある。 （６）本発明によれば、切断面に保護被膜を塗布するこ
とにより、水分の進入が防止できるという効果がある。 （７）本発明によれば、保護被膜の塗布されない半導体
装置の下面では、アイランド及びリードに設けられた凹
部によって水分の進入経路が長くなり、耐湿性が向上す
るという効果がある。 （８）本発明によれば、上記効果（６）（７）により、
半導体装置の信頼性が向上するという効果がある。 （９）本発明によれば、半導体装置下面に、絶縁層を樹
脂モールド方法により形成したことにより、実装基板上
に形成された回路配線との電気的短絡を防止することが
できるという効果がある。 （１０）本発明によれば、複数の半導体素子を列毎に一
つのキャビティとして樹脂封止することによって、熱ま
たは樹脂の収縮作用による反りを防止しつつ、仕上がり
寸法精度の良い個別半導体装置を提供することが可能と
なるという効果がある。
【図１】本発明者が検討した半導体装置を示す斜視図で
ある。
ある。
【図２】公知技術による半導体装置を示す斜視図であ
る。
る。
【図３】本発明の一実施の形態である半導体装置を示す
斜視図である。
斜視図である。
【図４】本発明の一実施の形態である半導体装置を示
し、図中の（ａ）にその縦断面を示し、（ｂ）にその底
面を示す。
し、図中の（ａ）にその縦断面を示し、（ｂ）にその底
面を示す。
【図５】本実施の形態に用いられるリードフレームを示
す平面図である。
す平面図である。
【図６】本実施の形態に用いられるリードフレームを拡
大して示す部分平面図である。
大して示す部分平面図である。
【図７】本発明の一実施の形態である半導体装置を製造
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置を製造
工程毎に示す平面図である。
工程毎に示す平面図である。
【図９】本発明の一実施の形態である半導体装置の変形
例を製造工程毎に示す平面図である。
例を製造工程毎に示す平面図である。
【図１０】本発明の一実施の形態である半導体装置を製
造工程毎に示す斜視図である。
造工程毎に示す斜視図である。
【図１１】本発明の一実施の形態である半導体装置を製
造工程毎に示す平面図である。
造工程毎に示す平面図である。
【図１２】本発明の一実施の形態である半導体装置を示
す縦断面図である。
す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の変
形例を示す縦断面図である。
形例を示す縦断面図である。
【図１４】本発明の他の実施の形態である半導体装置を
示す縦断面図である。
示す縦断面図である。
【図１５】本発明の他の実施の形態である半導体装置を
製造工程毎に示す平面図である。
製造工程毎に示す平面図である。
【図１６】本発明の他の形態に用いられるリードフレー
ムを示す平面図である。
ムを示す平面図である。
【図１７】本発明の他の実施の形態である半導体装置を
製造工程毎に示す縦断面図である。
製造工程毎に示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体装置を
製造工程毎に示す平面図である。
製造工程毎に示す平面図である。
【図１９】本発明の他の実施の形態である半導体装置の
変形例を示す縦断面図である。
変形例を示す縦断面図である。
１…半導体素子、２…アイランド、３…リード、４…ボ
ンディングワイヤ、５，５ａ，５ｂ…封止体、６…保護
被膜、７…リードフレーム、８…ヒートブロック、９…
キャビティ、１０ａ，２２ａ，２３ａ…カル部、１０
ｂ，２２ｂ，２３ｂ…樹脂流路、１０ｃ，２２ｃ，２３
ｃ…ゲート、１１…スリット、１２…ダイシングテー
プ、１３…テープホルダー、１４…スリット、１５…リ
ングカセット、１６…ローディング部、１７，１９…移
送ヘッド、１８…製品整列部、２０…キャリアテープ、
２１…テープリール、３０…基板。
ンディングワイヤ、５，５ａ，５ｂ…封止体、６…保護
被膜、７…リードフレーム、８…ヒートブロック、９…
キャビティ、１０ａ，２２ａ，２３ａ…カル部、１０
ｂ，２２ｂ，２３ｂ…樹脂流路、１０ｃ，２２ｃ，２３
ｃ…ゲート、１１…スリット、１２…ダイシングテー
プ、１３…テープホルダー、１４…スリット、１５…リ
ングカセット、１６…ローディング部、１７，１９…移
送ヘッド、１８…製品整列部、２０…キャリアテープ、
２１…テープリール、３０…基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植栗 徹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M109 AA02 BA02 CA21 DB15 FA04 5F067 AA01 AB04 BA00 BB01 BE01 DE01 DE04 DF03
Claims (15)
- 【請求項１】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置におい
て、 半導体装置の外部端子となるアイランド或いはリードが
封止体底面にて露出し、このアイランド或いはリードの
側面と前記封止体の側面とが同一平面を構成し、アイラ
ンド或いはリードの下面部内方に凹部が設けられている
ことを特徴とする半導体装置。 - 【請求項２】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置におい
て、 半導体装置の外部端子となるアイランド或いはリードが
封止体底面にて露出し、このアイランド或いはリードの
側面と前記封止体の側面とが同一平面を構成し、アイラ
ンド或いはリードの下面の内端が上面の内端に対して外
端方向に後退させてあることを特徴とする半導体装置。 - 【請求項３】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置におい
て、 半導体装置の外部端子となるアイランド或いはリードが
封止体底面にて露出し、このアイランド或いはリードの
側面と前記封止体の側面とが同一平面を構成し、アイラ
ンド或いはリードの下面部内方に凹部が設けられ、アイ
ランド或いはリードの下面部外方に凹部が設けられてい
ることを特徴とする半導体装置。 - 【請求項４】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置におい
て、 半導体装置の外部端子となるアイランド或いはリードが
封止体底面にて露出し、このアイランド或いはリードの
側面と前記封止体の側面とが同一平面を構成し、アイラ
ンド或いはリードの下面の内端が上面の内端に対して外
端方向に後退させてあり、前記下面の外端が下面の内端
方向に後退させてあることを特徴とする半導体装置。 - 【請求項５】 前記半導体装置の側面が保護被膜によっ
て覆われていることを特徴とする請求項１乃至請求項４
の何れか一項に記載の半導体装置。 - 【請求項６】 前記封止体が二層となっていることを特
徴とする請求項１乃至請求項５の何れか一項に記載の半
導体装置。 - 【請求項７】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置の製造
方法において、 個々の半導体装置に用いられるアイランド或いはリード
の組を複数組一体に形成し、前記アイランド或いはリー
ドの下面部内方に凹部が設けられたリードフレームに、
複数の半導体素子のダイボンディングを行なう工程と、 前記夫々の半導体素子と前記リードとを電気的に接続す
る工程と、 複数の半導体素子を列毎に一つのキャビティとして一体
に封止体をモールドする工程と、 前記キャビティ及びリードフレームを切断し、個別の半
導体装置に分離する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項８】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置の製造
方法において、 個々の半導体装置に用いられるアイランド或いはリード
の組を複数組一体に形成し、前記アイランド或いはリー
ドの下面部内方及び下面部外方に夫々凹部が設けられた
リードフレームに、複数の半導体素子のダイボンディン
グを行なう工程と、 前記夫々の半導体素子と前記リードとを電気的に接続す
る工程と、 複数の半導体素子を列毎に一つのキャビティとして一体
に封止体をモールドする工程と、 前記キャビティ及びリードフレームを切断し、個別の半
導体装置に分離する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項９】 アイランドに固定した半導体素子とリー
ドとを接続し封止体によって封止した半導体装置の製造
方法において、 個々の半導体装置に用いられるアイランド或いはリード
の組を複数組一体に形成し、前記アイランド或いはリー
ドの下面部内方に凹部が設けられたリードフレームに、
複数の半導体素子のダイボンディングを行なう工程と、 前記夫々の半導体素子と前記リードとを電気的に接続す
る工程と、 複数の半導体素子を列毎に一つのキャビティとして一体
に封止体をモールドする工程と、 前記キャビティ及びリードフレームを切断し、個別の半
導体装置に分離する工程と、前記切断された個別の半導
体装置の側面に保護被膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項１０】 前記リードフレームがパラジウムによ
って覆われていることを特徴とする請求項７乃至請求項
９の何れか一項に記載の半導体装置の製造方法。 - 【請求項１１】 前記列毎にキャビティとしてモールド
する工程で、前記凹部にも前記封止体が充填されること
を特徴とする請求項７乃至請求項１０の何れか一項に記
載の半導体装置の製造方法。 - 【請求項１２】 前記ダイボンディング以前の工程で、
アイランド部及び電極リード部の一部に設けた凹部を封
止する下層の封止体を形成することを特徴とする請求項
７乃至請求項１０の何れか一項に記載の半導体装置の製
造方法。 - 【請求項１３】 前記モールドされたリードフレーム
を、ダイシングテープに貼付た状態で完全切削分割方法
を用いて個別半導体装置に切断することを特徴とする請
求項７乃至請求項１２の何れか一項に記載の半導体装置
の製造方法。 - 【請求項１４】 前記個別の半導体装置をダイシングテ
ープに貼り付けた状態で、保護被膜を塗布することを特
徴とする請求項７乃至請求項１３の何れか一項に記載の
半導体装置の製造方法。 - 【請求項１５】 前記リードフレームの各キャビティの
列間にはスリットが設けられていることを特徴とする請
求項７乃至請求項１４の何れか一項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19989799A JP3686287B2 (ja) | 1999-07-14 | 1999-07-14 | 半導体装置の製造方法 |
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|---|---|---|---|
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|---|---|---|---|
| JP2005135534A Division JP2005277434A (ja) | 2005-05-09 | 2005-05-09 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001028420A true JP2001028420A (ja) | 2001-01-30 |
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Family
ID=16415433
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| JP19989799A Expired - Fee Related JP3686287B2 (ja) | 1999-07-14 | 1999-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686287B2 (ja) |
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| JP3686287B2 (ja) | 2005-08-24 |
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| JP2008205515A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050531 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080610 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090610 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130610 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130610 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140610 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |