JP2003068962A - 半導体装置製造用のフレームおよび半導体装置の製造方法 - Google Patents
半導体装置製造用のフレームおよび半導体装置の製造方法Info
- Publication number
- JP2003068962A JP2003068962A JP2001260637A JP2001260637A JP2003068962A JP 2003068962 A JP2003068962 A JP 2003068962A JP 2001260637 A JP2001260637 A JP 2001260637A JP 2001260637 A JP2001260637 A JP 2001260637A JP 2003068962 A JP2003068962 A JP 2003068962A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- conductor
- stamping
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Abstract
(57)【要約】
【課題】 大型化を招来することなく、作業性良く、コ
スト的に有利に半導体装置を製造することができる技術
を提供する。 【解決手段】 端子面および半導体チップと機械的また
は電気的に接続される接続面のうちの少なくとも一方を
有する複数の導体を備えるとともに、複数の端子面が露
出または延出するようにして半導体チップが樹脂パッケ
ージ内に封止された半導体装置であって、複数の導体を
半導体装置製造用のフレームから形成し、かつ複数の導
体のうちの少なくとも１つが薄肉部を有する半導体装置
を製造する方法において、板状導体に対して第１回目の
打ち抜き加工を施した後にスタンピング加工を施して相
対的に厚みの小さいスタンピング部を形成し、その後に
第２回目の打ち抜き加工を施して上記スタンピング部の
不要部分を除去して薄肉部を形成することにより半導体
装置製造用のフレームを製造する。
スト的に有利に半導体装置を製造することができる技術
を提供する。 【解決手段】 端子面および半導体チップと機械的また
は電気的に接続される接続面のうちの少なくとも一方を
有する複数の導体を備えるとともに、複数の端子面が露
出または延出するようにして半導体チップが樹脂パッケ
ージ内に封止された半導体装置であって、複数の導体を
半導体装置製造用のフレームから形成し、かつ複数の導
体のうちの少なくとも１つが薄肉部を有する半導体装置
を製造する方法において、板状導体に対して第１回目の
打ち抜き加工を施した後にスタンピング加工を施して相
対的に厚みの小さいスタンピング部を形成し、その後に
第２回目の打ち抜き加工を施して上記スタンピング部の
不要部分を除去して薄肉部を形成することにより半導体
装置製造用のフレームを製造する。
Description
【０００１】
【発明の属する技術分野】本願発明は、半導体装置製造
用のフレームおよび半導体装置の製造方法に関する。
用のフレームおよび半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置としては、従来より図１５
（ａ）に示したようなものがある。この図に示した半導
体装置９は、第１および第２導体９０，９１、半導体チ
ップ９２を有している。第１および第２導体９０，９１
は、端子面９０ａ，９１ａおよび接続面９０ｂ，９１ｂ
を有している。第１導体９０は、端子面９０ａに対応す
る部分以外は、厚み寸法（図の上下方向の寸法）の小さ
い薄肉部９０ｃとされている。
（ａ）に示したようなものがある。この図に示した半導
体装置９は、第１および第２導体９０，９１、半導体チ
ップ９２を有している。第１および第２導体９０，９１
は、端子面９０ａ，９１ａおよび接続面９０ｂ，９１ｂ
を有している。第１導体９０は、端子面９０ａに対応す
る部分以外は、厚み寸法（図の上下方向の寸法）の小さ
い薄肉部９０ｃとされている。
【０００３】半導体チップ９２は、上面および下面に電
極（図示略）が形成されている。第１導体９０の接続面
９０ｂ上には、下面の電極と導通するようにして半導体
チップ９２が搭載されている。この半導体チップ９２の
上面の電極は、ワイヤ９３を介して第２導体９１の接続
面９１ｂと導通接続されている。半導体チップ９２およ
びワイヤ９３は、樹脂パッケージ９４により封止されて
おり、この樹脂パッケージ９４の底面９４ａからは第１
および第２導体９０，９１の端子面９０ａ，９１ａが露
出している。
極（図示略）が形成されている。第１導体９０の接続面
９０ｂ上には、下面の電極と導通するようにして半導体
チップ９２が搭載されている。この半導体チップ９２の
上面の電極は、ワイヤ９３を介して第２導体９１の接続
面９１ｂと導通接続されている。半導体チップ９２およ
びワイヤ９３は、樹脂パッケージ９４により封止されて
おり、この樹脂パッケージ９４の底面９４ａからは第１
および第２導体９０，９１の端子面９０ａ，９１ａが露
出している。
【０００４】このような半導体装置９は、次のようにし
て製造される。まず、第１および第２導体９０，９１と
なるべき要素が形成された半導体装置製造用のフレーム
に対して、半導体チップ９２を搭載した後に、ワイヤ９
３をボンディングを行う。そして、半導体チップ９２お
よびワイヤ９３を樹脂封止した後にダイシングを行うこ
とにより、図１５（ａ）に示したような半導体装置９が
得られる。
て製造される。まず、第１および第２導体９０，９１と
なるべき要素が形成された半導体装置製造用のフレーム
に対して、半導体チップ９２を搭載した後に、ワイヤ９
３をボンディングを行う。そして、半導体チップ９２お
よびワイヤ９３を樹脂封止した後にダイシングを行うこ
とにより、図１５（ａ）に示したような半導体装置９が
得られる。
【０００５】半導体装置９では、第１導体９０に薄肉部
９０ｃが形成されているため、先に説明した半導体装置
９の製造方法では、エッチング処理により半導体装置製
造用のフレームが製造されていた。より具体的には、図
１６（ａ）に示したように板状導体９５の両面にマスク
９６を形成し、板状導体９５の両面からエッチング処理
を施すことにより形成される。マスク９６は、エッチン
グ処理すべき部分に対応した開口９７Ａ，９７Ｂを有し
ている。そのため、図１６（ｂ）に示したようにエッチ
ング液により板状導体９５の厚みの半分程度にまでエッ
チング処理を施せば、板状導体９５の一面側にのみ開口
９７Ｂが形成されている部分については板状導体９５の
厚みの半分程度の薄肉部９８とされる。一方、板状導体
９５の両面側に開口９７Ａ，９７Ｂが形成された部分に
ついては貫通孔９９とされる。このようなマスク９６
は、フォトリソグラフィの手法により形成することがで
きる。
９０ｃが形成されているため、先に説明した半導体装置
９の製造方法では、エッチング処理により半導体装置製
造用のフレームが製造されていた。より具体的には、図
１６（ａ）に示したように板状導体９５の両面にマスク
９６を形成し、板状導体９５の両面からエッチング処理
を施すことにより形成される。マスク９６は、エッチン
グ処理すべき部分に対応した開口９７Ａ，９７Ｂを有し
ている。そのため、図１６（ｂ）に示したようにエッチ
ング液により板状導体９５の厚みの半分程度にまでエッ
チング処理を施せば、板状導体９５の一面側にのみ開口
９７Ｂが形成されている部分については板状導体９５の
厚みの半分程度の薄肉部９８とされる。一方、板状導体
９５の両面側に開口９７Ａ，９７Ｂが形成された部分に
ついては貫通孔９９とされる。このようなマスク９６
は、フォトリソグラフィの手法により形成することがで
きる。
【０００６】
【発明が解決しようとする課題】しかしながら、板状導
体９５に対してマスク９６を形成し、この状態でエッチ
ング処理を施して半導体装置製造用のフレームを製造す
る場合には、次の問題があった。
体９５に対してマスク９６を形成し、この状態でエッチ
ング処理を施して半導体装置製造用のフレームを製造す
る場合には、次の問題があった。
【０００７】第１に、フープ状とされた板状導体につい
ては、フープラインでのマスク形成およびエッチング処
理が困難であるため、たとえば短冊状の板状導体につい
てマスク９６を形成した後に、エッチング処理を施す必
要がある。そのため、フープラインにおいて、半導体装
置製造用のフレームの製造、半導体チップの実装、およ
びワイヤボンディングを一連に行うことができないた
め、作業性が悪化する。
ては、フープラインでのマスク形成およびエッチング処
理が困難であるため、たとえば短冊状の板状導体につい
てマスク９６を形成した後に、エッチング処理を施す必
要がある。そのため、フープラインにおいて、半導体装
置製造用のフレームの製造、半導体チップの実装、およ
びワイヤボンディングを一連に行うことができないた
め、作業性が悪化する。
【０００８】第２に、半導体装置製造用のフレームの製
造に当たっては、板状導体９５にマスク９６を形成する
必要があるばかりか、エッチング処理後にマスク９６を
除去する必要もあるため、作業性が悪く、しかもコスト
高となってしまう。
造に当たっては、板状導体９５にマスク９６を形成する
必要があるばかりか、エッチング処理後にマスク９６を
除去する必要もあるため、作業性が悪く、しかもコスト
高となってしまう。
【０００９】第３に、図１５（ｂ）に示したように、エ
ッチング処理では、第１導体９０を平面視矩形状の形態
とすべく開口９７ａに直角な角部を設けたとしても、エ
ッチング液の回り込みにより第１導体９０の角部が丸ま
ってしまう。そのため、半導体チップ９２が平面視矩形
状である場合には、第１導体９２の周縁部９２ａを半導
体チップ９２の実装領域として有効に利用できないばか
りか、半導体装置９の大型化を招来してしまう。
ッチング処理では、第１導体９０を平面視矩形状の形態
とすべく開口９７ａに直角な角部を設けたとしても、エ
ッチング液の回り込みにより第１導体９０の角部が丸ま
ってしまう。そのため、半導体チップ９２が平面視矩形
状である場合には、第１導体９２の周縁部９２ａを半導
体チップ９２の実装領域として有効に利用できないばか
りか、半導体装置９の大型化を招来してしまう。
【００１０】本願発明は、このような事情のもとに考え
だされたものであって、大型化を招来することなく、作
業性良く、コスト的に有利に半導体装置を製造すること
ができる技術を提供することを課題としている。
だされたものであって、大型化を招来することなく、作
業性良く、コスト的に有利に半導体装置を製造すること
ができる技術を提供することを課題としている。
【００１１】
【発明の開示】本願発明では、上記した課題を解決する
ために次の技術的手段を講じている。
ために次の技術的手段を講じている。
【００１２】すなわち、本願発明の第１の側面により提
供される半導体装置製造用のフレームの製造方法は、板
状導体から、もとの板状導体よりも厚みの小さい薄肉部
を有するフレームを製造する方法であって、板状導体に
対して第１回目の打ち抜き加工を施した後にスタンピン
グ加工を施して相対的に厚みの小さいスタンピング部を
形成し、その後に第２回目の打ち抜き加工を施して上記
スタンピング部の不要部分を除去して上記薄肉部を形成
することを特徴としている。
供される半導体装置製造用のフレームの製造方法は、板
状導体から、もとの板状導体よりも厚みの小さい薄肉部
を有するフレームを製造する方法であって、板状導体に
対して第１回目の打ち抜き加工を施した後にスタンピン
グ加工を施して相対的に厚みの小さいスタンピング部を
形成し、その後に第２回目の打ち抜き加工を施して上記
スタンピング部の不要部分を除去して上記薄肉部を形成
することを特徴としている。
【００１３】本願発明の第２の側面では、端子面および
半導体チップと機械的または電気的に接続される接続面
のうちの少なくとも一方を有する複数の導体を備えると
ともに、上記端子面が露出または延出するようにして上
記半導体チップが樹脂パッケージ内に封止された半導体
装置であって、上記複数の導体を半導体装置製造用のフ
レームから形成し、かつ上記複数の導体のうちの少なく
とも１つが薄肉部を有する半導体装置を製造する方法に
おいて、上記フレームは、板状導体に対して第１回目の
打ち抜き加工を施した後にスタンピング加工を施して相
対的に厚みの小さいスタンピング部を形成し、その後に
第２回目の打ち抜き加工を施して上記スタンピング部の
不要部分を除去して上記薄肉部を形成することにより製
造されることを特徴とする、半導体装置の製造方法が提
供される。
半導体チップと機械的または電気的に接続される接続面
のうちの少なくとも一方を有する複数の導体を備えると
ともに、上記端子面が露出または延出するようにして上
記半導体チップが樹脂パッケージ内に封止された半導体
装置であって、上記複数の導体を半導体装置製造用のフ
レームから形成し、かつ上記複数の導体のうちの少なく
とも１つが薄肉部を有する半導体装置を製造する方法に
おいて、上記フレームは、板状導体に対して第１回目の
打ち抜き加工を施した後にスタンピング加工を施して相
対的に厚みの小さいスタンピング部を形成し、その後に
第２回目の打ち抜き加工を施して上記スタンピング部の
不要部分を除去して上記薄肉部を形成することにより製
造されることを特徴とする、半導体装置の製造方法が提
供される。
【００１４】本願発明では、打ち抜き加工とスタンピン
グ加工とを組み合わせた機械的な加工により、薄肉部を
有する半導体装置製造用のフレームが製造される。その
ため、エッチング処理を施す場合のように板状導体に対
してマスクを形成する必要もなく、またマスクを除去す
る必要もない。その結果、マスク形成および除去に伴う
作業が不要となって作業性および製造コストが改善さ
れ、製造コストの低減を図ることができるようになる。
グ加工とを組み合わせた機械的な加工により、薄肉部を
有する半導体装置製造用のフレームが製造される。その
ため、エッチング処理を施す場合のように板状導体に対
してマスクを形成する必要もなく、またマスクを除去す
る必要もない。その結果、マスク形成および除去に伴う
作業が不要となって作業性および製造コストが改善さ
れ、製造コストの低減を図ることができるようになる。
【００１５】一方、打ち抜き加工やスタンピング加工
は、フープ状の板状導体に対して施すことができる。そ
のため、フープラインにおいてフレームの製造、半導体
チップの実装、およびワイヤボンディングなどの作業を
一連に行うことができるようになり、作業性が著しく改
善される。これにより、製造コストの低減を図ることが
できるようになる。
は、フープ状の板状導体に対して施すことができる。そ
のため、フープラインにおいてフレームの製造、半導体
チップの実装、およびワイヤボンディングなどの作業を
一連に行うことができるようになり、作業性が著しく改
善される。これにより、製造コストの低減を図ることが
できるようになる。
【００１６】また、打ち抜き加工では、第１導体の角部
を直角に近づけることができるため、たとえば半導体チ
ップが平面視矩形状である場合には、第１導体の全体を
有効に利用してそれを実装領域とすることができるた
め、半導体装置の大型化を抑制できるようになる。
を直角に近づけることができるため、たとえば半導体チ
ップが平面視矩形状である場合には、第１導体の全体を
有効に利用してそれを実装領域とすることができるた
め、半導体装置の大型化を抑制できるようになる。
【００１７】好ましい実施の形態においては、上記第１
回目の打ち抜き加工においては、上記第１導体となるべ
き領域の周りを打ち抜くとともに、上記スタンピング加
工の際のスタンピング領域の拡がりを許容する貫通孔ま
たは切欠を形成する。
回目の打ち抜き加工においては、上記第１導体となるべ
き領域の周りを打ち抜くとともに、上記スタンピング加
工の際のスタンピング領域の拡がりを許容する貫通孔ま
たは切欠を形成する。
【００１８】スタンピング加工を施せば、スタンピング
領域については応力が作用して厚みが小さくなるが、そ
の分だけ歪みが生じやすくなる。そのため、貫通孔また
は切欠によりスタンピング加工の際のスタンピング領域
の拡がりを許容すれば、応力が拡散されて歪みの発生が
抑制される。これにより、薄肉部を有する導体の反りな
どを抑制して平坦性を維持し、適切に半導体チップの実
装やワイヤボンディングなどを行うことができるように
なる。その結果、歩留りが向上し、製造コストの低減を
図ることができるようになる。
領域については応力が作用して厚みが小さくなるが、そ
の分だけ歪みが生じやすくなる。そのため、貫通孔また
は切欠によりスタンピング加工の際のスタンピング領域
の拡がりを許容すれば、応力が拡散されて歪みの発生が
抑制される。これにより、薄肉部を有する導体の反りな
どを抑制して平坦性を維持し、適切に半導体チップの実
装やワイヤボンディングなどを行うことができるように
なる。その結果、歩留りが向上し、製造コストの低減を
図ることができるようになる。
【００１９】本願発明は、複数の導体のうちの少なくと
も１つが薄肉部を有する場合に適用可能である。したが
って、たとえば複数の導体が２つである場合や３つであ
る場合、あるいは４つ以上である場合にも適用すること
ができ、また樹脂パッケージから露出または延出する端
子面の数も２つである場合や３つである場合、あるいは
４つ以上である場合にも適用できる。もちろん、半導体
チップの一面にのみ複数の電極が形成されている場合や
半導体チップの一面およびこれとは反対の面の双方に電
極が形成されている場合にも本願発明を適用することが
できる。
も１つが薄肉部を有する場合に適用可能である。したが
って、たとえば複数の導体が２つである場合や３つであ
る場合、あるいは４つ以上である場合にも適用すること
ができ、また樹脂パッケージから露出または延出する端
子面の数も２つである場合や３つである場合、あるいは
４つ以上である場合にも適用できる。もちろん、半導体
チップの一面にのみ複数の電極が形成されている場合や
半導体チップの一面およびこれとは反対の面の双方に電
極が形成されている場合にも本願発明を適用することが
できる。
【００２０】本願発明のその他の利点および特徴につい
ては、以下に行う発明の実施の形態の説明から、より明
らかとなるであろう。
ては、以下に行う発明の実施の形態の説明から、より明
らかとなるであろう。
【００２１】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態について、図面を参照して具体的に説明する。図１
ないし図３は、本願発明に係る製造方法の適用対象とな
る半導体装置の一例を示している。
形態について、図面を参照して具体的に説明する。図１
ないし図３は、本願発明に係る製造方法の適用対象とな
る半導体装置の一例を示している。
【００２２】半導体装置Ｘ１は、第１導体１、２つの第
２導体２、半導体チップ３、ワイヤ４および樹脂パッケ
ージ５を有している。
２導体２、半導体チップ３、ワイヤ４および樹脂パッケ
ージ５を有している。
【００２３】第１導体１は、平面視矩形状の形態を有し
ている。第１導体１の第１面１１は平坦面とされてお
り、第１面１１が接続面を構成している。一方、第１導
体１の第２面１２は、２つの凸部１３が設けられて凹凸
状とされている。凸部１３の表面１４は平坦面とされて
おり、この平坦面は、樹脂パッケージ５の底面５０から
露出して端子面を構成している。第１導体１は、凸部１
３が形成された部分以外は、厚み寸法が小さくされてお
り、当該部分が薄肉部１５を構成している。
ている。第１導体１の第１面１１は平坦面とされてお
り、第１面１１が接続面を構成している。一方、第１導
体１の第２面１２は、２つの凸部１３が設けられて凹凸
状とされている。凸部１３の表面１４は平坦面とされて
おり、この平坦面は、樹脂パッケージ５の底面５０から
露出して端子面を構成している。第１導体１は、凸部１
３が形成された部分以外は、厚み寸法が小さくされてお
り、当該部分が薄肉部１５を構成している。
【００２４】第２導体２は、直方体状の本体部２０から
薄肉部２１が延出した形態とされている。この第２導体
の第１面２２は、平坦面とされて接続面を構成してい
る。第２面２３は、本体部２０が突出して凸面とされて
おり、本体部２０の表面２４が樹脂パッケージ５の底面
５０から露出して端子面を構成している。
薄肉部２１が延出した形態とされている。この第２導体
の第１面２２は、平坦面とされて接続面を構成してい
る。第２面２３は、本体部２０が突出して凸面とされて
おり、本体部２０の表面２４が樹脂パッケージ５の底面
５０から露出して端子面を構成している。
【００２５】半導体チップ３は、図面上に表れていない
が上面および下面に電極が形成されている。この半導体
チップ３は、ハンダペーストや銀ペーストなどの導電性
材料を用いた実装作業により第１導体１の接続面１１上
に実装されている。半導体チップ３の下面には電極が形
成されていることから、導電性材料を用いて第１導体１
上に半導体チップ３を実装すれば、第１導体１と半導体
チップ３の下面の電極とが導通する。一方、半導体チッ
プ３の上面の電極は、ワイヤ４を介して第２導体２の接
続面２２と導通接続されている。
が上面および下面に電極が形成されている。この半導体
チップ３は、ハンダペーストや銀ペーストなどの導電性
材料を用いた実装作業により第１導体１の接続面１１上
に実装されている。半導体チップ３の下面には電極が形
成されていることから、導電性材料を用いて第１導体１
上に半導体チップ３を実装すれば、第１導体１と半導体
チップ３の下面の電極とが導通する。一方、半導体チッ
プ３の上面の電極は、ワイヤ４を介して第２導体２の接
続面２２と導通接続されている。
【００２６】樹脂パッケージ５は、半導体チップ３およ
びワイヤ４を封止している。この樹脂パッケージ５の底
面５０からは、上述したように端子面１４，２４が露出
している。これにより、半導体装置Ｘ１が回路基板など
に対して面実装可能とされている。また、第１および第
２導体１，２は、薄肉部１５，２１を有しているので、
この薄肉部１５，２１が樹脂パッケージ４に食い込むこ
とによって樹脂パッケージ４と第１および第２導体１，
２とが分離することが抑制されている。
びワイヤ４を封止している。この樹脂パッケージ５の底
面５０からは、上述したように端子面１４，２４が露出
している。これにより、半導体装置Ｘ１が回路基板など
に対して面実装可能とされている。また、第１および第
２導体１，２は、薄肉部１５，２１を有しているので、
この薄肉部１５，２１が樹脂パッケージ４に食い込むこ
とによって樹脂パッケージ４と第１および第２導体１，
２とが分離することが抑制されている。
【００２７】以上の構成を有する半導体装置Ｘ１は、半
導体装置製造用のフレームの製造工程、ダイボンディン
グ工程、ワイヤボンディング工程、、フレームカット工
程、樹脂パッケージング工程、およびダイシング工程
（あるいはフレームカット工程）を経て製造される。な
お、以下に説明する製造方法においては、上記した工程
のうち、フレームの製造工程、ダイボンディング工程、
ワイヤボンディング工程およびフレームカット工程が同
一のフープラインにおいて行われるものとする。
導体装置製造用のフレームの製造工程、ダイボンディン
グ工程、ワイヤボンディング工程、、フレームカット工
程、樹脂パッケージング工程、およびダイシング工程
（あるいはフレームカット工程）を経て製造される。な
お、以下に説明する製造方法においては、上記した工程
のうち、フレームの製造工程、ダイボンディング工程、
ワイヤボンディング工程およびフレームカット工程が同
一のフープラインにおいて行われるものとする。
【００２８】図４に示したように、フープラインにおい
ては、ロール状に巻き取られたフープ状の板状導体６
が、ロールＲから引き出されつつ支持台６０に沿ってピ
ッチ送りされる。フレーム製造工程においては、板状導
体６の搬送が停止した瞬間に、板状導体６に対して第１
回目の打ち抜き加工、スタンピング加工、および第２回
目の打ち抜き加工が施される。第１回目および第２回目
の打ち抜き加工は、打ち抜き領域に対応して打ち抜き刃
が形成された金型７０，７１を上方側から押し付けるこ
とにより行われる。スタンピング加工は、スタンピング
領域に対応した凸部を有する金型７２を、下方側から押
し付けることにより行われる。
ては、ロール状に巻き取られたフープ状の板状導体６
が、ロールＲから引き出されつつ支持台６０に沿ってピ
ッチ送りされる。フレーム製造工程においては、板状導
体６の搬送が停止した瞬間に、板状導体６に対して第１
回目の打ち抜き加工、スタンピング加工、および第２回
目の打ち抜き加工が施される。第１回目および第２回目
の打ち抜き加工は、打ち抜き領域に対応して打ち抜き刃
が形成された金型７０，７１を上方側から押し付けるこ
とにより行われる。スタンピング加工は、スタンピング
領域に対応した凸部を有する金型７２を、下方側から押
し付けることにより行われる。
【００２９】第１回目の打ち抜き加工を施した場合に
は、たとえば図５（板状導体６を裏面側から見た状態を
示してある）に示したように半導体装置Ｘ１における第
１および第２導体１，２となるべき領域Ｅが複数形成さ
れる。各領域Ｅには、大小の貫通孔Ｅ１，Ｅ２が設けら
れている。大の貫通孔Ｅ１は、略矩形状の領域から半島
部ｅ１が突出した形態とされているとともに、切欠ｅ２
が形成されている。
は、たとえば図５（板状導体６を裏面側から見た状態を
示してある）に示したように半導体装置Ｘ１における第
１および第２導体１，２となるべき領域Ｅが複数形成さ
れる。各領域Ｅには、大小の貫通孔Ｅ１，Ｅ２が設けら
れている。大の貫通孔Ｅ１は、略矩形状の領域から半島
部ｅ１が突出した形態とされているとともに、切欠ｅ２
が形成されている。
【００３０】スタンピング加工においては、図６（板状
導体６を裏面側から見た状態を示してある）に示したよ
うに半島部ｅ１、小の貫通孔Ｅ２における半島部ｅ1側
の周辺部、および切欠ｅ２の周辺部が、板状導体６の厚
みの半分程度にまで圧し潰されてスタンピング部ｅ３，
ｅ４が形成される。これらのスタンピング部ｅ３，ｅ４
は、後において半導体装置Ｘ１の薄肉部１５，２１を構
成するものである。板状導体６には大小の貫通孔Ｅ１，
Ｅ２や切欠ｅ２が設けられているから、スタンピング加
工を施した場合には、上記した部位Ｅ１，Ｅ２，ｅ２を
利用してスタンピング領域を拡げることができる。その
ため、スタンピング領域に作用する応力がスタンピング
領域が拡がることによって緩和されるため、形成された
スタンピング部ｅ３，ｅ４にはさほど大きな応力が残存
することもなく、歪みの発生が抑制される。
導体６を裏面側から見た状態を示してある）に示したよ
うに半島部ｅ１、小の貫通孔Ｅ２における半島部ｅ1側
の周辺部、および切欠ｅ２の周辺部が、板状導体６の厚
みの半分程度にまで圧し潰されてスタンピング部ｅ３，
ｅ４が形成される。これらのスタンピング部ｅ３，ｅ４
は、後において半導体装置Ｘ１の薄肉部１５，２１を構
成するものである。板状導体６には大小の貫通孔Ｅ１，
Ｅ２や切欠ｅ２が設けられているから、スタンピング加
工を施した場合には、上記した部位Ｅ１，Ｅ２，ｅ２を
利用してスタンピング領域を拡げることができる。その
ため、スタンピング領域に作用する応力がスタンピング
領域が拡がることによって緩和されるため、形成された
スタンピング部ｅ３，ｅ４にはさほど大きな応力が残存
することもなく、歪みの発生が抑制される。
【００３１】第２回目の打ち抜き加工においては、図７
（板状導体６を裏面側から見た状態を示してある）に示
したように半導体装置Ｘ１における第１および第２導体
１，２となるべき第１および第２部分１Ａ，２Ａやそれ
らを支持するフレームＦ１，Ｆ２，Ｆ３を除いた領域が
打ち抜かれる。つまり、スタンピング部ｅ３，ｅ４の周
縁部を含む不要部分が除去されてフレーム６Ａが形成さ
れる。このとき、半導体装置Ｘ１の薄肉部１５，２１と
なるべき薄肉部ｅ３′，ｅ４′が形成される。スタンピ
ング部ｅ３，ｅ４については、周縁部の厚みが他の部分
に比べて小さくてエッジがシャープではないが、その周
縁部を打ち抜き加工により除去した薄肉部ｅ３′，ｅ
４′では、厚みが一様で、エッジ（端面）が平坦面とさ
れた薄肉部１５，２１を形成することができる。薄肉部
１５，２１に限らず、第１部分１Ａの他の端面および第
２部分２Ａの端面についても、平坦面とすることができ
る。このため、半導体装置Ｘ１が製造されたときに第１
および第２部分１Ａ，２Ａの端面が樹脂パッケージ５か
ら露出する場合には、図１５（ａ）に示したようにエッ
チング処理により端面が非平坦面になる場合に比べれ
ば、その部分への樹脂バリの付着が抑制され、バリ取り
も容易となる。また、エッチング処理を施す場合では、
図１５（ｂ）を参照して説明したようにエッチング液の
周り込みにより角部が丸まってしまうが、打ち抜き加工
では、金型７１の打ち抜き刃の形状に則して第１部分１
Ａの形状を設定できるため、図７に良く表れているよう
に第１部分１Ａや第２部分２Ａの角部を直角に近づける
ことができる。そのため、第１部分１Ａの周縁により近
いところまでを半導体チップ３の実装領域とすることが
でき、半導体チップ３の実装領域を大きく確保できるよ
うになる、また第２部分２Ａにおけるワイヤボンディン
グ領域を大きく確保できるようになる。
（板状導体６を裏面側から見た状態を示してある）に示
したように半導体装置Ｘ１における第１および第２導体
１，２となるべき第１および第２部分１Ａ，２Ａやそれ
らを支持するフレームＦ１，Ｆ２，Ｆ３を除いた領域が
打ち抜かれる。つまり、スタンピング部ｅ３，ｅ４の周
縁部を含む不要部分が除去されてフレーム６Ａが形成さ
れる。このとき、半導体装置Ｘ１の薄肉部１５，２１と
なるべき薄肉部ｅ３′，ｅ４′が形成される。スタンピ
ング部ｅ３，ｅ４については、周縁部の厚みが他の部分
に比べて小さくてエッジがシャープではないが、その周
縁部を打ち抜き加工により除去した薄肉部ｅ３′，ｅ
４′では、厚みが一様で、エッジ（端面）が平坦面とさ
れた薄肉部１５，２１を形成することができる。薄肉部
１５，２１に限らず、第１部分１Ａの他の端面および第
２部分２Ａの端面についても、平坦面とすることができ
る。このため、半導体装置Ｘ１が製造されたときに第１
および第２部分１Ａ，２Ａの端面が樹脂パッケージ５か
ら露出する場合には、図１５（ａ）に示したようにエッ
チング処理により端面が非平坦面になる場合に比べれ
ば、その部分への樹脂バリの付着が抑制され、バリ取り
も容易となる。また、エッチング処理を施す場合では、
図１５（ｂ）を参照して説明したようにエッチング液の
周り込みにより角部が丸まってしまうが、打ち抜き加工
では、金型７１の打ち抜き刃の形状に則して第１部分１
Ａの形状を設定できるため、図７に良く表れているよう
に第１部分１Ａや第２部分２Ａの角部を直角に近づける
ことができる。そのため、第１部分１Ａの周縁により近
いところまでを半導体チップ３の実装領域とすることが
でき、半導体チップ３の実装領域を大きく確保できるよ
うになる、また第２部分２Ａにおけるワイヤボンディン
グ領域を大きく確保できるようになる。
【００３２】ダイボンディング工程は、図４に示したよ
うに下面の電極にハンダペーストなどの導電性材料が塗
布された半導体チップ３を、吸着コレット７３を用いて
リードフレーム６Ａの第１部分１Ａの一面側に載置した
後に、加熱炉７４においてハンダペーストなどをリフロ
ーさせることにより行われる。
うに下面の電極にハンダペーストなどの導電性材料が塗
布された半導体チップ３を、吸着コレット７３を用いて
リードフレーム６Ａの第１部分１Ａの一面側に載置した
後に、加熱炉７４においてハンダペーストなどをリフロ
ーさせることにより行われる。
【００３３】ワイヤボンディング工程は、既存のワイヤ
ボンダーを用いて行われる。より具体的には、ワイヤボ
ンディング工程は、ワイヤボンダーのキャピラリ７５か
ら突出したワイヤ４の先端部を溶融させて半導体チップ
３における上面の電極に押し付けた後、キャピラリ７５
からワイヤを引出しつつ第２部分２Ａの上面（図７参
照）にワイヤ４を押し付けて切断することにより行われ
る。
ボンダーを用いて行われる。より具体的には、ワイヤボ
ンディング工程は、ワイヤボンダーのキャピラリ７５か
ら突出したワイヤ４の先端部を溶融させて半導体チップ
３における上面の電極に押し付けた後、キャピラリ７５
からワイヤを引出しつつ第２部分２Ａの上面（図７参
照）にワイヤ４を押し付けて切断することにより行われ
る。
【００３４】板状導体６Ａでは、第１および第２部分１
Ａ，２Ａでの歪みの発生が抑制されているために第１お
よび第２部分１Ａ，２Ａにおけるダイボンディング部位
やワイヤボンディング部位の平坦性が十分に確保されて
おり、ダイボンディング工程およびワイヤボンディング
工程を適切に行うことができる。
Ａ，２Ａでの歪みの発生が抑制されているために第１お
よび第２部分１Ａ，２Ａにおけるダイボンディング部位
やワイヤボンディング部位の平坦性が十分に確保されて
おり、ダイボンディング工程およびワイヤボンディング
工程を適切に行うことができる。
【００３５】リードカット工程は、切断刃７６を有する
金型を用いて行われ、これにより図８に示したように短
寸のフレーム６Ｂが得られる。
金型を用いて行われ、これにより図８に示したように短
寸のフレーム６Ｂが得られる。
【００３６】樹脂パッケージング工程は、短寸のフレー
ム６Ｂに対して、上金型および下金型を用いて行われ
る。これらの金型は、型締め状態においてキャビティ空
間を形成するものである。すなわち、樹脂パッケージン
グ工程は、キャビティ空間内に半導体チップ３およびワ
イヤ４を収容した状態でキャビティ空間内に熱硬化性樹
脂を注入した後に熱硬化性樹脂を熱硬化させることによ
り行われる。なお、樹脂パッケージング工程において
は、全ての半導体チップ３を収容する１つのキャビティ
を形成可能な金型を用いて、全ての半導体チップ３に対
して一括して樹脂封止を行ってもよいし、複数のキャビ
ティを形成可能な金型を用いて、個々の半導体チップ３
毎に個別に樹脂封止を行ってもよい。
ム６Ｂに対して、上金型および下金型を用いて行われ
る。これらの金型は、型締め状態においてキャビティ空
間を形成するものである。すなわち、樹脂パッケージン
グ工程は、キャビティ空間内に半導体チップ３およびワ
イヤ４を収容した状態でキャビティ空間内に熱硬化性樹
脂を注入した後に熱硬化性樹脂を熱硬化させることによ
り行われる。なお、樹脂パッケージング工程において
は、全ての半導体チップ３を収容する１つのキャビティ
を形成可能な金型を用いて、全ての半導体チップ３に対
して一括して樹脂封止を行ってもよいし、複数のキャビ
ティを形成可能な金型を用いて、個々の半導体チップ３
毎に個別に樹脂封止を行ってもよい。
【００３７】ダイシング工程は、ダイヤモンドカッタな
どの既存の切断手段により、フレームＦ２，Ｆ３やこれ
に対応する樹脂封止部分を切断することにより行うこと
ができる。これにより、図１ないし図３に示したような
個々の半導体装置Ｘ１が複数得られる。また、個々の半
導体チップ３に対して個別に樹脂パッケージ３を形成す
る場合には、必ずしも樹脂パッケージ３を切断する必要
はなく、その場合にはダイシング工程は不要となる。そ
の代わり、フレームＦ２，Ｆ３などを切断するためのフ
レームカット工程が必要となる。
どの既存の切断手段により、フレームＦ２，Ｆ３やこれ
に対応する樹脂封止部分を切断することにより行うこと
ができる。これにより、図１ないし図３に示したような
個々の半導体装置Ｘ１が複数得られる。また、個々の半
導体チップ３に対して個別に樹脂パッケージ３を形成す
る場合には、必ずしも樹脂パッケージ３を切断する必要
はなく、その場合にはダイシング工程は不要となる。そ
の代わり、フレームＦ２，Ｆ３などを切断するためのフ
レームカット工程が必要となる。
【００３８】以上に説明した半導体装置Ｘ１の製造方法
では、打ち抜き加工とスタンピング加工とを組み合わせ
た機械的加工により、図７に示したような薄肉部を有す
るフレーム６Ａを製造することができる。このフレーム
６Ａは、ダイボンディングやワイヤボンディングと同一
のフープラインにおいて製造できるため、フープライン
により半導体装置製造用フレームを製造することのでき
ないエッチング処理に比べれば、作業性が良くて製造コ
スト的に有利である。また、板状導体（フープ）に対す
るマスクの形成・除去も不要となるため、この点からも
作業性が良くて製造コスト的に有利であるといえる。
では、打ち抜き加工とスタンピング加工とを組み合わせ
た機械的加工により、図７に示したような薄肉部を有す
るフレーム６Ａを製造することができる。このフレーム
６Ａは、ダイボンディングやワイヤボンディングと同一
のフープラインにおいて製造できるため、フープライン
により半導体装置製造用フレームを製造することのでき
ないエッチング処理に比べれば、作業性が良くて製造コ
スト的に有利である。また、板状導体（フープ）に対す
るマスクの形成・除去も不要となるため、この点からも
作業性が良くて製造コスト的に有利であるといえる。
【００３９】本願発明の半導体装置の製造方法は、図１
ないし図３を参照して説明した半導体装置Ｘ１に限ら
ず、薄肉部を有する半導体装置の全般、たとえば図９な
いし図１４に例示した半導体装置Ｘ２〜Ｘ１５にも適用
可能である。
ないし図３を参照して説明した半導体装置Ｘ１に限ら
ず、薄肉部を有する半導体装置の全般、たとえば図９な
いし図１４に例示した半導体装置Ｘ２〜Ｘ１５にも適用
可能である。
【００４０】図９に示した半導体装置Ｘ２は、第１およ
び第２導体１，２を有し、第１導体１に薄肉部１５が形
成され、第１導体１に半導体チップ３が搭載されている
点において先に説明した半導体装置Ｘ１と共通してい
る。その一方で、半導体装置Ｘ２においては、ワイヤ４
に代えて、導体片を折り曲げた接続片４′によって半導
体チップ３の上面の電極と第２導体２との導通接続が図
られている点において異なっている。
び第２導体１，２を有し、第１導体１に薄肉部１５が形
成され、第１導体１に半導体チップ３が搭載されている
点において先に説明した半導体装置Ｘ１と共通してい
る。その一方で、半導体装置Ｘ２においては、ワイヤ４
に代えて、導体片を折り曲げた接続片４′によって半導
体チップ３の上面の電極と第２導体２との導通接続が図
られている点において異なっている。
【００４１】図１０に示した半導体装置Ｘ３は、第１導
体１と第２導体２との間を跨ぐようにして半導体チップ
３が搭載されいる点において半導体装置Ｘ１と異なって
いる。半導体装置Ｘ３においても、図９に示した半導体
装置Ｘ２と同様に、ワイヤ４に代えて導体片４′を用い
て半導体チップ３と第２導体２との間の導通接続を図っ
たものであってもよい。
体１と第２導体２との間を跨ぐようにして半導体チップ
３が搭載されいる点において半導体装置Ｘ１と異なって
いる。半導体装置Ｘ３においても、図９に示した半導体
装置Ｘ２と同様に、ワイヤ４に代えて導体片４′を用い
て半導体チップ３と第２導体２との間の導通接続を図っ
たものであってもよい。
【００４２】図１１に示した半導体装置Ｘ４は、第１導
体１の全体が薄肉部１５とされ、この第１導体１の両サ
イドに第２導体２が配置されている。この半導体装置Ｘ
４においては、第１導体１の一部が図１１に仮想線で示
したように凸部とされていてもよい。もちろん、ワイヤ
４に代えて図９に示した半導体装置Ｘ２のように導体片
４′を用いて半導体チップ３と第２導体２との間を導通
接続してもよい。
体１の全体が薄肉部１５とされ、この第１導体１の両サ
イドに第２導体２が配置されている。この半導体装置Ｘ
４においては、第１導体１の一部が図１１に仮想線で示
したように凸部とされていてもよい。もちろん、ワイヤ
４に代えて図９に示した半導体装置Ｘ２のように導体片
４′を用いて半導体チップ３と第２導体２との間を導通
接続してもよい。
【００４３】図１２に示した半導体装置Ｘ５は、第１お
よび第２導体１，２の双方が薄肉部１５，２５を有する
とともに、これらの導体部を繋ぐようにして半導体チッ
プ３が搭載されている。そして、第１および第２導体
１，２とはワイヤ４を介して半導体チップ３が導通接続
されている。半導体装置Ｘ５においては、ワイヤ４を用
いずに、半導体チップ３をフェイスダウン方式で実装
し、半導体チップ３の電極と第１および第２導体１，２
との間を接続したものであってもよい。
よび第２導体１，２の双方が薄肉部１５，２５を有する
とともに、これらの導体部を繋ぐようにして半導体チッ
プ３が搭載されている。そして、第１および第２導体
１，２とはワイヤ４を介して半導体チップ３が導通接続
されている。半導体装置Ｘ５においては、ワイヤ４を用
いずに、半導体チップ３をフェイスダウン方式で実装
し、半導体チップ３の電極と第１および第２導体１，２
との間を接続したものであってもよい。
【００４４】図１３（ａ）ないし（ｅ）に示した半導体
装置Ｘ６〜Ｘ１０のように、先に説明した半導体装置Ｘ
１〜Ｘ５において、第１および第２導体１，２に端部を
上方側から下方に凹入させて、第１および第２導体１，
２の端部に薄肉部１５′２５′を形成したものであって
もよい。
装置Ｘ６〜Ｘ１０のように、先に説明した半導体装置Ｘ
１〜Ｘ５において、第１および第２導体１，２に端部を
上方側から下方に凹入させて、第１および第２導体１，
２の端部に薄肉部１５′２５′を形成したものであって
もよい。
【００４５】さらに、図１４（ａ）ないし（ｅ）に示し
た半導体装置Ｘ１１〜Ｘ１５のように、第１および第２
導体１，２の端子面１４，２３が樹脂パッケージ５の外
部に延出した形態のものであっても、薄肉部を有する限
りは、本願発明の技術思想を適用することができる。も
ちろん、端子面１４，２３の全体が樹脂パッケージ５の
外部に延出しているものであってもよい。
た半導体装置Ｘ１１〜Ｘ１５のように、第１および第２
導体１，２の端子面１４，２３が樹脂パッケージ５の外
部に延出した形態のものであっても、薄肉部を有する限
りは、本願発明の技術思想を適用することができる。も
ちろん、端子面１４，２３の全体が樹脂パッケージ５の
外部に延出しているものであってもよい。
【図１】本願発明の適用対象となる半導体装置の一例を
示す全体斜視図である。
示す全体斜視図である。
【図２】図１の半導体装置を底面側からみた全体斜視図
である。
である。
【図３】図１のIII−III線に沿う断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明す
るためのフープラインの一例を示す概略図である。
るためのフープラインの一例を示す概略図である。
【図５】フープにおける第１回目の打ち抜き加工を施し
た部分を示す要部斜視図である。
た部分を示す要部斜視図である。
【図６】フープにおけるスタンピング加工を施した部分
を示す要部斜視図である。
を示す要部斜視図である。
【図７】フープにおける第２回目の打ち抜き加工を施し
た部分を示す要部斜視図である。
た部分を示す要部斜視図である。
【図８】フープラインでの作業を終了した中間製造物を
示す全体斜視図である。
示す全体斜視図である。
【図９】本願発明の適用対象となる半導体装置の他の例
を示す断面図である。
を示す断面図である。
【図１０】本願発明の適用対象となる半導体装置のさら
に他の例を示す断面図である。
に他の例を示す断面図である。
【図１１】本願発明の適用対象となる半導体装置のさら
に他の例を示す断面図である。
に他の例を示す断面図である。
【図１２】本願発明の適用対象となる半導体装置のさら
に他の例を示す断面図である。
に他の例を示す断面図である。
【図１３】本願発明の適用対象となる半導体装置のさら
に他の例を示す断面図である。
に他の例を示す断面図である。
【図１４】本願発明の適用対象となる半導体装置のさら
に他の例を示す断面図である。
に他の例を示す断面図である。
【図１５】エッチング処理によりリードフレームが製造
された半導体装置の一例を示す断面図である。
された半導体装置の一例を示す断面図である。
【図１６】リードフレームの製造方法を説明するための
要部断面図である。
要部断面図である。
Ｘ１〜Ｘ１５ 半導体装置
１ 第１導体
１１ （第１導体の）接続面
１４ （第１導体の）端子面
１５ 薄肉部
２ 第２導体
２１ 薄肉部
２２ （第２導体の）接続面
２４ （第２導体の）端子面
５ 樹脂パッケージ
５０ （樹脂パッケージの）底面
６ 板状導体
６Ａ （フープ状の）フレーム
６Ｂ （短寸の）フレーム
Ｅ２ 貫通孔
ｅ２ 切欠
ｅ３ スタンピング部
Claims (3)
- 【請求項１】 板状導体から半導体装置製造用のフレー
ムを製造する方法であって、もとの板状導体よりも厚み
の小さい薄肉部を有するフレームを製造する方法におい
て、 板状導体に対して第１回目の打ち抜き加工を施した後に
スタンピング加工を施して相対的に厚みの小さいスタン
ピング部を形成し、その後に第２回目の打ち抜き加工を
施して上記スタンピング部の不要部分を除去して上記薄
肉部を形成することを特徴とする、半導体装置製造用の
フレームの製造方法。 - 【請求項２】 端子面および半導体チップと機械的また
は電気的に接続される接続面のうちの少なくとも一方を
有する複数の導体を備えるとともに、上記端子面が露出
または延出するようにして上記半導体チップが樹脂パッ
ケージ内に封止された半導体装置であって、上記複数の
導体を半導体装置製造用のフレームから形成し、かつ上
記複数の導体のうちの少なくとも１つが薄肉部を有する
半導体装置を製造する方法において、 上記半導体装置製造用のフレームは、板状導体に対して
第１回目の打ち抜き加工を施した後にスタンピング加工
を施して相対的に厚みの小さいスタンピング部を形成
し、その後に第２回目の打ち抜き加工を施して上記スタ
ンピング部の不要部分を除去して上記薄肉部を形成する
ことにより製造されることを特徴とする、半導体装置の
製造方法。 - 【請求項３】 上記第１回目の打ち抜き加工において
は、上記第１導体となるべき領域の周りを打ち抜くとと
もに、上記スタンピング加工の際のスタンピング領域の
拡がりを許容する貫通孔または切欠を形成する、請求項
２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260637A JP4889169B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置およびその製造方法 |
| US10/206,515 US6624007B2 (en) | 2001-07-26 | 2002-07-25 | Method of making leadframe by mechanical processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260637A JP4889169B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011038169A Division JP5410465B2 (ja) | 2011-02-24 | 2011-02-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068962A true JP2003068962A (ja) | 2003-03-07 |
| JP4889169B2 JP4889169B2 (ja) | 2012-03-07 |
Family
ID=19087810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260637A Expired - Lifetime JP4889169B2 (ja) | 2001-07-26 | 2001-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4889169B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700802B1 (ko) | 2005-02-15 | 2007-03-27 | 엘에스전선 주식회사 | 스탬핑을 이용한 리드프레임 제조방법 및 그 장치 |
| US7199455B2 (en) | 2002-07-02 | 2007-04-03 | Nec Electronics Corporation | Molded resin semiconductor device having exposed semiconductor chip electrodes |
| JP2008300587A (ja) * | 2007-05-31 | 2008-12-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2010123908A (ja) * | 2008-11-18 | 2010-06-03 | Seoul Semiconductor Co Ltd | 発光装置 |
| US9412923B2 (en) | 2010-11-02 | 2016-08-09 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| CN106067511A (zh) * | 2010-03-30 | 2016-11-02 | 大日本印刷株式会社 | 带树脂引线框、半导体装置及其制造方法 |
| JP2017076806A (ja) * | 2016-11-28 | 2017-04-20 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103653A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置の製造方法 |
| JP2520482B2 (ja) * | 1989-08-04 | 1996-07-31 | 株式会社三井ハイテック | 半導体装置用リ―ドフレ―ムの製造方法 |
| JPH11214601A (ja) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | リードフレーム |
| JP2001028420A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-08-30 JP JP2001260637A patent/JP4889169B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103653A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置の製造方法 |
| JP2520482B2 (ja) * | 1989-08-04 | 1996-07-31 | 株式会社三井ハイテック | 半導体装置用リ―ドフレ―ムの製造方法 |
| JPH11214601A (ja) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | リードフレーム |
| JP2001028420A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199455B2 (en) | 2002-07-02 | 2007-04-03 | Nec Electronics Corporation | Molded resin semiconductor device having exposed semiconductor chip electrodes |
| US7534661B2 (en) | 2002-07-02 | 2009-05-19 | Nec Electronics Corporation | Method of forming molded resin semiconductor device |
| KR100700802B1 (ko) | 2005-02-15 | 2007-03-27 | 엘에스전선 주식회사 | 스탬핑을 이용한 리드프레임 제조방법 및 그 장치 |
| JP2008300587A (ja) * | 2007-05-31 | 2008-12-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US9203006B2 (en) | 2008-11-18 | 2015-12-01 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| US8558270B2 (en) | 2008-11-18 | 2013-10-15 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| US8829552B2 (en) | 2008-11-18 | 2014-09-09 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| US9147821B2 (en) | 2008-11-18 | 2015-09-29 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| JP2010123908A (ja) * | 2008-11-18 | 2010-06-03 | Seoul Semiconductor Co Ltd | 発光装置 |
| US9461225B2 (en) | 2008-11-18 | 2016-10-04 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| US10134967B2 (en) | 2008-11-18 | 2018-11-20 | Seoul Semiconductor Co., Ltd. | Light emitting device |
| CN106067511A (zh) * | 2010-03-30 | 2016-11-02 | 大日本印刷株式会社 | 带树脂引线框、半导体装置及其制造方法 |
| US9887331B2 (en) | 2010-03-30 | 2018-02-06 | Dai Nippon Printing Co., Ltd. | LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate |
| US9412923B2 (en) | 2010-11-02 | 2016-08-09 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| CN105845816A (zh) * | 2010-11-02 | 2016-08-10 | 大日本印刷株式会社 | 附有树脂引线框及半导体装置 |
| US9773960B2 (en) | 2010-11-02 | 2017-09-26 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| JP2017076806A (ja) * | 2016-11-28 | 2017-04-20 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4889169B2 (ja) | 2012-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6611047B2 (en) | Semiconductor package with singulation crease | |
| JP3521758B2 (ja) | 半導体装置の製造方法 | |
| KR100369393B1 (ko) | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 | |
| US7224045B2 (en) | Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package | |
| KR100927319B1 (ko) | 스탬핑된 리드프레임 및 그 제조 방법 | |
| JP3547704B2 (ja) | リードフレーム及び半導体装置 | |
| JP2002076228A (ja) | 樹脂封止型半導体装置 | |
| JP4522049B2 (ja) | 半導体装置 | |
| JP2005142554A (ja) | リードフレーム及びこれを適用した半導体パッケージの製造方法 | |
| JP3896029B2 (ja) | 混成集積回路装置の製造方法 | |
| JP2004014823A (ja) | 半導体装置及びその製造方法 | |
| JP4889169B2 (ja) | 半導体装置およびその製造方法 | |
| US6624007B2 (en) | Method of making leadframe by mechanical processing | |
| JP3650970B2 (ja) | 半導体装置の製造方法 | |
| JP5410465B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003037236A (ja) | 半導体装置の製造方法、およびこの方法により製造された半導体装置 | |
| JPH11330314A (ja) | 半導体装置の製造方法及びその構造、該方法に用いるリードフレーム | |
| JP3575945B2 (ja) | 半導体装置の製造方法 | |
| JP4416067B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP3766312B2 (ja) | 半導体装置及びその製造方法 | |
| JP4471863B2 (ja) | 半導体装置及びその製造方法 | |
| KR20020093250A (ko) | 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지 | |
| JP7112663B2 (ja) | リードフレームおよび半導体装置の製造方法 | |
| JP4446719B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP2002026192A (ja) | リードフレーム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080709 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101029 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110224 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110530 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110617 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111213 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4889169 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |