JP4889169B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4889169B2 JP4889169B2 JP2001260637A JP2001260637A JP4889169B2 JP 4889169 B2 JP4889169 B2 JP 4889169B2 JP 2001260637 A JP2001260637 A JP 2001260637A JP 2001260637 A JP2001260637 A JP 2001260637A JP 4889169 B2 JP4889169 B2 JP 4889169B2
- Authority
- JP
- Japan
- Prior art keywords
- stamping
- semiconductor device
- manufacturing
- conductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置としては、従来より図１５（ａ）に示したようなものがある。この図に示した半導体装置９は、第１および第２導体９０，９１、半導体チップ９２を有している。第１および第２導体９０，９１は、端子面９０ａ，９１ａおよび接続面９０ｂ，９１ｂを有している。第１導体９０は、端子面９０ａに対応する部分以外は、厚み寸法（図の上下方向の寸法）の小さい薄肉部９０ｃとされている。
【０００３】
半導体チップ９２は、上面および下面に電極（図示略）が形成されている。第１導体９０の接続面９０ｂ上には、下面の電極と導通するようにして半導体チップ９２が搭載されている。この半導体チップ９２の上面の電極は、ワイヤ９３を介して第２導体９１の接続面９１ｂと導通接続されている。半導体チップ９２およびワイヤ９３は、樹脂パッケージ９４により封止されており、この樹脂パッケージ９４の底面９４ａからは第１および第２導体９０，９１の端子面９０ａ，９１ａが露出している。
【０００４】
このような半導体装置９は、次のようにして製造される。まず、第１および第２導体９０，９１となるべき要素が形成された半導体装置製造用のフレームに対して、半導体チップ９２を搭載した後に、ワイヤ９３をボンディングを行う。そして、半導体チップ９２およびワイヤ９３を樹脂封止した後にダイシングを行うことにより、図１５（ａ）に示したような半導体装置９が得られる。
【０００５】
半導体装置９では、第１導体９０に薄肉部９０ｃが形成されているため、先に説明した半導体装置９の製造方法では、エッチング処理により半導体装置製造用のフレームが製造されていた。より具体的には、図１６（ａ）に示したように板状導体９５の両面にマスク９６を形成し、板状導体９５の両面からエッチング処理を施すことにより形成される。マスク９６は、エッチング処理すべき部分に対応した開口９７Ａ，９７Ｂを有している。そのため、図１６（ｂ）に示したようにエッチング液により板状導体９５の厚みの半分程度にまでエッチング処理を施せば、板状導体９５の一面側にのみ開口９７Ｂが形成されている部分については板状導体９５の厚みの半分程度の薄肉部９８とされる。一方、板状導体９５の両面側に開口９７Ａ，９７Ｂが形成された部分については貫通孔９９とされる。このようなマスク９６は、フォトリソグラフィの手法により形成することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、板状導体９５に対してマスク９６を形成し、この状態でエッチング処理を施して半導体装置製造用のフレームを製造する場合には、次の問題があった。
【０００７】
第１に、フープ状とされた板状導体については、フープラインでのマスク形成およびエッチング処理が困難であるため、たとえば短冊状の板状導体についてマスク９６を形成した後に、エッチング処理を施す必要がある。そのため、フープラインにおいて、半導体装置製造用のフレームの製造、半導体チップの実装、およびワイヤボンディングを一連に行うことができないため、作業性が悪化する。
【０００８】
第２に、半導体装置製造用のフレームの製造に当たっては、板状導体９５にマスク９６を形成する必要があるばかりか、エッチング処理後にマスク９６を除去する必要もあるため、作業性が悪く、しかもコスト高となってしまう。
【０００９】
第３に、図１５（ｂ）に示したように、エッチング処理では、第１導体９０を平面視矩形状の形態とすべく開口９７ａに直角な角部を設けたとしても、エッチング液の回り込みにより第１導体９０の角部が丸まってしまう。そのため、半導体チップ９２が平面視矩形状である場合には、第１導体９２の周縁部９２ａを半導体チップ９２の実装領域として有効に利用できないばかりか、半導体装置９の大型化を招来してしまう。
【００１０】
本願発明は、このような事情のもとに考えだされたものであって、大型化を招来することなく、作業性良く、コスト的に有利に半導体装置を製造することができる技術を提供することを課題としている。
【００１１】
【発明の開示】
本願発明では、上記した課題を解決するために次の技術的手段を講じている。
【００１３】
本願発明では、端子面および半導体チップと機械的または電気的に接続される接続面のうちの少なくとも一方を有する複数の導体を備えるとともに、上記端子面が露出または延出するようにして上記半導体チップが樹脂パッケージ内に封止された半導体装置であって、上記複数の導体を半導体装置製造用のフレームから形成し、かつ上記複数の導体のうちの少なくとも１つが薄肉部を有する半導体装置を製造する方法において、上記半導体装置製造用のフレームは、板状導体に対して第１回目の打ち抜き加工を施した後にスタンピング加工を施して相対的に厚みが小さく、かつ上記フレームつながる基端から先端の自由端まで延びるスタンピング部を形成し、その後に第２回目の打ち抜き加工を施して上記スタンピング部の不要部分を除去して上記薄肉部を形成することにより製造されることを特徴とする、半導体装置の製造方法が提供される。
【００１４】
本願発明では、打ち抜き加工とスタンピング加工とを組み合わせた機械的な加工により、薄肉部を有する半導体装置製造用のフレームが製造される。そのため、エッチング処理を施す場合のように板状導体に対してマスクを形成する必要もなく、またマスクを除去する必要もない。その結果、マスク形成および除去に伴う作業が不要となって作業性および製造コストが改善され、製造コストの低減を図ることができるようになる。
【００１５】
一方、打ち抜き加工やスタンピング加工は、フープ状の板状導体に対して施すことができる。そのため、フープラインにおいてフレームの製造、半導体チップの実装、およびワイヤボンディングなどの作業を一連に行うことができるようになり、作業性が著しく改善される。これにより、製造コストの低減を図ることができるようになる。
【００１６】
また、打ち抜き加工では、第１導体の角部を直角に近づけることができるため、たとえば半導体チップが平面視矩形状である場合には、第１導体の全体を有効に利用してそれを実装領域とすることができるため、半導体装置の大型化を抑制できるようになる。
【００１７】
好ましい実施の形態においては、上記第１回目の打ち抜き加工においては、上記第１導体となるべき領域の周りを打ち抜くとともに、上記スタンピング加工の際の上記スタンピング部の上記自由端の拡がりを許容する貫通孔を形成する。
【００１８】
スタンピング加工を施せば、スタンピング領域については応力が作用して厚みが小さくなるが、その分だけ歪みが生じやすくなる。そのため、貫通孔によりスタンピング加工の際のスタンピング領域の拡がりを許容すれば、応力が拡散されて歪みの発生が抑制される。これにより、薄肉部を有する導体の反りなどを抑制して平坦性を維持し、適切に半導体チップの実装やワイヤボンディングなどを行うことができるようになる。その結果、歩留りが向上し、製造コストの低減を図ることができるようになる。
【００１９】
本願発明は、複数の導体のうちの少なくとも１つが薄肉部を有する場合に適用可能である。したがって、たとえば複数の導体が２つである場合や３つである場合、あるいは４つ以上である場合にも適用することができ、また樹脂パッケージから露出または延出する端子面の数も２つである場合や３つである場合、あるいは４つ以上である場合にも適用できる。もちろん、半導体チップの一面にのみ複数の電極が形成されている場合や半導体チップの一面およびこれとは反対の面の双方に電極が形成されている場合にも本願発明を適用することができる。
【００２０】
本願発明のその他の利点および特徴については、以下に行う発明の実施の形態の説明から、より明らかとなるであろう。
【００２１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態について、図面を参照して具体的に説明する。図１ないし図３は、本願発明に係る製造方法の適用対象となる半導体装置の一例を示している。
【００２２】
半導体装置Ｘ１は、第１導体１、２つの第２導体２、半導体チップ３、ワイヤ４および樹脂パッケージ５を有している。
【００２３】
第１導体１は、平面視矩形状の形態を有している。第１導体１の第１面１１は平坦面とされており、第１面１１が接続面を構成している。一方、第１導体１の第２面１２は、２つの凸部１３が設けられて凹凸状とされている。凸部１３の表面１４は平坦面とされており、この平坦面は、樹脂パッケージ５の底面５０から露出して端子面を構成している。第１導体１は、凸部１３が形成された部分以外は、厚み寸法が小さくされており、当該部分が薄肉部１５を構成している。
【００２４】
第２導体２は、直方体状の本体部２０から薄肉部２１が延出した形態とされている。この第２導体の第１面２２は、平坦面とされて接続面を構成している。第２面２３は、本体部２０が突出して凸面とされており、本体部２０の表面２４が樹脂パッケージ５の底面５０から露出して端子面を構成している。
【００２５】
半導体チップ３は、図面上に表れていないが上面および下面に電極が形成されている。この半導体チップ３は、ハンダペーストや銀ペーストなどの導電性材料を用いた実装作業により第１導体１の接続面１１上に実装されている。半導体チップ３の下面には電極が形成されていることから、導電性材料を用いて第１導体１上に半導体チップ３を実装すれば、第１導体１と半導体チップ３の下面の電極とが導通する。一方、半導体チップ３の上面の電極は、ワイヤ４を介して第２導体２の接続面２２と導通接続されている。
【００２６】
樹脂パッケージ５は、半導体チップ３およびワイヤ４を封止している。この樹脂パッケージ５の底面５０からは、上述したように端子面１４，２４が露出している。これにより、半導体装置Ｘ１が回路基板などに対して面実装可能とされている。また、第１および第２導体１，２は、薄肉部１５，２１を有しているので、この薄肉部１５，２１が樹脂パッケージ４に食い込むことによって樹脂パッケージ４と第１および第２導体１，２とが分離することが抑制されている。
【００２７】
以上の構成を有する半導体装置Ｘ１は、半導体装置製造用のフレームの製造工程、ダイボンディング工程、ワイヤボンディング工程、、フレームカット工程、樹脂パッケージング工程、およびダイシング工程（あるいはフレームカット工程）を経て製造される。なお、以下に説明する製造方法においては、上記した工程のうち、フレームの製造工程、ダイボンディング工程、ワイヤボンディング工程およびフレームカット工程が同一のフープラインにおいて行われるものとする。
【００２８】
図４に示したように、フープラインにおいては、ロール状に巻き取られたフープ状の板状導体６が、ロールＲから引き出されつつ支持台６０に沿ってピッチ送りされる。フレーム製造工程においては、板状導体６の搬送が停止した瞬間に、板状導体６に対して第１回目の打ち抜き加工、スタンピング加工、および第２回目の打ち抜き加工が施される。第１回目および第２回目の打ち抜き加工は、打ち抜き領域に対応して打ち抜き刃が形成された金型７０，７１を上方側から押し付けることにより行われる。スタンピング加工は、スタンピング領域に対応した凸部を有する金型７２を、下方側から押し付けることにより行われる。
【００２９】
第１回目の打ち抜き加工を施した場合には、たとえば図５（板状導体６を裏面側から見た状態を示してある）に示したように半導体装置Ｘ１における第１および第２導体１，２となるべき領域Ｅが複数形成される。各領域Ｅには、大小の貫通孔Ｅ１，Ｅ２が設けられている。大の貫通孔Ｅ１は、略矩形状の領域から半島部ｅ１が突出した形態とされているとともに、切欠ｅ２が形成されている。
【００３０】
スタンピング加工においては、図６（板状導体６を裏面側から見た状態を示してある）に示したように半島部ｅ１、小の貫通孔Ｅ２における半島部ｅ1側の周辺部、および切欠ｅ２の周辺部が、板状導体６の厚みの半分程度にまで圧し潰されてスタンピング部ｅ３，ｅ４が形成される。これらのスタンピング部ｅ３，ｅ４は、後において半導体装置Ｘ１の薄肉部１５，２１を構成するものである。板状導体６には大小の貫通孔Ｅ１，Ｅ２や切欠ｅ２が設けられているから、スタンピング加工を施した場合には、上記した部位Ｅ１，Ｅ２，ｅ２を利用してスタンピング領域を拡げることができる。そのため、スタンピング領域に作用する応力がスタンピング領域が拡がることによって緩和されるため、形成されたスタンピング部ｅ３，ｅ４にはさほど大きな応力が残存することもなく、歪みの発生が抑制される。
【００３１】
第２回目の打ち抜き加工においては、図７（板状導体６を裏面側から見た状態を示してある）に示したように半導体装置Ｘ１における第１および第２導体１，２となるべき第１および第２部分１Ａ，２Ａやそれらを支持するフレームＦ１，Ｆ２，Ｆ３を除いた領域が打ち抜かれる。つまり、スタンピング部ｅ３，ｅ４の周縁部を含む不要部分が除去されてフレーム６Ａが形成される。このとき、半導体装置Ｘ１の薄肉部１５，２１となるべき薄肉部ｅ３′，ｅ４′が形成される。スタンピング部ｅ３，ｅ４については、周縁部の厚みが他の部分に比べて小さくてエッジがシャープではないが、その周縁部を打ち抜き加工により除去した薄肉部ｅ３′，ｅ４′では、厚みが一様で、エッジ（端面）が平坦面とされた薄肉部１５，２１を形成することができる。薄肉部１５，２１に限らず、第１部分１Ａの他の端面および第２部分２Ａの端面についても、平坦面とすることができる。このため、半導体装置Ｘ１が製造されたときに第１および第２部分１Ａ，２Ａの端面が樹脂パッケージ５から露出する場合には、図１５（ａ）に示したようにエッチング処理により端面が非平坦面になる場合に比べれば、その部分への樹脂バリの付着が抑制され、バリ取りも容易となる。また、エッチング処理を施す場合では、図１５（ｂ）を参照して説明したようにエッチング液の周り込みにより角部が丸まってしまうが、打ち抜き加工では、金型７１の打ち抜き刃の形状に則して第１部分１Ａの形状を設定できるため、図７に良く表れているように第１部分１Ａや第２部分２Ａの角部を直角に近づけることができる。そのため、第１部分１Ａの周縁により近いところまでを半導体チップ３の実装領域とすることができ、半導体チップ３の実装領域を大きく確保できるようになる、また第２部分２Ａにおけるワイヤボンディング領域を大きく確保できるようになる。
【００３２】
ダイボンディング工程は、図４に示したように下面の電極にハンダペーストなどの導電性材料が塗布された半導体チップ３を、吸着コレット７３を用いてリードフレーム６Ａの第１部分１Ａの一面側に載置した後に、加熱炉７４においてハンダペーストなどをリフローさせることにより行われる。
【００３３】
ワイヤボンディング工程は、既存のワイヤボンダーを用いて行われる。より具体的には、ワイヤボンディング工程は、ワイヤボンダーのキャピラリ７５から突出したワイヤ４の先端部を溶融させて半導体チップ３における上面の電極に押し付けた後、キャピラリ７５からワイヤを引出しつつ第２部分２Ａの上面（図７参照）にワイヤ４を押し付けて切断することにより行われる。
【００３４】
板状導体６Ａでは、第１および第２部分１Ａ，２Ａでの歪みの発生が抑制されているために第１および第２部分１Ａ，２Ａにおけるダイボンディング部位やワイヤボンディング部位の平坦性が十分に確保されており、ダイボンディング工程およびワイヤボンディング工程を適切に行うことができる。
【００３５】
リードカット工程は、切断刃７６を有する金型を用いて行われ、これにより図８に示したように短寸のフレーム６Ｂが得られる。
【００３６】
樹脂パッケージング工程は、短寸のフレーム６Ｂに対して、上金型および下金型を用いて行われる。これらの金型は、型締め状態においてキャビティ空間を形成するものである。すなわち、樹脂パッケージング工程は、キャビティ空間内に半導体チップ３およびワイヤ４を収容した状態でキャビティ空間内に熱硬化性樹脂を注入した後に熱硬化性樹脂を熱硬化させることにより行われる。なお、樹脂パッケージング工程においては、全ての半導体チップ３を収容する１つのキャビティを形成可能な金型を用いて、全ての半導体チップ３に対して一括して樹脂封止を行ってもよいし、複数のキャビティを形成可能な金型を用いて、個々の半導体チップ３毎に個別に樹脂封止を行ってもよい。
【００３７】
ダイシング工程は、ダイヤモンドカッタなどの既存の切断手段により、フレームＦ２，Ｆ３やこれに対応する樹脂封止部分を切断することにより行うことができる。これにより、図１ないし図３に示したような個々の半導体装置Ｘ１が複数得られる。また、個々の半導体チップ３に対して個別に樹脂パッケージ３を形成する場合には、必ずしも樹脂パッケージ３を切断する必要はなく、その場合にはダイシング工程は不要となる。その代わり、フレームＦ２，Ｆ３などを切断するためのフレームカット工程が必要となる。
【００３８】
以上に説明した半導体装置Ｘ１の製造方法では、打ち抜き加工とスタンピング加工とを組み合わせた機械的加工により、図７に示したような薄肉部を有するフレーム６Ａを製造することができる。このフレーム６Ａは、ダイボンディングやワイヤボンディングと同一のフープラインにおいて製造できるため、フープラインにより半導体装置製造用フレームを製造することのできないエッチング処理に比べれば、作業性が良くて製造コスト的に有利である。また、板状導体（フープ）に対するマスクの形成・除去も不要となるため、この点からも作業性が良くて製造コスト的に有利であるといえる。
【００３９】
本願発明の半導体装置の製造方法は、図１ないし図３を参照して説明した半導体装置Ｘ１に限らず、薄肉部を有する半導体装置の全般、たとえば図９ないし図１４に例示した半導体装置Ｘ２〜Ｘ１５にも適用可能である。
【００４０】
図９に示した半導体装置Ｘ２は、第１および第２導体１，２を有し、第１導体１に薄肉部１５が形成され、第１導体１に半導体チップ３が搭載されている点において先に説明した半導体装置Ｘ１と共通している。その一方で、半導体装置Ｘ２においては、ワイヤ４に代えて、導体片を折り曲げた接続片４′によって半導体チップ３の上面の電極と第２導体２との導通接続が図られている点において異なっている。
【００４１】
図１０に示した半導体装置Ｘ３は、第１導体１と第２導体２との間を跨ぐようにして半導体チップ３が搭載されいる点において半導体装置Ｘ１と異なっている。半導体装置Ｘ３においても、図９に示した半導体装置Ｘ２と同様に、ワイヤ４に代えて導体片４′を用いて半導体チップ３と第２導体２との間の導通接続を図ったものであってもよい。
【００４２】
図１１に示した半導体装置Ｘ４は、第１導体１の全体が薄肉部１５とされ、この第１導体１の両サイドに第２導体２が配置されている。この半導体装置Ｘ４においては、第１導体１の一部が図１１に仮想線で示したように凸部とされていてもよい。もちろん、ワイヤ４に代えて図９に示した半導体装置Ｘ２のように導体片４′を用いて半導体チップ３と第２導体２との間を導通接続してもよい。
【００４３】
図１２に示した半導体装置Ｘ５は、第１および第２導体１，２の双方が薄肉部１５，２５を有するとともに、これらの導体部を繋ぐようにして半導体チップ３が搭載されている。そして、第１および第２導体１，２とはワイヤ４を介して半導体チップ３が導通接続されている。半導体装置Ｘ５においては、ワイヤ４を用いずに、半導体チップ３をフェイスダウン方式で実装し、半導体チップ３の電極と第１および第２導体１，２との間を接続したものであってもよい。
【００４４】
図１３（ａ）ないし（ｅ）に示した半導体装置Ｘ６〜Ｘ１０のように、先に説明した半導体装置Ｘ１〜Ｘ５において、第１および第２導体１，２に端部を上方側から下方に凹入させて、第１および第２導体１，２の端部に薄肉部１５′２５′を形成したものであってもよい。
【００４５】
さらに、図１４（ａ）ないし（ｅ）に示した半導体装置Ｘ１１〜Ｘ１５のように、第１および第２導体１，２の端子面１４，２３が樹脂パッケージ５の外部に延出した形態のものであっても、薄肉部を有する限りは、本願発明の技術思想を適用することができる。もちろん、端子面１４，２３の全体が樹脂パッケージ５の外部に延出しているものであってもよい。
【図面の簡単な説明】
【図１】本願発明の適用対象となる半導体装置の一例を示す全体斜視図である。
【図２】図１の半導体装置を底面側からみた全体斜視図である。
【図３】図１のIII−III線に沿う断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明するためのフープラインの一例を示す概略図である。
【図５】フープにおける第１回目の打ち抜き加工を施した部分を示す要部斜視図である。
【図６】フープにおけるスタンピング加工を施した部分を示す要部斜視図である。
【図７】フープにおける第２回目の打ち抜き加工を施した部分を示す要部斜視図である。
【図８】フープラインでの作業を終了した中間製造物を示す全体斜視図である。
【図９】本願発明の適用対象となる半導体装置の他の例を示す断面図である。
【図１０】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１１】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１２】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１３】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１４】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１５】エッチング処理によりリードフレームが製造された半導体装置の一例を示す断面図である。
【図１６】リードフレームの製造方法を説明するための要部断面図である。
【符号の説明】
Ｘ１〜Ｘ１５ 半導体装置
１ 第１導体
１１ （第１導体の）接続面
１４ （第１導体の）端子面
１５ 薄肉部
２ 第２導体
２１ 薄肉部
２２ （第２導体の）接続面
２４ （第２導体の）端子面
５ 樹脂パッケージ
５０ （樹脂パッケージの）底面
６ 板状導体
６Ａ （フープ状の）フレーム
６Ｂ （短寸の）フレーム
Ｅ２ 貫通孔
ｅ２ 切欠
ｅ３ スタンピング部
【発明の属する技術分野】
本願発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置としては、従来より図１５（ａ）に示したようなものがある。この図に示した半導体装置９は、第１および第２導体９０，９１、半導体チップ９２を有している。第１および第２導体９０，９１は、端子面９０ａ，９１ａおよび接続面９０ｂ，９１ｂを有している。第１導体９０は、端子面９０ａに対応する部分以外は、厚み寸法（図の上下方向の寸法）の小さい薄肉部９０ｃとされている。
【０００３】
半導体チップ９２は、上面および下面に電極（図示略）が形成されている。第１導体９０の接続面９０ｂ上には、下面の電極と導通するようにして半導体チップ９２が搭載されている。この半導体チップ９２の上面の電極は、ワイヤ９３を介して第２導体９１の接続面９１ｂと導通接続されている。半導体チップ９２およびワイヤ９３は、樹脂パッケージ９４により封止されており、この樹脂パッケージ９４の底面９４ａからは第１および第２導体９０，９１の端子面９０ａ，９１ａが露出している。
【０００４】
このような半導体装置９は、次のようにして製造される。まず、第１および第２導体９０，９１となるべき要素が形成された半導体装置製造用のフレームに対して、半導体チップ９２を搭載した後に、ワイヤ９３をボンディングを行う。そして、半導体チップ９２およびワイヤ９３を樹脂封止した後にダイシングを行うことにより、図１５（ａ）に示したような半導体装置９が得られる。
【０００５】
半導体装置９では、第１導体９０に薄肉部９０ｃが形成されているため、先に説明した半導体装置９の製造方法では、エッチング処理により半導体装置製造用のフレームが製造されていた。より具体的には、図１６（ａ）に示したように板状導体９５の両面にマスク９６を形成し、板状導体９５の両面からエッチング処理を施すことにより形成される。マスク９６は、エッチング処理すべき部分に対応した開口９７Ａ，９７Ｂを有している。そのため、図１６（ｂ）に示したようにエッチング液により板状導体９５の厚みの半分程度にまでエッチング処理を施せば、板状導体９５の一面側にのみ開口９７Ｂが形成されている部分については板状導体９５の厚みの半分程度の薄肉部９８とされる。一方、板状導体９５の両面側に開口９７Ａ，９７Ｂが形成された部分については貫通孔９９とされる。このようなマスク９６は、フォトリソグラフィの手法により形成することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、板状導体９５に対してマスク９６を形成し、この状態でエッチング処理を施して半導体装置製造用のフレームを製造する場合には、次の問題があった。
【０００７】
第１に、フープ状とされた板状導体については、フープラインでのマスク形成およびエッチング処理が困難であるため、たとえば短冊状の板状導体についてマスク９６を形成した後に、エッチング処理を施す必要がある。そのため、フープラインにおいて、半導体装置製造用のフレームの製造、半導体チップの実装、およびワイヤボンディングを一連に行うことができないため、作業性が悪化する。
【０００８】
第２に、半導体装置製造用のフレームの製造に当たっては、板状導体９５にマスク９６を形成する必要があるばかりか、エッチング処理後にマスク９６を除去する必要もあるため、作業性が悪く、しかもコスト高となってしまう。
【０００９】
第３に、図１５（ｂ）に示したように、エッチング処理では、第１導体９０を平面視矩形状の形態とすべく開口９７ａに直角な角部を設けたとしても、エッチング液の回り込みにより第１導体９０の角部が丸まってしまう。そのため、半導体チップ９２が平面視矩形状である場合には、第１導体９２の周縁部９２ａを半導体チップ９２の実装領域として有効に利用できないばかりか、半導体装置９の大型化を招来してしまう。
【００１０】
本願発明は、このような事情のもとに考えだされたものであって、大型化を招来することなく、作業性良く、コスト的に有利に半導体装置を製造することができる技術を提供することを課題としている。
【００１１】
【発明の開示】
本願発明では、上記した課題を解決するために次の技術的手段を講じている。
【００１３】
本願発明では、端子面および半導体チップと機械的または電気的に接続される接続面のうちの少なくとも一方を有する複数の導体を備えるとともに、上記端子面が露出または延出するようにして上記半導体チップが樹脂パッケージ内に封止された半導体装置であって、上記複数の導体を半導体装置製造用のフレームから形成し、かつ上記複数の導体のうちの少なくとも１つが薄肉部を有する半導体装置を製造する方法において、上記半導体装置製造用のフレームは、板状導体に対して第１回目の打ち抜き加工を施した後にスタンピング加工を施して相対的に厚みが小さく、かつ上記フレームつながる基端から先端の自由端まで延びるスタンピング部を形成し、その後に第２回目の打ち抜き加工を施して上記スタンピング部の不要部分を除去して上記薄肉部を形成することにより製造されることを特徴とする、半導体装置の製造方法が提供される。
【００１４】
本願発明では、打ち抜き加工とスタンピング加工とを組み合わせた機械的な加工により、薄肉部を有する半導体装置製造用のフレームが製造される。そのため、エッチング処理を施す場合のように板状導体に対してマスクを形成する必要もなく、またマスクを除去する必要もない。その結果、マスク形成および除去に伴う作業が不要となって作業性および製造コストが改善され、製造コストの低減を図ることができるようになる。
【００１５】
一方、打ち抜き加工やスタンピング加工は、フープ状の板状導体に対して施すことができる。そのため、フープラインにおいてフレームの製造、半導体チップの実装、およびワイヤボンディングなどの作業を一連に行うことができるようになり、作業性が著しく改善される。これにより、製造コストの低減を図ることができるようになる。
【００１６】
また、打ち抜き加工では、第１導体の角部を直角に近づけることができるため、たとえば半導体チップが平面視矩形状である場合には、第１導体の全体を有効に利用してそれを実装領域とすることができるため、半導体装置の大型化を抑制できるようになる。
【００１７】
好ましい実施の形態においては、上記第１回目の打ち抜き加工においては、上記第１導体となるべき領域の周りを打ち抜くとともに、上記スタンピング加工の際の上記スタンピング部の上記自由端の拡がりを許容する貫通孔を形成する。
【００１８】
スタンピング加工を施せば、スタンピング領域については応力が作用して厚みが小さくなるが、その分だけ歪みが生じやすくなる。そのため、貫通孔によりスタンピング加工の際のスタンピング領域の拡がりを許容すれば、応力が拡散されて歪みの発生が抑制される。これにより、薄肉部を有する導体の反りなどを抑制して平坦性を維持し、適切に半導体チップの実装やワイヤボンディングなどを行うことができるようになる。その結果、歩留りが向上し、製造コストの低減を図ることができるようになる。
【００１９】
本願発明は、複数の導体のうちの少なくとも１つが薄肉部を有する場合に適用可能である。したがって、たとえば複数の導体が２つである場合や３つである場合、あるいは４つ以上である場合にも適用することができ、また樹脂パッケージから露出または延出する端子面の数も２つである場合や３つである場合、あるいは４つ以上である場合にも適用できる。もちろん、半導体チップの一面にのみ複数の電極が形成されている場合や半導体チップの一面およびこれとは反対の面の双方に電極が形成されている場合にも本願発明を適用することができる。
【００２０】
本願発明のその他の利点および特徴については、以下に行う発明の実施の形態の説明から、より明らかとなるであろう。
【００２１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態について、図面を参照して具体的に説明する。図１ないし図３は、本願発明に係る製造方法の適用対象となる半導体装置の一例を示している。
【００２２】
半導体装置Ｘ１は、第１導体１、２つの第２導体２、半導体チップ３、ワイヤ４および樹脂パッケージ５を有している。
【００２３】
第１導体１は、平面視矩形状の形態を有している。第１導体１の第１面１１は平坦面とされており、第１面１１が接続面を構成している。一方、第１導体１の第２面１２は、２つの凸部１３が設けられて凹凸状とされている。凸部１３の表面１４は平坦面とされており、この平坦面は、樹脂パッケージ５の底面５０から露出して端子面を構成している。第１導体１は、凸部１３が形成された部分以外は、厚み寸法が小さくされており、当該部分が薄肉部１５を構成している。
【００２４】
第２導体２は、直方体状の本体部２０から薄肉部２１が延出した形態とされている。この第２導体の第１面２２は、平坦面とされて接続面を構成している。第２面２３は、本体部２０が突出して凸面とされており、本体部２０の表面２４が樹脂パッケージ５の底面５０から露出して端子面を構成している。
【００２５】
半導体チップ３は、図面上に表れていないが上面および下面に電極が形成されている。この半導体チップ３は、ハンダペーストや銀ペーストなどの導電性材料を用いた実装作業により第１導体１の接続面１１上に実装されている。半導体チップ３の下面には電極が形成されていることから、導電性材料を用いて第１導体１上に半導体チップ３を実装すれば、第１導体１と半導体チップ３の下面の電極とが導通する。一方、半導体チップ３の上面の電極は、ワイヤ４を介して第２導体２の接続面２２と導通接続されている。
【００２６】
樹脂パッケージ５は、半導体チップ３およびワイヤ４を封止している。この樹脂パッケージ５の底面５０からは、上述したように端子面１４，２４が露出している。これにより、半導体装置Ｘ１が回路基板などに対して面実装可能とされている。また、第１および第２導体１，２は、薄肉部１５，２１を有しているので、この薄肉部１５，２１が樹脂パッケージ４に食い込むことによって樹脂パッケージ４と第１および第２導体１，２とが分離することが抑制されている。
【００２７】
以上の構成を有する半導体装置Ｘ１は、半導体装置製造用のフレームの製造工程、ダイボンディング工程、ワイヤボンディング工程、、フレームカット工程、樹脂パッケージング工程、およびダイシング工程（あるいはフレームカット工程）を経て製造される。なお、以下に説明する製造方法においては、上記した工程のうち、フレームの製造工程、ダイボンディング工程、ワイヤボンディング工程およびフレームカット工程が同一のフープラインにおいて行われるものとする。
【００２８】
図４に示したように、フープラインにおいては、ロール状に巻き取られたフープ状の板状導体６が、ロールＲから引き出されつつ支持台６０に沿ってピッチ送りされる。フレーム製造工程においては、板状導体６の搬送が停止した瞬間に、板状導体６に対して第１回目の打ち抜き加工、スタンピング加工、および第２回目の打ち抜き加工が施される。第１回目および第２回目の打ち抜き加工は、打ち抜き領域に対応して打ち抜き刃が形成された金型７０，７１を上方側から押し付けることにより行われる。スタンピング加工は、スタンピング領域に対応した凸部を有する金型７２を、下方側から押し付けることにより行われる。
【００２９】
第１回目の打ち抜き加工を施した場合には、たとえば図５（板状導体６を裏面側から見た状態を示してある）に示したように半導体装置Ｘ１における第１および第２導体１，２となるべき領域Ｅが複数形成される。各領域Ｅには、大小の貫通孔Ｅ１，Ｅ２が設けられている。大の貫通孔Ｅ１は、略矩形状の領域から半島部ｅ１が突出した形態とされているとともに、切欠ｅ２が形成されている。
【００３０】
スタンピング加工においては、図６（板状導体６を裏面側から見た状態を示してある）に示したように半島部ｅ１、小の貫通孔Ｅ２における半島部ｅ1側の周辺部、および切欠ｅ２の周辺部が、板状導体６の厚みの半分程度にまで圧し潰されてスタンピング部ｅ３，ｅ４が形成される。これらのスタンピング部ｅ３，ｅ４は、後において半導体装置Ｘ１の薄肉部１５，２１を構成するものである。板状導体６には大小の貫通孔Ｅ１，Ｅ２や切欠ｅ２が設けられているから、スタンピング加工を施した場合には、上記した部位Ｅ１，Ｅ２，ｅ２を利用してスタンピング領域を拡げることができる。そのため、スタンピング領域に作用する応力がスタンピング領域が拡がることによって緩和されるため、形成されたスタンピング部ｅ３，ｅ４にはさほど大きな応力が残存することもなく、歪みの発生が抑制される。
【００３１】
第２回目の打ち抜き加工においては、図７（板状導体６を裏面側から見た状態を示してある）に示したように半導体装置Ｘ１における第１および第２導体１，２となるべき第１および第２部分１Ａ，２Ａやそれらを支持するフレームＦ１，Ｆ２，Ｆ３を除いた領域が打ち抜かれる。つまり、スタンピング部ｅ３，ｅ４の周縁部を含む不要部分が除去されてフレーム６Ａが形成される。このとき、半導体装置Ｘ１の薄肉部１５，２１となるべき薄肉部ｅ３′，ｅ４′が形成される。スタンピング部ｅ３，ｅ４については、周縁部の厚みが他の部分に比べて小さくてエッジがシャープではないが、その周縁部を打ち抜き加工により除去した薄肉部ｅ３′，ｅ４′では、厚みが一様で、エッジ（端面）が平坦面とされた薄肉部１５，２１を形成することができる。薄肉部１５，２１に限らず、第１部分１Ａの他の端面および第２部分２Ａの端面についても、平坦面とすることができる。このため、半導体装置Ｘ１が製造されたときに第１および第２部分１Ａ，２Ａの端面が樹脂パッケージ５から露出する場合には、図１５（ａ）に示したようにエッチング処理により端面が非平坦面になる場合に比べれば、その部分への樹脂バリの付着が抑制され、バリ取りも容易となる。また、エッチング処理を施す場合では、図１５（ｂ）を参照して説明したようにエッチング液の周り込みにより角部が丸まってしまうが、打ち抜き加工では、金型７１の打ち抜き刃の形状に則して第１部分１Ａの形状を設定できるため、図７に良く表れているように第１部分１Ａや第２部分２Ａの角部を直角に近づけることができる。そのため、第１部分１Ａの周縁により近いところまでを半導体チップ３の実装領域とすることができ、半導体チップ３の実装領域を大きく確保できるようになる、また第２部分２Ａにおけるワイヤボンディング領域を大きく確保できるようになる。
【００３２】
ダイボンディング工程は、図４に示したように下面の電極にハンダペーストなどの導電性材料が塗布された半導体チップ３を、吸着コレット７３を用いてリードフレーム６Ａの第１部分１Ａの一面側に載置した後に、加熱炉７４においてハンダペーストなどをリフローさせることにより行われる。
【００３３】
ワイヤボンディング工程は、既存のワイヤボンダーを用いて行われる。より具体的には、ワイヤボンディング工程は、ワイヤボンダーのキャピラリ７５から突出したワイヤ４の先端部を溶融させて半導体チップ３における上面の電極に押し付けた後、キャピラリ７５からワイヤを引出しつつ第２部分２Ａの上面（図７参照）にワイヤ４を押し付けて切断することにより行われる。
【００３４】
板状導体６Ａでは、第１および第２部分１Ａ，２Ａでの歪みの発生が抑制されているために第１および第２部分１Ａ，２Ａにおけるダイボンディング部位やワイヤボンディング部位の平坦性が十分に確保されており、ダイボンディング工程およびワイヤボンディング工程を適切に行うことができる。
【００３５】
リードカット工程は、切断刃７６を有する金型を用いて行われ、これにより図８に示したように短寸のフレーム６Ｂが得られる。
【００３６】
樹脂パッケージング工程は、短寸のフレーム６Ｂに対して、上金型および下金型を用いて行われる。これらの金型は、型締め状態においてキャビティ空間を形成するものである。すなわち、樹脂パッケージング工程は、キャビティ空間内に半導体チップ３およびワイヤ４を収容した状態でキャビティ空間内に熱硬化性樹脂を注入した後に熱硬化性樹脂を熱硬化させることにより行われる。なお、樹脂パッケージング工程においては、全ての半導体チップ３を収容する１つのキャビティを形成可能な金型を用いて、全ての半導体チップ３に対して一括して樹脂封止を行ってもよいし、複数のキャビティを形成可能な金型を用いて、個々の半導体チップ３毎に個別に樹脂封止を行ってもよい。
【００３７】
ダイシング工程は、ダイヤモンドカッタなどの既存の切断手段により、フレームＦ２，Ｆ３やこれに対応する樹脂封止部分を切断することにより行うことができる。これにより、図１ないし図３に示したような個々の半導体装置Ｘ１が複数得られる。また、個々の半導体チップ３に対して個別に樹脂パッケージ３を形成する場合には、必ずしも樹脂パッケージ３を切断する必要はなく、その場合にはダイシング工程は不要となる。その代わり、フレームＦ２，Ｆ３などを切断するためのフレームカット工程が必要となる。
【００３８】
以上に説明した半導体装置Ｘ１の製造方法では、打ち抜き加工とスタンピング加工とを組み合わせた機械的加工により、図７に示したような薄肉部を有するフレーム６Ａを製造することができる。このフレーム６Ａは、ダイボンディングやワイヤボンディングと同一のフープラインにおいて製造できるため、フープラインにより半導体装置製造用フレームを製造することのできないエッチング処理に比べれば、作業性が良くて製造コスト的に有利である。また、板状導体（フープ）に対するマスクの形成・除去も不要となるため、この点からも作業性が良くて製造コスト的に有利であるといえる。
【００３９】
本願発明の半導体装置の製造方法は、図１ないし図３を参照して説明した半導体装置Ｘ１に限らず、薄肉部を有する半導体装置の全般、たとえば図９ないし図１４に例示した半導体装置Ｘ２〜Ｘ１５にも適用可能である。
【００４０】
図９に示した半導体装置Ｘ２は、第１および第２導体１，２を有し、第１導体１に薄肉部１５が形成され、第１導体１に半導体チップ３が搭載されている点において先に説明した半導体装置Ｘ１と共通している。その一方で、半導体装置Ｘ２においては、ワイヤ４に代えて、導体片を折り曲げた接続片４′によって半導体チップ３の上面の電極と第２導体２との導通接続が図られている点において異なっている。
【００４１】
図１０に示した半導体装置Ｘ３は、第１導体１と第２導体２との間を跨ぐようにして半導体チップ３が搭載されいる点において半導体装置Ｘ１と異なっている。半導体装置Ｘ３においても、図９に示した半導体装置Ｘ２と同様に、ワイヤ４に代えて導体片４′を用いて半導体チップ３と第２導体２との間の導通接続を図ったものであってもよい。
【００４２】
図１１に示した半導体装置Ｘ４は、第１導体１の全体が薄肉部１５とされ、この第１導体１の両サイドに第２導体２が配置されている。この半導体装置Ｘ４においては、第１導体１の一部が図１１に仮想線で示したように凸部とされていてもよい。もちろん、ワイヤ４に代えて図９に示した半導体装置Ｘ２のように導体片４′を用いて半導体チップ３と第２導体２との間を導通接続してもよい。
【００４３】
図１２に示した半導体装置Ｘ５は、第１および第２導体１，２の双方が薄肉部１５，２５を有するとともに、これらの導体部を繋ぐようにして半導体チップ３が搭載されている。そして、第１および第２導体１，２とはワイヤ４を介して半導体チップ３が導通接続されている。半導体装置Ｘ５においては、ワイヤ４を用いずに、半導体チップ３をフェイスダウン方式で実装し、半導体チップ３の電極と第１および第２導体１，２との間を接続したものであってもよい。
【００４４】
図１３（ａ）ないし（ｅ）に示した半導体装置Ｘ６〜Ｘ１０のように、先に説明した半導体装置Ｘ１〜Ｘ５において、第１および第２導体１，２に端部を上方側から下方に凹入させて、第１および第２導体１，２の端部に薄肉部１５′２５′を形成したものであってもよい。
【００４５】
さらに、図１４（ａ）ないし（ｅ）に示した半導体装置Ｘ１１〜Ｘ１５のように、第１および第２導体１，２の端子面１４，２３が樹脂パッケージ５の外部に延出した形態のものであっても、薄肉部を有する限りは、本願発明の技術思想を適用することができる。もちろん、端子面１４，２３の全体が樹脂パッケージ５の外部に延出しているものであってもよい。
【図面の簡単な説明】
【図１】本願発明の適用対象となる半導体装置の一例を示す全体斜視図である。
【図２】図１の半導体装置を底面側からみた全体斜視図である。
【図３】図１のIII−III線に沿う断面図である。
【図４】本願発明に係る半導体装置の製造方法を説明するためのフープラインの一例を示す概略図である。
【図５】フープにおける第１回目の打ち抜き加工を施した部分を示す要部斜視図である。
【図６】フープにおけるスタンピング加工を施した部分を示す要部斜視図である。
【図７】フープにおける第２回目の打ち抜き加工を施した部分を示す要部斜視図である。
【図８】フープラインでの作業を終了した中間製造物を示す全体斜視図である。
【図９】本願発明の適用対象となる半導体装置の他の例を示す断面図である。
【図１０】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１１】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１２】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１３】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１４】本願発明の適用対象となる半導体装置のさらに他の例を示す断面図である。
【図１５】エッチング処理によりリードフレームが製造された半導体装置の一例を示す断面図である。
【図１６】リードフレームの製造方法を説明するための要部断面図である。
【符号の説明】
Ｘ１〜Ｘ１５ 半導体装置
１ 第１導体
１１ （第１導体の）接続面
１４ （第１導体の）端子面
１５ 薄肉部
２ 第２導体
２１ 薄肉部
２２ （第２導体の）接続面
２４ （第２導体の）端子面
５ 樹脂パッケージ
５０ （樹脂パッケージの）底面
６ 板状導体
６Ａ （フープ状の）フレーム
６Ｂ （短寸の）フレーム
Ｅ２ 貫通孔
ｅ２ 切欠
ｅ３ スタンピング部
Claims (22)
- リードフレームを用いて半導体装置を製造する方法であって、
上記リードフレームは、
板状導体に対して第１回目の打ち抜き加工を施して貫通孔を形成する貫通孔形成工程と、
スタンピング加工により、上記板状導体の厚みに対して相対的に厚みが小さく、上記貫通孔の内方を向く自由端を有するスタンピング部を形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記スタンピング部の一部を除去して当該スタンピング部に由来する薄肉部を形成する不要部分除去工程と、
上記薄肉部の上面ないしこれに連続する面に半導体チップを搭載する工程と、
を含んで製造されることを特徴とする、半導体装置の製造方法。 - リードフレームを用いて半導体装置を製造する方法であって、
上記リードフレームは、
板状導体に対して第１回目の打ち抜き加工を施して貫通孔を形成する貫通孔形成工程と、
半導体チップを搭載する面の反対側からのスタンピング加工により、上記貫通孔に沿って上記板状導体の厚みに対して相対的に厚みが小さいスタンピング部を形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記スタンピング部の一部を除去して当該スタンピング部に由来する薄肉部を形成する不要部分除去工程と、
上記薄肉部の上面ないしこれに連続する面に半導体チップを搭載する工程と、
を含んで製造されることを特徴とする、半導体装置の製造方法。 - リードフレームを用いて半導体装置を製造する方法であって、
上記リードフレームは、
板状導体に対して第１回目の打ち抜き加工を施して、内方に向けて突出する半島部を有する貫通孔を形成する貫通孔形成工程と、
スタンピング加工により、上記半島部に、上記板状導体の厚みに対して相対的に厚みが小さいスタンピング部を形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記スタンピング部の一部を除去して当該スタンピング部に由来する薄肉部を形成する不要部分除去工程と、
上記薄肉部の上面ないしこれに連続する面に半導体チップを搭載する工程と、
を含んで製造されることを特徴とする、半導体装置の製造方法。 - 上記スタンピング部は、上記半島部の先端方に形成される、請求項３に記載の半導体装置の製造方法。
- 上記貫通孔形成工程では、上記半島部の基端部に位置する第２の貫通孔が同時に形成される、請求項４に記載の半導体装置の製造方法。
- 上記スタンピング部は、上記半島部の先端方に形成される部分から、上記半島部の幅方向中央領域を通って上記第２の貫通孔までつながるように形成される、請求項５に記載の半導体装置の製造方法。
- 上記不要部分除去工程では、上記半島部に由来する幅方向左右一対の厚肉部と、上記スタンピング部に由来する薄肉部とが、全体として矩形半島状に形成される、請求項６に記載の半導体装置の製造方法。
- リードフレームを用いて半導体装置を製造する方法であって、
上記リードフレームは、
板状導体に対して第１回目の打ち抜き加工を施して、外方に向けて凹入する切欠を有する貫通孔を形成する貫通孔形成工程と、
スタンピング加工により、上記板状導体の厚みに対して相対的に厚みが小さく、上記切欠を埋めるスタンピング部を形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記スタンピング部の一部を除去して当該スタンピング部に由来する薄肉部を形成する不要部分除去工程と、を含んで製造され、
上記不要部分除去工程では、上記切欠の幅方向両側に位置していた部分により形成された一対の矩形厚肉部の各先端方から互いに向かい合って延びる一対の上記薄肉部が形成されることを特徴とする、半導体装置の製造方法。 - リードフレームを用いて半導体装置を製造する方法であって、
上記リードフレームは、
板状導体に対して第１回目の打ち抜き加工を施して、内方に向けて突出する半島部と、当該半島部と対向する部位において外方に向けて凹入する切欠を有する貫通孔を形成する貫通孔形成工程と、
スタンピング加工により、上記半島部の先端方に、上記板状導体の厚みに対して相対的に厚みが小さい第１のスタンピング部と、上記切欠部を埋め、上記板状導体に対して相対的に厚みが小さい第２のスタンピング部とを形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記第１のスタンピング部の一部および上記第２のスタンピング部の一部を除去して、第１および第２のスタンピング部にそれぞれ由来する薄肉部を形成する不要部分除去工程と、
を含み、
上記貫通孔形成工程では、上記半島部の基端部に位置する第２の貫通孔が同時に形成され、
上記スタンピング部は、上記半島部の先端方に形成される部分から、上記半島部の幅方向中央領域を通って上記第２の貫通孔までつながるように形成され、
上記不要部分除去工程では、上記半島部に由来する幅方向左右一対の厚肉部と、上記第１のスタンピング部に由来する第１の薄肉部とが、全体として矩形半島状の第１部分として形成されるとともに、上記切欠の幅方向両側に位置していた部分により形成された一対の矩形厚肉部の各先端方から互いに向かい合って延びる一対の第２の薄肉部とが、全体として矩形外形をもつ第２部分として形成されることを特徴とする、半導体装置の製造方法。 - 上記第１部分と上記第２部分とは、同一幅を有している、請求項９に記載の半導体装置の製造方法。
- 上記第１部分の第１面は平面であり、当該第１面と反対側の第２面は、上記左右一対の厚肉部が凸部を形成しているとともに、上記第２部分の第１面は平面であり、当該第１面と反対側の第２面は、上記一対の矩形厚肉部が凸部を形成している、請求項１０に記載の半導体装置の製造方法。
- 上記第１部分の第１面には、半導体チップが搭載され、上記第２部分の第１面には、上記半導体チップに導通するワイヤが接続される、請求項１１に記載の半導体装置の製造方法。
- 上記第１部分、上記第２部分、上記半導体チップおよび上記ワイヤが、樹脂封止されて樹脂パッケージング工程が行われる、請求項１２に記載の半導体装置の製造方法。
- 上記樹脂パッケージング工程においては、上記第１部分の第２面の凸部と、上記第２部分の第２面の凸部とが、合計４つの端子として樹脂パッケージの底面に露出させられる、請求項１３に記載の半導体装置の製造方法。
- 上記合計４つの端子が、樹脂パッケージの矩形底面の４隅に対応して位置するようにダイシングされる、請求項１４に記載の半導体装置の製造方法。
- 上記リードフレームは連続しており、当該リードフレームにより、複数の半導体装置が製造される、請求項１ないし１５のいずれかに記載の半導体装置の製造方法。
- 請求項１ないし１６のいずれかに記載の方法によって製造されたことを特徴とする、半導体装置。
- 端子面および半導体チップと機械的または電気的に接続される接続面のうちの少なくとも一方を有する複数の導体を備えるとともに、上記端子面が露出または延出するようにして上記半導体チップが樹脂パッケージ内に封止された半導体装置であって、上記複数の導体を半導体装置製造用のフレームから形成し、かつ上記複数の導体のうちの少なくとも１つが薄肉部を有する半導体装置を製造する方法において、
上記半導体装置製造用のフレームは、板状導体に対して第１回目の打ち抜き加工を施した後に半導体チップを搭載する面の反対側からスタンピング加工を施して相対的に厚みが小さく、かつ上記フレームにつながる基端から先端の自由端まで延びるスタンピング部を形成し、その後に第２回目の打ち抜き加工を施して上記スタンピング部の不要部分を除去して上記薄肉部を形成することにより製造され、
上記半導体チップは、上記薄肉部の上面ないしこれに連続する面に搭載されることを特徴とする、半導体装置の製造方法。 - 上記第１回目の打ち抜き加工においては、上記第１導体となるべき領域の周りを打ち抜くとともに、上記スタンピング加工の際の上記スタンピング部の上記自由端の拡がりを許容する貫通孔を形成する、請求項１８に記載の半導体装置の製造方法。
- 請求項１８または１９の方法によって製造される半導体装置であって、上記薄肉部を有する上記導体は、上記薄肉部が上記樹脂パッケージ中に埋設されるようにしてその一面が上記端子面として上記樹脂パッケージの底面に面一に露出していることを特徴とする、半導体装置。
- 上記樹脂パッケージの底面は矩形状であり、その底面には、４つ以下の上記端子面が面一状に露出している、請求項２０に記載の半導体装置。
- ロール状に巻き取られたフープ状の板状導体を用いて半導体装置を製造する方法であって、
上記板状導体に対して第１回目の打ち抜き加工を施して貫通孔を形成する貫通孔形成工程と、
スタンピング加工により、上記板状導体の厚みに対して相対的に厚みが小さく、上記貫通孔の内方を向く自由端を有するスタンピング部を形成するスタンピング工程と、
上記板状導体に対して第２回目の打ち抜き加工を施して少なくとも上記スタンピング部の一部を除去して当該スタンピング部に由来する薄肉部を形成する不要部分除去工程と、
上記薄肉部の上面ないしこれに連続する面に半導体チップを搭載する工程と、
を含んで製造されることを特徴とする、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260637A JP4889169B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置およびその製造方法 |
| US10/206,515 US6624007B2 (en) | 2001-07-26 | 2002-07-25 | Method of making leadframe by mechanical processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260637A JP4889169B2 (ja) | 2001-08-30 | 2001-08-30 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011038169A Division JP5410465B2 (ja) | 2011-02-24 | 2011-02-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068962A JP2003068962A (ja) | 2003-03-07 |
| JP4889169B2 true JP4889169B2 (ja) | 2012-03-07 |
Family
ID=19087810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260637A Expired - Lifetime JP4889169B2 (ja) | 2001-07-26 | 2001-08-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4889169B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3942500B2 (ja) | 2002-07-02 | 2007-07-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100700802B1 (ko) | 2005-02-15 | 2007-03-27 | 엘에스전선 주식회사 | 스탬핑을 이용한 리드프레임 제조방법 및 그 장치 |
| JP2008300587A (ja) * | 2007-05-31 | 2008-12-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100888236B1 (ko) | 2008-11-18 | 2009-03-12 | 서울반도체 주식회사 | 발광 장치 |
| TWI557933B (zh) | 2010-03-30 | 2016-11-11 | Dainippon Printing Co Ltd | A manufacturing method of a wire frame or a substrate for a light emitting diode, a semiconductor device, and a wire frame or a substrate for a light emitting diode |
| KR101890084B1 (ko) | 2010-11-02 | 2018-08-20 | 다이니폰 인사츠 가부시키가이샤 | 리드 프레임 및 반도체 장치 |
| JP2017076806A (ja) * | 2016-11-28 | 2017-04-20 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103653A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置の製造方法 |
| JP2520482B2 (ja) * | 1989-08-04 | 1996-07-31 | 株式会社三井ハイテック | 半導体装置用リ―ドフレ―ムの製造方法 |
| JPH11214601A (ja) * | 1998-01-28 | 1999-08-06 | Sanyo Electric Co Ltd | リードフレーム |
| JP3686287B2 (ja) * | 1999-07-14 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
-
2001
- 2001-08-30 JP JP2001260637A patent/JP4889169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003068962A (ja) | 2003-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4731021B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| US6611047B2 (en) | Semiconductor package with singulation crease | |
| JP3521758B2 (ja) | 半導体装置の製造方法 | |
| KR100927319B1 (ko) | 스탬핑된 리드프레임 및 그 제조 방법 | |
| JP2002076228A (ja) | 樹脂封止型半導体装置 | |
| JP2000150765A (ja) | 半導体集積回路プラスチックパッケ―ジ、およびそのパッケ―ジの製造のための超小型リ―ドフレ―ムおよび製造方法 | |
| JP2003086750A (ja) | 電子部品の製造方法 | |
| JP4522049B2 (ja) | 半導体装置 | |
| JP3896029B2 (ja) | 混成集積回路装置の製造方法 | |
| JP4889169B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002208664A (ja) | リードフレームの製造方法および半導体装置 | |
| JP4672201B2 (ja) | 半導体装置の製造方法 | |
| JP3650970B2 (ja) | 半導体装置の製造方法 | |
| JP5410465B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6624007B2 (en) | Method of making leadframe by mechanical processing | |
| JP4413054B2 (ja) | 混成集積回路装置の製造方法 | |
| JP6856199B2 (ja) | 半導体装置の製造方法 | |
| JP2005166695A (ja) | リードフレーム及び半導体装置の製造方法 | |
| JP3766312B2 (ja) | 半導体装置及びその製造方法 | |
| EP4425537A2 (en) | Hybrid multi-die qfp-qfn package | |
| JP5534559B2 (ja) | モールドパッケージの製造方法 | |
| JP7112663B2 (ja) | リードフレームおよび半導体装置の製造方法 | |
| CN118588675A (zh) | 混合多管芯qfp-qfn封装 | |
| JP4569048B2 (ja) | 面実装型半導体パッケージおよびその製造方法 | |
| JPH11177001A (ja) | カード型半導体パッケージ製造用印刷回路基板ストリップ及びこのカード型半導体パッケージの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080709 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101029 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110224 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110530 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20110617 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111213 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4889169 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |