JP2002208664A - リードフレームの製造方法および半導体装置 - Google Patents
リードフレームの製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 固定化された半導体装置サイズおよび端子サ
イズにおいて、アイランドの面積を大きく確保して、ア
イランドに搭載できるチップサイズの制約を小さくす
る。 【解決手段】 半導体チップ１と、この半導体チップ１
が表面２０に搭載されたアイランド２と、このアイラン
ド２に対峙するインナーリード３と、半導体チップ１と
インナーリード３との間を接続するワイヤ４と、半導体
チップ１およびワイヤ４を封止する樹脂パッケージ５
と、を備えた半導体装置において、アイランド２におけ
るインナーリード３に対峙する部位の裏面を表面に比べ
て厚み方向に大きく凹入させ、インナーリード３におけ
るアイランド２に対峙する部位の表面を裏面に比べて厚
み方向に大きく凹入させた。
イズにおいて、アイランドの面積を大きく確保して、ア
イランドに搭載できるチップサイズの制約を小さくす
る。 【解決手段】 半導体チップ１と、この半導体チップ１
が表面２０に搭載されたアイランド２と、このアイラン
ド２に対峙するインナーリード３と、半導体チップ１と
インナーリード３との間を接続するワイヤ４と、半導体
チップ１およびワイヤ４を封止する樹脂パッケージ５
と、を備えた半導体装置において、アイランド２におけ
るインナーリード３に対峙する部位の裏面を表面に比べ
て厚み方向に大きく凹入させ、インナーリード３におけ
るアイランド２に対峙する部位の表面を裏面に比べて厚
み方向に大きく凹入させた。
Description
【０００１】
【発明の属する技術分野】本願発明は、半導体装置およ
びこれの製造に用いるリードフレームに関する。
びこれの製造に用いるリードフレームに関する。
【０００２】
【従来の技術】半導体装置としては種々の形態のものが
あるが、たとえば面実装型として構成された半導体装置
としては図１１に示したようなものがある。この図に示
した半導体装置９は、アイランド９０に半導体チップ９
１が実装されており、この半導体チップ９１と、アイラ
ンド９０に対峙するインナーリード９２との間がワイヤ
９３を介して接続されている。そして、半導体チップ９
１、ワイヤ９３、およびアイランド９０とインナーリー
ド９２の上面９０ａ，９２ａ側に樹脂パッケージ９４が
形成されている。アイランド９０およびインナーリード
９２の下面９０ｂ，９２ｂは、樹脂パッケージ９４の底
面９４ａから露出しており、それが外部接続用の端子と
なっている。
あるが、たとえば面実装型として構成された半導体装置
としては図１１に示したようなものがある。この図に示
した半導体装置９は、アイランド９０に半導体チップ９
１が実装されており、この半導体チップ９１と、アイラ
ンド９０に対峙するインナーリード９２との間がワイヤ
９３を介して接続されている。そして、半導体チップ９
１、ワイヤ９３、およびアイランド９０とインナーリー
ド９２の上面９０ａ，９２ａ側に樹脂パッケージ９４が
形成されている。アイランド９０およびインナーリード
９２の下面９０ｂ，９２ｂは、樹脂パッケージ９４の底
面９４ａから露出しており、それが外部接続用の端子と
なっている。
【０００３】
【発明が解決しようとする課題】このような構成の半導
体装置９では、互いに対峙するアイランド９０とインナ
ーリード９２との間の放電を回避すべく、これらの間隔
Ｌ６を一定以上確保しておく必要がある。また、面実装
型として構成されたトランジスタなどの半導体装置９に
ついて言えば、半導体装置９のサイズに応じて、端子の
数や大きさが一般に定格化されている。
体装置９では、互いに対峙するアイランド９０とインナ
ーリード９２との間の放電を回避すべく、これらの間隔
Ｌ６を一定以上確保しておく必要がある。また、面実装
型として構成されたトランジスタなどの半導体装置９に
ついて言えば、半導体装置９のサイズに応じて、端子の
数や大きさが一般に定格化されている。
【０００４】そのため、半導体装置９の大きさ（たとえ
ば半導体装置９の一片長さＬ７）や樹脂パッケージ９４
の底面９４ａから露出する端子の面積（たとえば端子の
一辺長さＬ８）を定格化された通りに確保する場合に、
図１１に示したようにインナーリード９２側の部分を直
線的に貫通させれば、自ずとアイランド９０の面積（ア
イランドの一辺長さＬ９）を小さくしなければならな
い。その結果、アイランド９０に搭載される半導体チッ
プ９１のサイズ（半導体チップの一辺長さＬ１０）が制
約されてしまうといった問題が生じる。
ば半導体装置９の一片長さＬ７）や樹脂パッケージ９４
の底面９４ａから露出する端子の面積（たとえば端子の
一辺長さＬ８）を定格化された通りに確保する場合に、
図１１に示したようにインナーリード９２側の部分を直
線的に貫通させれば、自ずとアイランド９０の面積（ア
イランドの一辺長さＬ９）を小さくしなければならな
い。その結果、アイランド９０に搭載される半導体チッ
プ９１のサイズ（半導体チップの一辺長さＬ１０）が制
約されてしまうといった問題が生じる。
【０００５】本願発明は、このような事情のもとに考え
だされたものであって、固定化された半導体装置サイズ
および端子サイズにおいて、アイランドの面積を大きく
確保して、アイランドに搭載できるチップサイズの制約
を小さくすることを課題としている。
だされたものであって、固定化された半導体装置サイズ
および端子サイズにおいて、アイランドの面積を大きく
確保して、アイランドに搭載できるチップサイズの制約
を小さくすることを課題としている。
【０００６】
【発明の開示】本願発明では、上記した課題を解決すべ
く、次の技術的手段を講じている。
く、次の技術的手段を講じている。
【０００７】すなわち、本願発明の第１の側面により提
供されるリードフレームは、空間を介してアイランドと
リードとが対峙した形態を有するリードフレームを、金
属板から製造する方法であって、上記空間は、上記金属
板の一面における第１帯状領域からエッチング処理を施
すとともに、上記金属板の他面における上記第１帯状領
域の直下から偏位した第２帯状領域からエッチング処理
を施して、上記金属板を貫通させることにより形成さ
れ、上記アイランドについては、上記リードと対峙する
部位における裏面を表面に比べて厚み方向に大きく凹入
させ、上記リードについては、上記アイランドに対峙す
る部位における表面を裏面に比べて厚み方向に大きく凹
入させることを特徴としている。
供されるリードフレームは、空間を介してアイランドと
リードとが対峙した形態を有するリードフレームを、金
属板から製造する方法であって、上記空間は、上記金属
板の一面における第１帯状領域からエッチング処理を施
すとともに、上記金属板の他面における上記第１帯状領
域の直下から偏位した第２帯状領域からエッチング処理
を施して、上記金属板を貫通させることにより形成さ
れ、上記アイランドについては、上記リードと対峙する
部位における裏面を表面に比べて厚み方向に大きく凹入
させ、上記リードについては、上記アイランドに対峙す
る部位における表面を裏面に比べて厚み方向に大きく凹
入させることを特徴としている。
【０００８】また、本願発明の第２の側面においては、
半導体チップと、この半導体チップが表面に搭載された
アイランドと、このアイランドに対峙するインナーリー
ドと、このインナーリードの表面と半導体チップとの間
を接続するワイヤと、上記半導体チップおよび上記ワイ
ヤを封止する樹脂パッケージと、を備えた半導体装置で
あって、上記アイランドは、上記インナーリードと対峙
する部位における裏面が表面に比べて厚み方向に大きく
凹入し、上記インナーリードは、上記アイランドに対峙
する部位における表面が裏面に比べて厚み方向に大きく
凹入していることを特徴とする、半導体装置が提供され
る。
半導体チップと、この半導体チップが表面に搭載された
アイランドと、このアイランドに対峙するインナーリー
ドと、このインナーリードの表面と半導体チップとの間
を接続するワイヤと、上記半導体チップおよび上記ワイ
ヤを封止する樹脂パッケージと、を備えた半導体装置で
あって、上記アイランドは、上記インナーリードと対峙
する部位における裏面が表面に比べて厚み方向に大きく
凹入し、上記インナーリードは、上記アイランドに対峙
する部位における表面が裏面に比べて厚み方向に大きく
凹入していることを特徴とする、半導体装置が提供され
る。
【０００９】好ましい実施の形態においては、上記アイ
ランドおよび上記インナーリードの裏面は、上記樹脂パ
ッケージから露出している。
ランドおよび上記インナーリードの裏面は、上記樹脂パ
ッケージから露出している。
【００１０】本願発明によれば、アイランドにおけるイ
ンナーリードと対峙する端部の裏面が、表面に比べて厚
み方向に大きく凹入し、インナーリードにおけるアイラ
ンドに対峙する端部の表面が、裏面に比べて厚み方向に
大きく凹入した半導体装置が提供される。つまり、アイ
ランドおよびインナーリードの相互に対峙する端部に着
目すれば、表面側（上層）についてはアイランド側がイ
ンナーリード側にせりだすとともにインナーリード側が
アイランド側から退避した格好とされており、裏面側
（下層）についてはインナーリード側がアイランド側に
せりだすとともにアイランド側がリード側から退避した
格好とされている。
ンナーリードと対峙する端部の裏面が、表面に比べて厚
み方向に大きく凹入し、インナーリードにおけるアイラ
ンドに対峙する端部の表面が、裏面に比べて厚み方向に
大きく凹入した半導体装置が提供される。つまり、アイ
ランドおよびインナーリードの相互に対峙する端部に着
目すれば、表面側（上層）についてはアイランド側がイ
ンナーリード側にせりだすとともにインナーリード側が
アイランド側から退避した格好とされており、裏面側
（下層）についてはインナーリード側がアイランド側に
せりだすとともにアイランド側がリード側から退避した
格好とされている。
【００１１】そのため、半導体チップが搭載されるアイ
ランド表面の面積を大きく確保しつつも、外部接続用端
子となるインナーリード裏面の面積を大きく確保でき
る。したがって、本願発明では、同一サイズの半導体装
置において、外部接続用端子を定格化された通りに確保
しつつも、従来よりも大きな半導体チップをアイランド
に搭載できるようになる。その結果、アイランドに搭載
できるチップサイズの制約が小さくなる。
ランド表面の面積を大きく確保しつつも、外部接続用端
子となるインナーリード裏面の面積を大きく確保でき
る。したがって、本願発明では、同一サイズの半導体装
置において、外部接続用端子を定格化された通りに確保
しつつも、従来よりも大きな半導体チップをアイランド
に搭載できるようになる。その結果、アイランドに搭載
できるチップサイズの制約が小さくなる。
【００１２】本願発明のその他の利点および特徴につい
ては、以下に行う発明の実施の形態の説明から、より明
らかとなるであろう。
ては、以下に行う発明の実施の形態の説明から、より明
らかとなるであろう。
【００１３】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態について、図面を参照して具体的に説明する。
形態について、図面を参照して具体的に説明する。
【００１４】図１は本願発明に係る半導体装置の一例を
示す全体斜視図、図２は図１の半導体装置の底面図、図
３は図１のIII−III線に沿う断面図である。
示す全体斜視図、図２は図１の半導体装置の底面図、図
３は図１のIII−III線に沿う断面図である。
【００１５】図１ないし図３に示した半導体装置Ｘは、
外部接続用端子２２ａ，３１を４つ有する面実装型とし
て構成されたものであり、半導体チップ１、アイランド
２、２つのインナーリード３、２本のワイヤ４、および
樹脂パッケージ５を有している。
外部接続用端子２２ａ，３１を４つ有する面実装型とし
て構成されたものであり、半導体チップ１、アイランド
２、２つのインナーリード３、２本のワイヤ４、および
樹脂パッケージ５を有している。
【００１６】半導体チップ１は、トランジスタ素子など
の半導体素子であり、上面１０および下面１１のそれぞ
れに電極（図示略）が形成されている。半導体チップ１
は、下面１１側の電極がアイランド２と導通するよう
に、半導体チップ１の下面１１がアイランド２の表面２
０に対して、導電性接着剤や金属ペーストを用いて接合
されている。
の半導体素子であり、上面１０および下面１１のそれぞ
れに電極（図示略）が形成されている。半導体チップ１
は、下面１１側の電極がアイランド２と導通するよう
に、半導体チップ１の下面１１がアイランド２の表面２
０に対して、導電性接着剤や金属ペーストを用いて接合
されている。
【００１７】アイランド２は、表面２０に半導体チップ
１が搭載されるために表面２０が平坦面とされているの
に対して、裏面側２１は横並びした２つの膨出部２２が
設けられて凹凸状とされている。このような膨出部２２
は、膨出部２２を形成すべき領域以外をアイランド２を
裏面側からハーフエッチすることにより形成される。こ
のアイランド２は、空間６を介してインナーリード３と
対峙している。アイランド２におけるインナーリード３
と対峙する端部２３は、表面２０が平坦面とされている
とともに、膨出部２２に比べて肉薄とされている。つま
り、端部２３は、表面２０側（上層）がインナーリード
３側にむけてせりだし、裏面側２１（下層）がインナー
リード３から退避した格好とされている。
１が搭載されるために表面２０が平坦面とされているの
に対して、裏面側２１は横並びした２つの膨出部２２が
設けられて凹凸状とされている。このような膨出部２２
は、膨出部２２を形成すべき領域以外をアイランド２を
裏面側からハーフエッチすることにより形成される。こ
のアイランド２は、空間６を介してインナーリード３と
対峙している。アイランド２におけるインナーリード３
と対峙する端部２３は、表面２０が平坦面とされている
とともに、膨出部２２に比べて肉薄とされている。つま
り、端部２３は、表面２０側（上層）がインナーリード
３側にむけてせりだし、裏面側２１（下層）がインナー
リード３から退避した格好とされている。
【００１８】２つのインナーリード３は、底面視長矩形
状の形態とされており、図２に良く表れているように２
つの膨出部２２とともに矩形領域のコーナに配置された
格好とされている。つまり、２つのインナーリード３
は、幅方向に互いに横並びするとともに、長手方向の同
一直線上に対応するが配置されている。各インナーリー
ド３のアイランド２と対峙する端部３０は、表面側が下
方に大きく凹入して肉薄とされており、端部３０の裏面
側（下層）がアイランド２側にせりだし、表面側（上
層）がアイランド２から退避した格好とされている。
状の形態とされており、図２に良く表れているように２
つの膨出部２２とともに矩形領域のコーナに配置された
格好とされている。つまり、２つのインナーリード３
は、幅方向に互いに横並びするとともに、長手方向の同
一直線上に対応するが配置されている。各インナーリー
ド３のアイランド２と対峙する端部３０は、表面側が下
方に大きく凹入して肉薄とされており、端部３０の裏面
側（下層）がアイランド２側にせりだし、表面側（上
層）がアイランド２から退避した格好とされている。
【００１９】各ワイヤ４は、たとえば金などの金属製の
ものであり、半導体チップ１の上面１０に形成された電
極（図示略）とインナーリード３との間を接続してい
る。このようなワイヤ接続は、既存のワイヤボンダーを
用いて行うことができる。
ものであり、半導体チップ１の上面１０に形成された電
極（図示略）とインナーリード３との間を接続してい
る。このようなワイヤ接続は、既存のワイヤボンダーを
用いて行うことができる。
【００２０】樹脂パッケージ５は、たとえばエポキシ樹
脂などにより構成されており、半導体チップ１、アイラ
ンド２、各インナーリード３および各ワイヤ４を封止し
ている。この樹脂パッケージ５の底面５０からは、アイ
ランド２における各膨出部２２の裏面２２ａ、および各
インナーリード３の裏面３１がそれぞれ露出しており、
これらが外部接続用端子とされている。このような樹脂
パッケージ５は、たとえばトランスファーモールド法に
より形成することができる。
脂などにより構成されており、半導体チップ１、アイラ
ンド２、各インナーリード３および各ワイヤ４を封止し
ている。この樹脂パッケージ５の底面５０からは、アイ
ランド２における各膨出部２２の裏面２２ａ、および各
インナーリード３の裏面３１がそれぞれ露出しており、
これらが外部接続用端子とされている。このような樹脂
パッケージ５は、たとえばトランスファーモールド法に
より形成することができる。
【００２１】以上の構成を有する半導体装置Ｘでは、ア
イランド２およびイナンーリード３の相互に対峙する端
部２３，３０に着目すれば、表面側（上層）については
アイランド２側がインナーリード３側にせりだすととも
にインナーリード３側がアイランド２側から退避した格
好とされており、裏面側（下層）についてはインナーリ
ード３側がアイランド２側にせりだすとともにアイラン
ド２側がインナーリード３側から退避した格好とされて
いる。
イランド２およびイナンーリード３の相互に対峙する端
部２３，３０に着目すれば、表面側（上層）については
アイランド２側がインナーリード３側にせりだすととも
にインナーリード３側がアイランド２側から退避した格
好とされており、裏面側（下層）についてはインナーリ
ード３側がアイランド２側にせりだすとともにアイラン
ド２側がインナーリード３側から退避した格好とされて
いる。
【００２２】そのため、アイランド２とインナーリード
３との間の距離Ｌ１を一定以上確保しつつも、半導体チ
ップ１が搭載されるアイランド２の表面２０の面積（正
確には図３の距離Ｌ２）を大きく確保し、かつ外部接続
用端子となるインナーリード３の裏面３１の面積（正確
には図３の距離Ｌ３）を大きく確保できる。したがっ
て、同一サイズ（正確には図３の距離Ｌ４が同一）の半
導体装置Ｘにおいて、外部接続用端子２２ａ，３１の大
きさを定格化された通りに確保しつつも、従来よりも大
きな半導体チップ１をアイランド２に搭載できるように
なる。その結果、アイランド２に搭載できるチップサイ
ズ（正確には図３の距離Ｌ５）の制約が小さくなる。
３との間の距離Ｌ１を一定以上確保しつつも、半導体チ
ップ１が搭載されるアイランド２の表面２０の面積（正
確には図３の距離Ｌ２）を大きく確保し、かつ外部接続
用端子となるインナーリード３の裏面３１の面積（正確
には図３の距離Ｌ３）を大きく確保できる。したがっ
て、同一サイズ（正確には図３の距離Ｌ４が同一）の半
導体装置Ｘにおいて、外部接続用端子２２ａ，３１の大
きさを定格化された通りに確保しつつも、従来よりも大
きな半導体チップ１をアイランド２に搭載できるように
なる。その結果、アイランド２に搭載できるチップサイ
ズ（正確には図３の距離Ｌ５）の制約が小さくなる。
【００２３】次に、上記半導体装置Ｘの製造方法の一例
を図４ないし図１０を参照して説明する。
を図４ないし図１０を参照して説明する。
【００２４】上記半導体装置Ｘは、たとえば図４および
図５に示したリードフレーム７を用いて製造される。な
お、図４および図５にはリードフレーム７の要部を示す
平面図および底面図を示したが、これらの図においてク
ロスハッチィングを施した部分がエッチング処理を施し
ていない部分、シングルハッチィングを施した部分がハ
ーフエッチング処理を施した部分、白抜き部分は両面か
らエッチング処理を施して貫通した部分を表している。
図５に示したリードフレーム７を用いて製造される。な
お、図４および図５にはリードフレーム７の要部を示す
平面図および底面図を示したが、これらの図においてク
ロスハッチィングを施した部分がエッチング処理を施し
ていない部分、シングルハッチィングを施した部分がハ
ーフエッチング処理を施した部分、白抜き部分は両面か
らエッチング処理を施して貫通した部分を表している。
【００２５】リードフレーム７には、一対のサイドメン
バ７０Ａ，７０Ｂおよび一対のクロスメンバ７１Ａ，７
１Ｂにより規定される枠内に、アイランド２およびリー
ド３となるべき第１および第２部分７２，７３が複数形
成されている。図４および図５に示したリードフレーム
７では、一方のサイドメンバ７０Ａから他方のサイドメ
ンバ７０Ｂに向けて複数の第１部分７２が横並びして延
出し、他方のサイドメンバ７０Ｂから一方のサイドメン
バ７０Ａに向けて複数の第２部分７３が横並びして延出
している。各第１部分７２と各第２部分７３との間の領
域には、第１部分７２および第２部分７３の双方に相当
する部分を有する第３部分７４が形成されている。
バ７０Ａ，７０Ｂおよび一対のクロスメンバ７１Ａ，７
１Ｂにより規定される枠内に、アイランド２およびリー
ド３となるべき第１および第２部分７２，７３が複数形
成されている。図４および図５に示したリードフレーム
７では、一方のサイドメンバ７０Ａから他方のサイドメ
ンバ７０Ｂに向けて複数の第１部分７２が横並びして延
出し、他方のサイドメンバ７０Ｂから一方のサイドメン
バ７０Ａに向けて複数の第２部分７３が横並びして延出
している。各第１部分７２と各第２部分７３との間の領
域には、第１部分７２および第２部分７３の双方に相当
する部分を有する第３部分７４が形成されている。
【００２６】各第１部分７２は、表面７２Ａが平坦面と
されているとともに、裏面７２Ｂに一対の膨出部７２ａ
が設けられて凹凸状とされて、半導体装置Ｘのアイラン
ド２と同様な形態とされている（図１ないし図３参
照）。このような形態を有する各第１部分７２は、一方
のサイドメンバ７０Ａに対して一対の橋絡部７５Ａを介
して繋げられ、隣合う第１部分どうしは橋絡部７５Ｂを
介して繋げられ、最端に位置する第１部分７２は橋絡部
７５Ｃを介してクロスメンバ７１Ａ，７１Ｂに繋げられ
ている。これらの橋絡部７５Ａ，７５Ｂ，７５Ｃは、そ
れぞれ裏面側からハーフエッチング処理が施されて薄肉
状とされている。
されているとともに、裏面７２Ｂに一対の膨出部７２ａ
が設けられて凹凸状とされて、半導体装置Ｘのアイラン
ド２と同様な形態とされている（図１ないし図３参
照）。このような形態を有する各第１部分７２は、一方
のサイドメンバ７０Ａに対して一対の橋絡部７５Ａを介
して繋げられ、隣合う第１部分どうしは橋絡部７５Ｂを
介して繋げられ、最端に位置する第１部分７２は橋絡部
７５Ｃを介してクロスメンバ７１Ａ，７１Ｂに繋げられ
ている。これらの橋絡部７５Ａ，７５Ｂ，７５Ｃは、そ
れぞれ裏面側からハーフエッチング処理が施されて薄肉
状とされている。
【００２７】各第２部分７３は、全体としてインナーリ
ード３と同様な形態とされており（図１ないし図３参
照）、２個を一組みとして第３部分７４に対峙してい
る。各第２部分７３は、第３部分７４に対峙する端部７
３ａが表面側からハーフエッチング処理されて肉薄とさ
れており、反対側がサイドメンバ７０Ｂに対して橋絡部
７５Ｄを介して繋げられている。この橋絡部７５Ｄも、
裏面側からハーフエッチング処理が施されて薄肉状とさ
れている。
ード３と同様な形態とされており（図１ないし図３参
照）、２個を一組みとして第３部分７４に対峙してい
る。各第２部分７３は、第３部分７４に対峙する端部７
３ａが表面側からハーフエッチング処理されて肉薄とさ
れており、反対側がサイドメンバ７０Ｂに対して橋絡部
７５Ｄを介して繋げられている。この橋絡部７５Ｄも、
裏面側からハーフエッチング処理が施されて薄肉状とさ
れている。
【００２８】各第３部分７４は、裏面側からハーフエッ
チング処理された橋絡部７５Ｅを介して、第１部分７２
と第２部分７３とが繋げられた形態を有している。その
結果、第３部分７４の表面７４Ａは平坦面とされ、裏面
７４Ｂ側は４つの膨出部７４ａが形成されて凹凸状とさ
れている。このような形態を有する第３部分７４は、隣
り合うものどうしが橋絡部７５Ｆを介して相互に繋げら
れており、最端に位置するものがクロスメンバ７１Ａ，
７１Ｂに対して橋絡部７５Ｇを介して繋げられている。
チング処理された橋絡部７５Ｅを介して、第１部分７２
と第２部分７３とが繋げられた形態を有している。その
結果、第３部分７４の表面７４Ａは平坦面とされ、裏面
７４Ｂ側は４つの膨出部７４ａが形成されて凹凸状とさ
れている。このような形態を有する第３部分７４は、隣
り合うものどうしが橋絡部７５Ｆを介して相互に繋げら
れており、最端に位置するものがクロスメンバ７１Ａ，
７１Ｂに対して橋絡部７５Ｇを介して繋げられている。
【００２９】このようなリードフレーム７では、図４お
よび図５に一点鎖線で囲んだ領域が後において１個の半
導体装置Ｘを構成する領域ｘとなる。そして、図６
（ａ）〜（ｄ）に示した各過程を経て製造される。
よび図５に一点鎖線で囲んだ領域が後において１個の半
導体装置Ｘを構成する領域ｘとなる。そして、図６
（ａ）〜（ｄ）に示した各過程を経て製造される。
【００３０】リードフレーム７の製造に際しては、まず
図６（ａ）および（ｂ）に示したように、Ｃｕあるいは
Ｎｉ製などの金属板７′の表面７Ａ′および裏面７Ｂ′
のそれぞれに対してマスク８Ａ，８Ｂを形成する。これ
らのマスク８Ａ，８Ｂには、金属板７′におけるエッチ
ング処理すべき領域に対応して開口８０，８１がそれぞ
れ設けられている。マスク８Ａ，８Ｂは、たとえば金属
板７′の表面７Ａ′および裏面７Ｂ′に感光性樹脂層を
形成した後に、露光・現像処理を施して開口８０，８１
を設けることにより形成される。
図６（ａ）および（ｂ）に示したように、Ｃｕあるいは
Ｎｉ製などの金属板７′の表面７Ａ′および裏面７Ｂ′
のそれぞれに対してマスク８Ａ，８Ｂを形成する。これ
らのマスク８Ａ，８Ｂには、金属板７′におけるエッチ
ング処理すべき領域に対応して開口８０，８１がそれぞ
れ設けられている。マスク８Ａ，８Ｂは、たとえば金属
板７′の表面７Ａ′および裏面７Ｂ′に感光性樹脂層を
形成した後に、露光・現像処理を施して開口８０，８１
を設けることにより形成される。
【００３１】次いで、金属板７′の構成成分を溶解する
エッチング液中にマスク８Ａ，８Ｂを形成した金属板
７′を浸漬することにより、図６（ｃ）に示したように
開口８０，８１に対応する部位をエッチング処理する。
つまり、金属板７′おいて開口８０，８１を介して露出
する部位はハーフエッチング処理されるが、一方の開口
８０の直下に他方の開口８１が形成された部位は貫通す
る。そして、マスク８Ａ，８Ｂを除去すれば、マスク８
Ａ，８Ｂの形態に対応して、図６（ｄ）に示したよう
に、全くエッチング処理されない部位、表面７Ａ′ある
いは裏面７Ｂ′の一方側からのみハーフエッチング処理
がされた部位、および貫通した部位を有するリードフレ
ーム７が得られる。
エッチング液中にマスク８Ａ，８Ｂを形成した金属板
７′を浸漬することにより、図６（ｃ）に示したように
開口８０，８１に対応する部位をエッチング処理する。
つまり、金属板７′おいて開口８０，８１を介して露出
する部位はハーフエッチング処理されるが、一方の開口
８０の直下に他方の開口８１が形成された部位は貫通す
る。そして、マスク８Ａ，８Ｂを除去すれば、マスク８
Ａ，８Ｂの形態に対応して、図６（ｄ）に示したよう
に、全くエッチング処理されない部位、表面７Ａ′ある
いは裏面７Ｂ′の一方側からのみハーフエッチング処理
がされた部位、および貫通した部位を有するリードフレ
ーム７が得られる。
【００３２】このようにして製造されるリードフレーム
７を用いる場合には、図７ないし図１０を参照して説明
する工程を経て、個々の半導体装置Ｘが得られる。
７を用いる場合には、図７ないし図１０を参照して説明
する工程を経て、個々の半導体装置Ｘが得られる。
【００３３】まず、図７に示したように、リードフレー
ム７の第１部分７２および第３部分７４（後において半
導体装置Ｘのアイランド２となるべき部位）に半導体チ
ップ１を実装する。第１部分７２および第３部分７４に
は、予め導電性接着剤や金属ペーストが塗布されてお
り、既存のチップマウンタの吸着コレットＣにより半導
体チップ１を移送して接着剤等の塗布領域に対して半導
体チップ１を載置した後、接着剤等を固化させることに
より半導体チップ１が第１部分７２および第３部分７４
に接合される。
ム７の第１部分７２および第３部分７４（後において半
導体装置Ｘのアイランド２となるべき部位）に半導体チ
ップ１を実装する。第１部分７２および第３部分７４に
は、予め導電性接着剤や金属ペーストが塗布されてお
り、既存のチップマウンタの吸着コレットＣにより半導
体チップ１を移送して接着剤等の塗布領域に対して半導
体チップ１を載置した後、接着剤等を固化させることに
より半導体チップ１が第１部分７２および第３部分７４
に接合される。
【００３４】次いで、図８に示したように、半導体チッ
プ１の上面に形成された電極（図示略）とリードフレー
ム７の第２部分７３あるいは第３部分７４（半導体装置
のインナーリード３となるべき部位）との間をワイヤ４
を介して接続する。
プ１の上面に形成された電極（図示略）とリードフレー
ム７の第２部分７３あるいは第３部分７４（半導体装置
のインナーリード３となるべき部位）との間をワイヤ４
を介して接続する。
【００３５】ワイヤ４による接続は、既存のワイヤボン
ダを用いて行うことができ、半導体チップ１に対して行
うファーストボンディングと、第２部分７３あるいは第
３部分に対して行うセカンドボンディングとによって行
われる。ファーストボンディングは、ワイヤボンダのキ
ャピラリＫに挿通されたワイヤ４の先端部をキャピラリ
Ｋから突出させ、この部位をアーク放電や水素炎により
溶融させてから半導体チップ１の電極パッドに圧し付け
ることにより行われる。セカンドボンディグは、キャピ
ラリＫからワイヤ４を引き出しつつ、キャピラリＫを第
２あるいは第３部分７３，７４に移動させ、キャピラリ
Ｋの先端部をセカンドボンディング部位に圧し付けつつ
キャピラリＫをスライドさせてワイヤ４を切断すること
により行われる。
ダを用いて行うことができ、半導体チップ１に対して行
うファーストボンディングと、第２部分７３あるいは第
３部分に対して行うセカンドボンディングとによって行
われる。ファーストボンディングは、ワイヤボンダのキ
ャピラリＫに挿通されたワイヤ４の先端部をキャピラリ
Ｋから突出させ、この部位をアーク放電や水素炎により
溶融させてから半導体チップ１の電極パッドに圧し付け
ることにより行われる。セカンドボンディグは、キャピ
ラリＫからワイヤ４を引き出しつつ、キャピラリＫを第
２あるいは第３部分７３，７４に移動させ、キャピラリ
Ｋの先端部をセカンドボンディング部位に圧し付けつつ
キャピラリＫをスライドさせてワイヤ４を切断すること
により行われる。
【００３６】続いて、図９に示したように半導体チップ
１およびワイヤ４を樹脂により封止する。樹脂封止は、
型締め状態においてキャビティ８０を形成する上下の金
型８Ａ，８Ｂを用いて、各半導体装置形成領域ｘ（図４
および図５参照）に対して一括して行われる。具体的に
は、まず、上金型８Ａおよび下金型８Ｂを型締めし、こ
れらの金型８Ａ，８Ｂにより形成されるキャビティ８０
内に半導体チップ１およびワイヤ４を一括して収容する
とともにリードフレーム７を挟持した状態とする。次い
で、キャビティ８０内にエポキシ樹脂などの熱硬化性樹
脂を充填した後にこれを熱硬化させ、上下の金型８Ａ，
８Ｂを離型することにより樹脂パッケージ５′が形成さ
れる。
１およびワイヤ４を樹脂により封止する。樹脂封止は、
型締め状態においてキャビティ８０を形成する上下の金
型８Ａ，８Ｂを用いて、各半導体装置形成領域ｘ（図４
および図５参照）に対して一括して行われる。具体的に
は、まず、上金型８Ａおよび下金型８Ｂを型締めし、こ
れらの金型８Ａ，８Ｂにより形成されるキャビティ８０
内に半導体チップ１およびワイヤ４を一括して収容する
とともにリードフレーム７を挟持した状態とする。次い
で、キャビティ８０内にエポキシ樹脂などの熱硬化性樹
脂を充填した後にこれを熱硬化させ、上下の金型８Ａ，
８Ｂを離型することにより樹脂パッケージ５′が形成さ
れる。
【００３７】もちろん、樹脂封止は、型締め状態におい
て複数のキャビティを形成する金型を用いて、各半導体
装置形成領域ｘ毎に個別に行ってもよい。
て複数のキャビティを形成する金型を用いて、各半導体
装置形成領域ｘ毎に個別に行ってもよい。
【００３８】最後に、図１０に示したように橋絡部７５
Ａ〜７５Ｇに対応する部分を沿って（図４および図５参
照）、ダイヤモンドカッタＤＣなどを用いて切断するこ
とにより、図１ないし図３に示したような個々の半導体
装置Ｘが得られる。
Ａ〜７５Ｇに対応する部分を沿って（図４および図５参
照）、ダイヤモンドカッタＤＣなどを用いて切断するこ
とにより、図１ないし図３に示したような個々の半導体
装置Ｘが得られる。
【００３９】なお、本実施形態においては、端子を４つ
有する半導体装置Ｘを例にとって説明したが、本願発明
の技術思想は、４端子型のものに限らず、その他の半導
体装置についても適用可能である。
有する半導体装置Ｘを例にとって説明したが、本願発明
の技術思想は、４端子型のものに限らず、その他の半導
体装置についても適用可能である。
【図１】本願発明に係る半導体装置の一例を示す全体斜
視図である。
視図である。
【図２】図１の半導体装置の底面図である。
【図３】図１のIII−III線に沿う断面図である。
【図４】本願発明に係るリードフレームの一例を示す要
部平面図である。
部平面図である。
【図５】図４のリードフレームの要部底面図である。
【図６】図４および図５に示したリードフレームの製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図７】図１ないし図３に示した半導体装置の製造工程
におけるチップボンディング工程を説明するための断面
図である。
におけるチップボンディング工程を説明するための断面
図である。
【図８】図１ないし図３に示した半導体装置の製造工程
におけるワイヤボンディング工程を説明するための断面
図である。
におけるワイヤボンディング工程を説明するための断面
図である。
【図９】図１ないし図３に示した半導体装置の製造工程
における樹脂モールド工程を説明するための断面図であ
る。
における樹脂モールド工程を説明するための断面図であ
る。
【図１０】図１ないし図３に示した半導体装置の製造工
程におけるカッティング工程を説明するための断面図で
ある。
程におけるカッティング工程を説明するための断面図で
ある。
【図１１】従来の半導体装置の一例を示す断面図であ
る。
る。
Ｘ 半導体装置 １ 半導体チップ ２ アイランド ３ インナーリード ４ ワイヤ ５ 樹脂パッケージ ６ 空間（アイランドとインナーリードとの間の） ７ リードフレーム ７２ 第１部分（アイランドに相当する） ７３ 第２部分（リードに相当する）
Claims (3)
- 【請求項１】 空間を介してアイランドとリードとが対
峙した形態を有するリードフレームを、金属板から製造
する方法であって、 上記空間は、上記金属板の一面における第１帯状領域か
らエッチング処理を施すとともに、上記金属板の他面に
おける上記第１帯状領域の直下から偏位した第２帯状領
域からエッチング処理を施して、上記金属板を貫通させ
ることにより形成され、かつ、 上記アイランドについては、上記リードと対峙する部位
における裏面を表面に比べて厚み方向に大きく凹入さ
せ、上記リードについては、上記アイランドに対峙する
部位における表面を裏面に比べて厚み方向に大きく凹入
させることを特徴とする、リードフレームの製造方法。 - 【請求項２】 半導体チップと、この半導体チップが表
面に搭載されたアイランドと、このアイランドに対峙す
るインナーリードと、このインナーリードの表面と半導
体チップとの間を接続するワイヤと、上記半導体チップ
および上記ワイヤを封止する樹脂パッケージと、を備え
た半導体装置であって、 上記アイランドは、上記インナーリードと対峙する部位
における裏面が表面に比べて厚み方向に大きく凹入し、
上記インナーリードは、上記アイランドに対峙する部位
における表面が裏面に比べて厚み方向に大きく凹入して
いることを特徴とする、半導体装置。 - 【請求項３】 上記アイランドおよび上記インナーリー
ドの裏面は、上記樹脂パッケージから露出している、請
求項２に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004433A JP4574868B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
| US10/044,231 US6734536B2 (en) | 2001-01-12 | 2002-01-11 | Surface-mounting semiconductor device and method of making the same |
| US10/786,403 US6989585B2 (en) | 2001-01-12 | 2004-02-23 | Surface-mounting semiconductor device and method of making the same |
| US11/256,553 US7238549B2 (en) | 2001-01-12 | 2005-10-21 | Surface-mounting semiconductor device and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004433A JP4574868B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002208664A true JP2002208664A (ja) | 2002-07-26 |
| JP4574868B2 JP4574868B2 (ja) | 2010-11-04 |
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ID=18872625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004433A Expired - Lifetime JP4574868B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体装置 |
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|---|---|
| JP (1) | JP4574868B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037246B1 (ko) | 2004-10-18 | 2011-05-26 | 스태츠 칩팩, 엘티디. | 멀티 칩 리드 프레임 패키지 |
| JP2014064031A (ja) * | 2013-12-10 | 2014-04-10 | Dainippon Printing Co Ltd | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
| JP2014165262A (ja) * | 2013-02-22 | 2014-09-08 | Dainippon Printing Co Ltd | リードフレーム、樹脂付きリードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体 |
| WO2014148484A1 (ja) * | 2013-03-18 | 2014-09-25 | Ｓｈマテリアル株式会社 | 半導体素子搭載用リードフレーム及びその製造方法 |
| JP2014207481A (ja) * | 2014-07-18 | 2014-10-30 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
| JP2014225643A (ja) * | 2013-04-16 | 2014-12-04 | ローム株式会社 | 半導体装置 |
| TWI487103B (zh) * | 2008-08-13 | 2015-06-01 | Seiko Instr Inc | 半導體裝置及其製造方法 |
| JP2015144302A (ja) * | 2015-03-10 | 2015-08-06 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
| JP2016026398A (ja) * | 2015-10-01 | 2016-02-12 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
| US9362473B2 (en) | 2010-11-02 | 2016-06-07 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| JP2016136648A (ja) * | 2016-04-12 | 2016-07-28 | 日亜化学工業株式会社 | リードフレーム、樹脂付きリードフレーム、光半導体装置 |
| CN106067511A (zh) * | 2010-03-30 | 2016-11-02 | 大日本印刷株式会社 | 带树脂引线框、半导体装置及其制造方法 |
| JP2017076806A (ja) * | 2016-11-28 | 2017-04-20 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
| JP2019004081A (ja) * | 2017-06-16 | 2019-01-10 | 大日本印刷株式会社 | リードフレームおよび半導体装置 |
| US10381245B2 (en) | 2016-09-06 | 2019-08-13 | Ablic Inc. | Manufacturing method for semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63210284A (ja) * | 1987-02-26 | 1988-08-31 | Nippon Fuirukon Kk | エツチング方法 |
| JPH02105559A (ja) * | 1988-10-14 | 1990-04-18 | Toppan Printing Co Ltd | リードフレームおよびその製造方法 |
| JPH06232305A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | リ−ドフレ−ムの製造方法 |
| JPH07147359A (ja) * | 1993-11-25 | 1995-06-06 | Sanyo Electric Co Ltd | 表面実装型半導体装置 |
-
2001
- 2001-01-12 JP JP2001004433A patent/JP4574868B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63210284A (ja) * | 1987-02-26 | 1988-08-31 | Nippon Fuirukon Kk | エツチング方法 |
| JPH02105559A (ja) * | 1988-10-14 | 1990-04-18 | Toppan Printing Co Ltd | リードフレームおよびその製造方法 |
| JPH06232305A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | リ−ドフレ−ムの製造方法 |
| JPH07147359A (ja) * | 1993-11-25 | 1995-06-06 | Sanyo Electric Co Ltd | 表面実装型半導体装置 |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037246B1 (ko) | 2004-10-18 | 2011-05-26 | 스태츠 칩팩, 엘티디. | 멀티 칩 리드 프레임 패키지 |
| TWI487103B (zh) * | 2008-08-13 | 2015-06-01 | Seiko Instr Inc | 半導體裝置及其製造方法 |
| US9887331B2 (en) | 2010-03-30 | 2018-02-06 | Dai Nippon Printing Co., Ltd. | LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate |
| CN106067511A (zh) * | 2010-03-30 | 2016-11-02 | 大日本印刷株式会社 | 带树脂引线框、半导体装置及其制造方法 |
| CN105845816A (zh) * | 2010-11-02 | 2016-08-10 | 大日本印刷株式会社 | 附有树脂引线框及半导体装置 |
| US9412923B2 (en) | 2010-11-02 | 2016-08-09 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| US9773960B2 (en) | 2010-11-02 | 2017-09-26 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| US9899583B2 (en) | 2010-11-02 | 2018-02-20 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| US9553247B2 (en) | 2010-11-02 | 2017-01-24 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| US9362473B2 (en) | 2010-11-02 | 2016-06-07 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
| JP2014165262A (ja) * | 2013-02-22 | 2014-09-08 | Dainippon Printing Co Ltd | リードフレーム、樹脂付きリードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体 |
| WO2014148484A1 (ja) * | 2013-03-18 | 2014-09-25 | Ｓｈマテリアル株式会社 | 半導体素子搭載用リードフレーム及びその製造方法 |
| US9691689B2 (en) | 2013-03-18 | 2017-06-27 | Sh Materials Co., Ltd. | Lead frame for mounting semiconductor element and method for manufacturing the same |
| JP2014225643A (ja) * | 2013-04-16 | 2014-12-04 | ローム株式会社 | 半導体装置 |
| JP2014064031A (ja) * | 2013-12-10 | 2014-04-10 | Dainippon Printing Co Ltd | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
| JP2014207481A (ja) * | 2014-07-18 | 2014-10-30 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
| JP2015144302A (ja) * | 2015-03-10 | 2015-08-06 | 大日本印刷株式会社 | 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法 |
| JP2016026398A (ja) * | 2015-10-01 | 2016-02-12 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
| JP2016136648A (ja) * | 2016-04-12 | 2016-07-28 | 日亜化学工業株式会社 | リードフレーム、樹脂付きリードフレーム、光半導体装置 |
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