JP2022103594A - リードフレーム、リードフレームの製造方法及び半導体装置 - Google Patents

リードフレーム、リードフレームの製造方法及び半導体装置 Download PDF

Info

Publication number
JP2022103594A
JP2022103594A JP2020218326A JP2020218326A JP2022103594A JP 2022103594 A JP2022103594 A JP 2022103594A JP 2020218326 A JP2020218326 A JP 2020218326A JP 2020218326 A JP2020218326 A JP 2020218326A JP 2022103594 A JP2022103594 A JP 2022103594A
Authority
JP
Japan
Prior art keywords
region
lead frame
roughened
roughening
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020218326A
Other languages
English (en)
Other versions
JP7494107B2 (ja
Inventor
真太郎 林
Shintaro Hayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2020218326A priority Critical patent/JP7494107B2/ja
Priority to US17/644,640 priority patent/US20220208664A1/en
Priority to CN202111585482.8A priority patent/CN114695303A/zh
Publication of JP2022103594A publication Critical patent/JP2022103594A/ja
Application granted granted Critical
Publication of JP7494107B2 publication Critical patent/JP7494107B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】接着剤に含まれる溶剤成分による封止樹脂との密着性の低下の抑制、及びワイヤーボンディング障害を回避することができるリードフレーム、リードフレームの製造方法及び半導体装置を提供する。【解決手段】リードフレームは、一方の面に、半導体チップが搭載される第１領域と、前記第１領域の周囲の第２領域と、を有するリードフレームであって、前記第２領域は、粗化領域と、前記粗化領域と前記第１領域との間に設けられ、前記粗化領域よりも平坦度が高い粗化緩和領域と、を有する。【選択図】図３

Description

本開示は、リードフレーム、リードフレームの製造方法及び半導体装置に関する。
リードフレームに半導体チップを搭載し、樹脂で封止した半導体装置が知られている。このような半導体装置は、動作時の発熱により膨張や収縮が繰り返される。そこで、リードフレームと樹脂との密着性の向上のために、リードフレームの表面に粗化処理が行われている。
特開２０１７－５１４９号公報 特開２００８－１８７０４５号公報
リードフレームの表面に粗化処理が行われた場合、半導体チップのリードフレームへの固定に用いられる接着剤（ダイアタッチペースト）に含まれる溶剤成分がリードフレームの表面に濡れ広がりやすい。溶剤成分はリードフレームと樹脂との間の密着性を低下させるおそれがある。また、半導体チップを搭載する部位と連続する部位（例えば、ダイパッド上）にワイヤーボンディングを行う場合は、濡れ広がった溶剤成分がワイヤーボンディングを阻害するおそれがある。
本開示は、接着剤に含まれる溶剤成分による封止樹脂との密着性の低下の抑制、及びワイヤーボンディング障害を回避することができるリードフレーム、リードフレームの製造方法及び半導体装置を提供することを目的とする。
本開示の一形態によれば、一方の面に、半導体チップが搭載される第１領域と、前記第１領域の周囲の第２領域と、を有するリードフレームであって、前記第２領域は、粗化領域と、前記粗化領域と前記第１領域との間に設けられ、前記粗化領域よりも平坦度が高い粗化緩和領域と、を有するリードフレームが提供される。
本開示によれば、接着剤に含まれる溶剤成分による封止樹脂との密着性の低下を抑制し、且つ、ワイヤーボンディング障害を回避することができる。
第１実施形態に係るリードフレームを示す上面図である。 図１中の一部を拡大して示す図である。 第１実施形態に係るリードフレームを示す断面図である。 粗化領域及び粗化緩和領域の走査型電子顕微鏡写真の例を示す図である。 溶剤成分の濡れ広がりが抑制される様子を示す模式図である。 Ｓレシオの算出方法を示す図である。 第１実施形態に係るリードフレームの製造方法を示す図（その１）である。 第１実施形態に係るリードフレームの製造方法を示す図（その２）である。 第１実施形態に係るリードフレームの製造方法を示す図（その３）である。 第１実施形態に係るリードフレームの製造方法を示す図（その４）である。 第１実施形態に係るリードフレームの製造方法を示す図（その５）である。 第１実施形態に係るリードフレームの製造方法を示す図（その６）である。 第１実施形態に係るリードフレームの製造方法を示す図（その７）である。 粗化部の走査型電子顕微鏡写真の例を示す図である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す図（その３）である。 第２実施形態に係る半導体装置の製造方法を示す図（その４）である。 接着剤に含まれる溶剤成分の挙動を示す断面図である。 変形例に係る半導体装置を示す断面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本開示では、便宜上、リードフレームの半導体チップが搭載される側を一方の側又は上側、その反対側を他方の側又は下側とする。また、リードフレームの半導体チップが搭載される面を一方の面又は上面、その反対側の面を他方の面又は下面とする。但し、リードフレーム及び半導体装置は天地逆の状態で用いることができ、又は任意の角度で配置することができる。また、平面視とは対象物をリードフレームの一方の面の法線方向から視ることを指し、平面形状とは対象物をリードフレームの一方の面の法線方向から視た形状を指すものとする。
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態はリードフレームに関する。
［リードフレームの構造］
まず、リードフレームの構造について説明する。図１は、第１実施形態に係るリードフレームを示す上面図である。図２は、図１中の一部を拡大して示す図である。図３は、第１実施形態に係るリードフレームを示す断面図である。図３（ａ）は、図１及び図２中のIIIa-IIIa線に沿った断面図に相当し、図３（ｂ）は、図１及び図２中のIIIb-IIIb線に沿った断面図に相当し、図３（ｃ）は、図１及び図２中のIIIc-IIIc線に沿った断面図に相当する。
第１実施形態に係るリードフレーム１００は、一方の面に半導体チップが搭載され、封止樹脂により被覆されて半導体装置となるリードフレームである。リードフレーム１００においては、基部１０１の表面に部分的に粗化面１０２が形成されている。
図１～図３に示すように、リードフレーム１００は、複数の個片化領域Ｃが連結部１５を介して連結された構造を有する。連結部１５は、外枠部１５１と、ダムバー１５２と、サポートバー１５３とを有する。外枠部１５１は、各個片化領域Ｃの外側に設けられており、リードフレーム１００の外縁部に額縁状に形成された部分と、隣り合う個片化領域Ｃの間に直線状に形成された部分とを有する。ダムバー１５２は、各個片化領域Ｃ内に外枠部１５１に沿って、ダイパッド１１を囲むようにロの字状に配置されている。サポートバー１５３は、各個片化領域Ｃ内に斜めに配置されている。ダムバー１５２は樹脂により封止される樹脂封止領域Ｄの外側に配置され、サポートバー１５３の大部分は樹脂封止領域Ｄの内側に配置されている。
ダムバー１５２の四隅は、外枠部１５１の四隅に連結されている。ダムバー１５２には、複数のリード１２が設けられている。リード１２は、ダムバー１５２からダイパッド１１側に延びるインナーリード１２Ａと、ダムバー１５２からインナーリード１２Ａとは反対側に延びるアウターリード１２Ｂとを有する。サポートバー１５３は、一端が外枠部１５１に連結され、他端がダイパッド１１の四隅に連結され、ダイパッド１１を支持している。
リードフレーム１００の上面１００Ａは、半導体チップが搭載される第１領域１１０と、第１領域１１０の周囲で封止樹脂に接触する第２領域１２０とを有する。第１領域１１０は、ダイパッド１１の略中心部に設けられており、矩形状の平面形状を有する。第２領域１２０は、ダイパッド１１の第１領域１１０の周囲と、連結部１５と、リード１２とに設けられている。第２領域１２０は、上面１００Ａのうちの第１領域１１０以外の領域である。例えば、ダイパッド１１は１辺の長さが５ｍｍ～１５ｍｍ程度の平面形状を有し、第１領域１１０は１辺の長さが４ｍｍ～１３ｍｍ程度の平面形状を有する。
第２領域１２０は、粗化領域１２１と、粗化緩和領域１２２とを有する。粗化緩和領域１２２は、例えば、ロの字型の平面形状を有し、平面視で第１領域１１０の外縁に沿って第１領域１１０を包囲する。粗化領域１２１は、第２領域１２０のうちの粗化緩和領域１２２以外の部分である。従って、粗化緩和領域１２２は、粗化領域１２１と第１領域１１０との間に設けられている。例えば、平面視での粗化緩和領域１２２の幅は０．１ｍｍ～１．０ｍｍ程度である。粗化領域１２１に粗化面１０２が形成されており、粗化緩和領域１２２には粗化面１０２が形成されていない。粗化緩和領域１２２の平坦度は粗化領域１２１の平坦度よりも高く、粗化緩和領域１２２のＳレシオは粗化領域１２１のＳレシオよりも低い。例えば、粗化緩和領域１２２のＳレシオは１．０１～１．１０であり、粗化領域１２１のＳレシオは１．０５～２．２０である。図４は、粗化領域及び粗化緩和領域の走査型電子顕微鏡（scanning electron microscopy：ＳＥＭ）写真の例を示す図である。図４（ａ）は粗化領域のＳＥＭ写真の例を示し、図４（ｂ）は粗化緩和領域のＳＥＭ写真の例を示す。Ｓレシオについては後述する。なお、図４（ａ）における粗化領域は、酸化処理により形成されたものである。
個片化領域Ｃ及び連結部１５の下面１００Ｂ及び側面の平坦度は特に限定されないが、粗化領域１２１の平坦度と同程度であることが好ましい。個片化領域Ｃ及び連結部１５の下面１００Ｂ及び側面にも粗化面１０２が形成されていることが好ましい。第１領域１１０の平坦度は特に限定されないが、例えば粗化領域１２１の平坦度と同程度であることが好ましい。第１領域１１０にも粗化面１０２が形成されていることが好ましい。
サポートバー１５３が２段階に折り曲げ加工されており、ダイパッド１１の上面は、リード１２の上面よりも下側に位置する。ダイパッド１１の上面と、リード１２の上面とは略平行である。
リード１２のインナーリード１２Ａの先端の上面には、部分的にめっき膜１８が形成されている。めっき膜１８は、例えばワイヤーボンディングにより金属線が接続される部分に形成されている。めっき膜１８は、例えば、Ａｇ膜、Ａｕ膜、Ｎｉ／Ａｕ膜（Ｎｉ膜とＡｕ膜をこの順番で積膜した金属膜）、Ｎｉ／Ｐｄ／Ａｕ膜（Ｎｉ膜とＰｄ膜とＡｕ膜をこの順番で積膜した金属膜）等である。なお、めっき膜１８が形成されていなくてもよい。
詳細は後述するが、リードフレーム１００を用いて半導体装置を製造する際には、第１領域１１０にＡｇペースト等の接着剤（ダイアタッチペースト）を塗布し、接着剤の上に半導体チップを搭載する。そして、封止樹脂により半導体チップ及びリードフレーム１００を覆う。
粗化領域１２１が第１領域１１０に連続している場合、接着剤に含まれる溶剤成分が、毛細管現象により粗化領域１２１の表面に濡れ広がりやすい。溶剤成分が粗化領域１２１に濡れ広がると、封止樹脂と粗化領域１２１との間の密着性が低下する。これに対し、本実施形態では、第１領域１１０と粗化領域１２１との間に、粗化領域１２１よりも平坦度が高い粗化緩和領域１２２が設けられている。従って、溶剤成分の毛細管現象による粗化領域１２１への濡れ広がりが抑制される。このため、接着剤に含まれる溶剤成分による密着性の低下を抑制し、封止樹脂と粗化領域１２１との間に優れた密着性が得られる。
図５は、溶剤成分の濡れ広がりが抑制される様子を示す模式図である。図５では、第１領域１１０内の一部の円状の領域に接着剤としてＡｇペースト１１６が塗布されている。Ａｇペースト１１６は、粗化緩和領域１２２から離れて塗布されている。第１領域１１０の平坦度は粗化領域１２１の平坦度と同程度であり、第１領域１１０の平坦度は粗化緩和領域１２２の平坦度よりも低い。このため、Ａｇペースト１１６に含まれる溶剤成分１１７が第１領域１１０内でＡｇペースト１１６の周囲に円状に濡れ広がっている。その一方で、溶剤成分１１７は、第１領域１１０と粗化緩和領域１２２との境界を越えず、第１領域１１０内に留まっている。このように、溶剤成分１１７の粗化領域１２１への濡れ広がりが抑制される。
なお、接着剤に含まれる溶剤成分の濡れ広がりを抑制するために、疎水性を有する有機剤を粗化面の上に部分的に塗布することも考えられる。しかしながら、このような有機剤はリードフレームと封止樹脂との密着性を逆に低下させるおそれがある。また、有機剤の使用はコストの上昇に直結しやすい。また、有機剤を所望の位置に所望の量で塗布するために大きな手間がかかるおそれもある。また、有機剤は熱処理を受けた場合に変質するおそれがある。特に、１つのダイパッド１１の上に複数の半導体チップが搭載される場合には、複数回の熱処理を受けることがあり、この場合には変質しやすくなるおそれがある。
また、粗化領域１２１と粗化緩和領域１２２との間では可視光の反射率が相違するため、目視又は光学顕微鏡により容易に粗化緩和領域１２２を確認できる。これに対し、密着性が低下しない程度の量の有機剤を塗布した場合には有機剤が塗布されているか否かを確認しにくい。
なお、粗化緩和領域１２２は、第１領域１１０の周囲に連続して形成されている必要はない。例えば、粗化緩和領域１２２は、第１領域１１０の周囲に断続的に形成されていてもよい。また、リード１２の配置によっては、平面視で、第１領域１１０のいずれかの辺の近傍に粗化緩和領域１２２が設けられていなくてもよい。
ここで、Ｓレシオについて説明する。図６は、Ｓレシオの算出方法を示す図である。Ｓレシオとは、図６に示すように、平面視での面積がＳ０である領域Ｔの実表面積がＳである場合の面積Ｓ０に対する実表面積Ｓの比である。つまり、Ｓレシオは、「Ｓ／Ｓ０」で表される。
［リードフレームの製造方法］
次に、第１実施形態に係るリードフレーム１００の製造方法について説明する。図７～図１３は、第１実施形態に係るリードフレーム１００の製造方法を示す図である。図７（ａ）～図１３（ａ）は上面図であり、図７（ｂ）～図１３（ｂ）はそれぞれ図７（ａ）～図１３（ａ）中のI-I線に沿った断面図である。図８～図１３は、個片化領域Ｃの１つを示す。
まず、図７に示すように、所定形状の金属製の板材１０を準備する。板材１０は、最終的に破線で示す切断ラインに沿って切断されて個片化領域Ｃ毎に個片化される部材である。板材１０の材料としては、例えば、Ｃｕ、Ｃｕ合金、４２アロイ等を用いることができる。板材１０の厚さは、例えば、１００μｍ～２００μｍ程度とすることができる。板材１０の表面のＳレシオは、例えば全体にわたって１．００～１．０３程度である。
次に、図８に示すように、板材１０の上面に感光性のレジスト１６１を形成し、板材１０の下面に感光性のレジスト１６２を形成する。そして、レジスト１６１及び１６２を露光及び現像し、所定の位置に開口部１６１Ｘ及び１６２Ｘを形成する。開口部１６１Ｘ及び１６２Ｘは、板材１０にダイパッド１１、リード１２及びサポートバー１５３を形成するための開口部であり、互いに平面視で重複する位置に設けられる。
次に、図９に示すように、レジスト１６１及び１６２をエッチングマスクとして板材１０をエッチング（例えば、ウェットエッチング）する。エッチングにより、開口部１６１Ｘ及び１６２Ｘが平面視で重複するように形成されている部分では、板材１０が貫通する。
次に、図１０に示すように、レジスト１６１及び１６２を除去する。このようにして、板材１０に、複数の個片化領域Ｃと、連結部１５とが形成される。連結部１５は、外枠部１５１と、ダムバー１５２と、サポートバー１５３とを有する。また、外枠部１５１又はダムバー１５２の各個片化領域Ｃ側に、ダイパッド１１を囲むように複数のリード１２が形成される。リード１２は、インナーリード１２Ａと、アウターリード１２Ｂとを含む。板材１０の上面は、第１領域１１０と第２領域１２０とを含む。
次に、図１１に示すように、リード１２のインナーリード１２Ａの先端の上面に、部分的にめっき膜１８を形成する。めっき膜１８は、例えばワイヤーボンディングにより金属線が接続される部分に形成する。
次に、図１２に示すように、板材１０の表面全体に対して粗化処理を行う。この結果、板材１０の表面に粗化面１０２が形成される。板材１０の残部が基部１０１となる。粗化面１０２の表面のＳレシオは、粗化処理の種類にもよるが、例えば１．０５～２．２０である。粗化処理をめっき膜１８の形成前に行ってもよい。粗化処理としては、例えば酸化処理、マイクロエッチング処理、粗化Ｃｕめっき処理又は粗化Ｎｉめっき処理を行う。
酸化処理では、Ｃｕ又はＣｕ合金からなる板材１０を黒化処理液中で陽極酸化することにより、その表面に水酸化物を含み、針状結晶を有する酸化銅の皮膜を形成する。つまり、板材１０のＣｕを陽極酸化する。酸化処理により形成される粗化面１０２のＳレシオは、例えば１．０５～１．５０となる。
マイクロエッチング処理では、インヒビターが添加され、硫酸及び過酸化水素を含むエッチング液を用いてＣｕ又はＣｕ合金からなる板材１０の表面をエッチングする。このエッチングでは、インヒビターが板材１０の表面に吸着し、表面の溶解速度に差が生じる。このため、溶解が優先的に進む部分が窪み、溶解が遅れた部分が凸となる。マイクロエッチング処理により形成される粗化面１０２のＳレシオは、例えば１．０５～１．５０となる。
粗化Ｃｕめっき処理では、硫酸銅系のめっき液を用いて板材１０の表面に陰極電解によるめっき処理を行う際に、高電流密度領域の粗大な結晶を局所的に析出させる。粗化Ｃｕめっき処理により形成される粗化面１０２のＳレシオは、例えば１．２０～２．２０となる。
粗化Ｎｉめっき処理では、陰極電解によりＮｉめっき、Ｐｄめっき、Ａｕめっきを順次行い、Ｎｉめっきの際に臭化Ｎｉ等のハロゲンを含む酸性めっき浴を使用する。ハロゲンを含む酸性めっき浴を使用することで、ハロゲンを含まない酸性めっき浴に比較し、結晶粒の大きなＮｉが得られる。粗化Ｎｉめっき処理により形成される粗化面１０２のＳレシオは、例えば１．２０～１．８０となる。
図１４は、粗化部のＳＥＭ写真の例を示す図である。図１４（ａ）は粗化処理が施されていないＣｕ素材のＳＥＭ写真を示す。図１４（ｂ）はマイクロエッチング処理により得られる粗化部のＳＥＭ写真の例を示す。図１４（ｃ）は酸化処理により得られる粗化部のＳＥＭ写真の例を示す。図１４（ｄ）は粗化Ｃｕめっき処理により得られる粗化部のＳＥＭ写真の例を示す。図１４（ｅ）は粗化Ｎｉめっき処理により得られる粗化部のＳＥＭ写真の例を示す。なお、図１４（ｅ）に示す試料では、粗化Ｎｉめっき処理を施した後に、Ｐｄめっき処理及びＡｕめっき処理を施しているが、Ｐｄめっき及びＡｕめっきの厚さは０．００５μｍ～０．０５μｍ程度と極めて薄い。このため、Ｐｄめっき及びＡｕめっきは、粗化Ｎｉめっきの粗化面に沿って形成されており、粗化面の粗度は粗化Ｎｉめっきの表面の粗度と同等の値となる。
粗化処理の後、図１３に示すように、金型（図示せず）を用いて、サポートバー１５３の折り曲げ加工を行うとともに、第２領域１２０の一部を押圧して粗化を緩和する粗化緩和加工とを行う。この結果、金型により押圧された部分の粗化面１０２が潰され、押圧された部分の平坦度が、押圧されていない部分の平坦度よりも高くなり、第２領域１２０に粗化緩和領域１２２が形成される。第２領域１２０の押圧されていない部分が粗化領域１２１となる。粗化面１０２は、例えば１μｍ～２μｍ程度の深さで潰す。粗化緩和領域１２２のＳレシオは、例えば１．０１～１．１０とする。粗化面１０２を潰す加工はコイニング加工とよばれることがある。
このようにして、第１実施形態に係るリードフレーム１００を製造することができる。
なお、サポートバー１５３の折り曲げ加工と、第２領域１２０の粗化緩和加工とを同時に行う必要はなく、第２領域１２０の粗化緩和加工をサポートバー１５３の折り曲げ加工より先に行ってもよく、サポートバー１５３の折り曲げ加工を第２領域１２０の粗化緩和加工より先に行ってもよい。
また、サポートバー１５３の折り曲げ加工を行わずに、ダイパッド１１の上面とリード１２の上面とが同一平面にあるようにしてもよい。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、第１実施形態に係るリードフレーム１００を用いて製造された半導体装置に関する。
［半導体装置の構造］
まず、半導体装置の構造について説明する。図１５は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００は、図１５に示すように、大略すると、リードフレーム２０１と、半導体チップ２０と、金属線３０（ボンディングワイヤ）と、樹脂部４０（封止樹脂）とを有する。
リードフレーム２０１は、リードフレーム１００の個片化領域Ｃの内側の部分であり、半導体チップ２０が搭載されるダイパッド１１（チップ搭載部）と、複数のリード１２（端子部）と、サポートバー１５３とを備えている。リード１２はダイパッド１１と電気的に独立しており、平面視において、ダイパッド１１の周囲に所定のピッチで複数個設けられている。但し、リード１２は必ずしもダイパッド１１の周囲４方向に設けなくてもよく、例えば、ダイパッド１１の両側のみに設けてもよい。リード１２の幅は、例えば、０．２ｍｍ程度とすることができる。リード１２のピッチは、例えば、０．４ｍｍ程度とすることができる。
半導体チップ２０は、ダイパッド１１上にフェイスアップ状態で搭載されている。半導体チップ２０は、例えば、Ａｇペースト等の接着剤１７を介してダイパッド１１上に搭載（ダイボンディング）することができる。半導体チップ２０の上面側に形成された各電極端子は、金線や銅線等である金属線３０を介して、リード１２の上面に形成されためっき膜１８と電気的に接続（ワイヤーボンディング）されている。
樹脂部４０は、樹脂封止領域Ｄに設けられて、リードフレーム２０１、半導体チップ２０及び金属線３０を封止している。各リード１２のアウターリード１２Ｂ（図２参照）は樹脂部４０から突出している。すなわち、樹脂部４０は、リード１２のアウターリード１２Ｂを露出するように半導体チップ２０等を封止している。リード１２のアウターリード１２Ｂは、外部接続端子となる。リード１２の樹脂部４０から突出するアウターリード１２Ｂは、例えば２段階に折り曲げ加工されている。各リード１２のインナーリード１２Ａ（図２参照）は樹脂部４０に被覆されている。樹脂部４０としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。
なお、半導体装置の樹脂部内（樹脂部とリードフレームとの界面）に水分が侵入すると、半導体装置を実装基板へ実装する際のリフロー工程等で、樹脂部内の水分が急激に膨張及び気化し、樹脂部にクラック等が発生するおそれがある。このようなクラック等が発生すると、半導体装置は破壊される。
これに対し、第２実施形態に係る半導体装置２００では、リードフレーム２０１がリードフレーム１００から形成されており、リードフレーム２０１は、樹脂部４０との密着性に優れた粗化領域１２１を備える。従って、上記の水分の侵入を抑制し、半導体装置２００の破壊を抑制することができる。
［半導体装置の製造方法］
次に、第２実施形態に係る半導体装置２００について説明する。図１６～図１９は、第２実施形態に係る半導体装置２００の製造方法を示す図である。図１６（ａ）～図１９（ａ）は上面図であり、図１６（ｂ）～図１９（ｂ）はそれぞれ図１６（ａ）～図１９（ａ）中のI-I線に沿った断面図である。
まず、図１６に示すように、各個片化領域Ｃのダイパッド１１の第１領域１１０に接着剤１７を塗布し、接着剤１７の上に半導体チップ２０をフェイスアップ状態で搭載し、加熱により接着剤１７を硬化させる。これにより、半導体チップ２０がダイパッド１１に固定される。例えば、接着剤１７としては、エポキシ系樹脂やポリイミド系樹脂等の樹脂を含むものが使用される。または、これら樹脂中に銀や銅等の導電性フィラーを含有させた接着剤１７が用いられる。
ここで、接着剤１７に含まれる溶剤成分の挙動について説明する。図２０は、接着剤１７に含まれる溶剤成分の挙動を示す断面図である。第１領域１１０が粗化面となっているため、図２０に示すように、接着剤１７に含まれる溶剤成分１９は毛細管現象により第１領域１１０内で濡れ広がる。ただし、第２領域１２０には、平面視で第１領域１１０の外縁に沿って第１領域１１０を包囲するようにして粗化緩和領域１２２が形成されている。このため、溶剤成分１９は、粗化緩和領域１２２内まで濡れ広がらず、第１領域１１０内に留まる。従って、溶剤成分１９の粗化領域１２１への濡れ広がりが抑制される。
半導体チップ２０の固定の後、図１７に示すように、半導体チップ２０の上面側に形成された電極端子を、金属線３０を介して、リード１２の上面に形成されためっき膜１８と電気的に接続する。金属線３０は、例えば、ワイヤーボンディングにより、半導体チップ２０の電極端子及びめっき膜１８と接続できる。
次に、図１８に示すように、リードフレーム１００、半導体チップ２０及び金属線３０を封止する樹脂部４０を樹脂封止領域Ｄに形成する。樹脂部４０としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。樹脂部４０は、例えば、トランスファーモールド法やコンプレッションモールド法等により形成できる。
次に、図１９に示すように、ダムバー１５２のリード１２の間の部分と、ダムバー１５２のリード１２とサポートバー１５３との間の部分とを除去する。更に、アウターリード１２Ｂと外枠部１５１との接続部分と、サポートバー１５３と外枠部１５１との接続部分を切断し、個片化領域Ｃ毎に個片化する。個片化された構造体毎に、リードフレーム１００からリードフレーム２０１が得られる。その後、リード１２の樹脂部４０から突出している部分の折り曲げ加工を行うことにより、複数の半導体装置２００が完成する（図１５参照）。
（第２実施形態の変形例）
次に、第２実施形態の変形例について説明する。図２１は、第２実施形態の変形例に係る半導体装置を示す断面図である。
第２実施形態の変形例に係る半導体装置２００Ａでは、図２１に示すように、ダイパッド１１にワイヤーボンディング部が設けられ、このワイヤーボンディング部にめっき膜１８Ａが形成されている。めっき膜１８Ａは、めっき膜１８と同時に形成することができる。更に、めっき膜１８Ａと、半導体チップ２０の上面側に形成されたグランド端子として用いられる電極端子とを電気的に接続する金属線３０Ａが設けられている。
半導体装置２００Ａでは、例えば、ダイパッド１１をグランド導体として用い、半導体チップ２０のグランド端子とダイパッド１１とを金属線３０Ａで接続することができる。
なお、本開示のリードフレームが用いられるパッケージの形態は特に限定されない。本開示のリードフレームは、例えば、ＱＦＰ（Quad Flat Package：）、ＱＦＮ（Quad Flat Non-leaded package）等の各種パッケージに用いることができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
１００、２０１：リードフレーム
１０：板材
１１：ダイパッド
１２：リード
１７：接着剤
１９：溶剤成分
２０：半導体チップ
４０：樹脂部
１００Ａ：上面
１００Ｂ：下面
１０１：基部
１０２：粗化面
１１０：第１領域
１１６：Ａｇペースト
１１７：溶剤成分
１２０：第２領域
１２１：粗化領域
１２２：粗化緩和領域
２００、２００Ａ：半導体装置

Claims (10)

  1. 一方の面に、半導体チップが搭載される第１領域と、前記第１領域の周囲の第２領域と、を有するリードフレームであって、
    前記第２領域は、
    粗化領域と、
    前記粗化領域と前記第１領域との間に設けられ、前記粗化領域よりも平坦度が高い粗化緩和領域と、
    を有することを特徴とするリードフレーム。
  2. 前記第１領域が、粗化領域を有することを特徴とする請求項１に記載のリードフレーム。
  3. 前記一方の面とは反対側の他方の面が、粗化領域を有することを特徴とする請求項１又は２に記載のリードフレーム。
  4. 前記粗化領域のＳレシオは１．０５～２．２０であり、
    前記粗化緩和領域のＳレシオは１．０１～１．１０であることを特徴とする請求項１乃至３のいずれか１項に記載のリードフレーム。
  5. 前記リードフレームがダイパッドを有し、
    前記ダイパッドの一方の面に、前記第１領域と前記第２領域とが設けられていることを特徴とする請求項１乃至４のいずれか１項に記載のリードフレーム。
  6. 一方の面に、半導体チップが搭載される第１領域と、前記第１領域の周囲の第２領域と、を有するリードフレームの製造方法であって、
    リードフレームの基材の少なくとも前記一方の面に粗化面を形成する工程と、
    前記第２領域の一部の粗化面を潰して、前記粗化面を備えた粗化領域と、前記粗化領域と前記第１領域との間に設けられ、前記粗化領域よりも平坦度が高い粗化緩和領域と、を形成する工程と、
    を有することを特徴とするリードフレームの製造方法。
  7. 前記粗化面を形成する工程において、前記粗化面を、前記第１領域にも形成することを特徴とする請求項６に記載のリードフレームの製造方法。
  8. 前記粗化面を形成する工程において、前記粗化面を、前記一方の面とは反対側の他方の面にも形成することを特徴とする請求項６又は７に記載のリードフレームの製造方法。
  9. 前記粗化面のＳレシオは１．０５～２．２０とし、
    前記粗化緩和領域のＳレシオは１．０１～１．１０とすることを特徴とする請求項６乃至８のいずれか１項に記載のリードフレームの製造方法。
  10. 請求項１乃至５のいずれか１項に記載のリードフレームと、
    前記第１領域の上に接着剤を用いて搭載された半導体チップと、
    前記第２領域に接触し、前記半導体チップを封止する封止樹脂と、
    を有することを特徴とする半導体装置。
JP2020218326A 2020-12-28 2020-12-28 リードフレーム、リードフレームの製造方法及び半導体装置 Active JP7494107B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020218326A JP7494107B2 (ja) 2020-12-28 2020-12-28 リードフレーム、リードフレームの製造方法及び半導体装置
US17/644,640 US20220208664A1 (en) 2020-12-28 2021-12-16 Lead frame, method of making lead frame, and semiconductor device
CN202111585482.8A CN114695303A (zh) 2020-12-28 2021-12-22 引线框架、引线框架的制造方法以及半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020218326A JP7494107B2 (ja) 2020-12-28 2020-12-28 リードフレーム、リードフレームの製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2022103594A true JP2022103594A (ja) 2022-07-08
JP7494107B2 JP7494107B2 (ja) 2024-06-03

Family

ID=82119597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020218326A Active JP7494107B2 (ja) 2020-12-28 2020-12-28 リードフレーム、リードフレームの製造方法及び半導体装置

Country Status (3)

Country Link
US (1) US20220208664A1 (ja)
JP (1) JP7494107B2 (ja)
CN (1) CN114695303A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7413626B1 (ja) 2023-05-02 2024-01-16 長華科技股▲ふん▼有限公司 リードフレーム及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3895570B2 (ja) 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
WO2007061112A1 (ja) * 2005-11-28 2007-05-31 Dai Nippon Printing Co., Ltd. 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
JP2011082413A (ja) 2009-10-09 2011-04-21 Asmo Co Ltd 樹脂封止型半導体装置及び樹脂封止半導体装置の製造方法
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP6362111B2 (ja) 2014-12-01 2018-07-25 大口マテリアル株式会社 リードフレームの製造方法
JP2017055044A (ja) 2015-09-11 2017-03-16 古河電気工業株式会社 リードフレーム
JP6650723B2 (ja) 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP2019040994A (ja) 2017-08-25 2019-03-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6736719B1 (ja) * 2019-03-28 2020-08-05 大口マテリアル株式会社 半導体素子搭載用部品、リードフレーム及び半導体素子搭載用基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7413626B1 (ja) 2023-05-02 2024-01-16 長華科技股▲ふん▼有限公司 リードフレーム及びその製造方法

Also Published As

Publication number Publication date
US20220208664A1 (en) 2022-06-30
CN114695303A (zh) 2022-07-01
JP7494107B2 (ja) 2024-06-03

Similar Documents

Publication Publication Date Title
US7993967B2 (en) Semiconductor package fabrication method
US6201292B1 (en) Resin-sealed semiconductor device, circuit member used therefor
JP2005057067A (ja) 半導体装置およびその製造方法
US8981575B2 (en) Semiconductor package structure
US8975734B2 (en) Semiconductor package without chip carrier and fabrication method thereof
JP4091050B2 (ja) 半導体装置の製造方法
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
KR20070046804A (ko) 반도체장치
KR20020076017A (ko) 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP2014154785A (ja) 樹脂封止型半導体装置およびその製造方法
JP7089388B2 (ja) 半導体装置および半導体装置の製造方法
JP3046024B1 (ja) リ―ドフレ―ムおよびそれを用いた樹脂封止型半導体装置の製造方法
US7851902B2 (en) Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
JP7193284B2 (ja) リードフレーム及びリードフレームの製造方法
JP6927634B2 (ja) 半導体素子搭載用基板及びその製造方法
US20220208664A1 (en) Lead frame, method of making lead frame, and semiconductor device
TWI462192B (zh) 半導體封裝件及其製法
US8471383B2 (en) Semiconductor package and fabrication method thereof
JP2004247613A (ja) 半導体装置およびその製造方法
JP2000114426A (ja) 片面樹脂封止型半導体装置
TWI387080B (zh) 四方扁平無引腳之半導體封裝結構及封裝方法
JP4357728B2 (ja) 樹脂封止型半導体装置
JP2006269719A (ja) 電子装置
JP2017108191A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240522

R150 Certificate of patent or registration of utility model

Ref document number: 7494107

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150