JP2008112961A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】配線基板との接続信頼性を向上させることができる、半導体装置の製造方法および半導体装置を提供すること。
【解決手段】半導体装置の製造において、ダイシングライン１６に沿って、封止樹脂１５によって封止されたリードフレーム１１のフレーム部１３に対し、フレーム部１３の下面１３２側から、ダイシングソー１７により所定幅の溝１８を形成する。次いで、溝１８の底面１８１および側面１８３と、ダイパッド３の下面３２と、リード１４の下面１４２とにめっき層１９を形成する。次いで、ダイシングライン１６に沿って、溝１８の幅よりも狭い幅のダイシングソー２０を用いて、フレーム部１３および封止樹脂１５を貫通して除去する。これにより、リード４の本体部８の内側端面８３２に、リードめっき層１０が形成された、半導体装置１の個片を得る。
【選択図】図６Ｄ
【解決手段】半導体装置の製造において、ダイシングライン１６に沿って、封止樹脂１５によって封止されたリードフレーム１１のフレーム部１３に対し、フレーム部１３の下面１３２側から、ダイシングソー１７により所定幅の溝１８を形成する。次いで、溝１８の底面１８１および側面１８３と、ダイパッド３の下面３２と、リード１４の下面１４２とにめっき層１９を形成する。次いで、ダイシングライン１６に沿って、溝１８の幅よりも狭い幅のダイシングソー２０を用いて、フレーム部１３および封止樹脂１５を貫通して除去する。これにより、リード４の本体部８の内側端面８３２に、リードめっき層１０が形成された、半導体装置１の個片を得る。
【選択図】図６Ｄ
Description
この発明は、半導体装置の製造方法および半導体装置、詳しくは、表面実装型の半導体装置製造方法およびその半導体装置に関する。
近年、半導体装置を配線基板上に高密度に実装するために、配線基板上への表面実装を可能とした表面実装型パッケージが多用されている。この表面実装型パッケージとしては、たとえば、ＭＡＰ（Mold Array Package）タイプのＳＯＮ（Small Outlined Non-leaded Package）やＱＦＮ（Quad Flat Non-leaded Package）が知られている。
図１２Ａ〜１２Ｅは、従来のＭＡＰタイプのＳＯＮが適用された、半導体装置の製造方法を示す図解的な断面図である。図１３は、図１２Ａ〜１２Ｅで示す製造方法により製造された半導体装置の実装状態を示す図解的な断面図である。
図１２Ａ〜１２Ｅは、従来のＭＡＰタイプのＳＯＮが適用された、半導体装置の製造方法を示す図解的な断面図である。図１３は、図１２Ａ〜１２Ｅで示す製造方法により製造された半導体装置の実装状態を示す図解的な断面図である。
ＭＡＰタイプのＳＯＮに使用されるリードフレーム１０１は、たとえば、銅板に対して精密プレス加工やエッチング加工を施すことによって形成される。このリードフレーム１０１は、複数の半導体装置にそれぞれ対応する単位領域１０２が格子状に連設された構成を有している。１個の半導体装置に対応した単位領域１０２は、図１２Ａに示すように、たとえば、所定方向に間隔を隔てて設けられ、半導体チップを支持するための矩形状のダイパッド１０３と、このダイパッド１０３を取り囲むフレーム部１０４と、ダイパッド１０３に対してダイパッド１０３の上記所定方向の両側に、その所定方向と直交する方向にほぼ等間隔を空けて配置された複数本のリード１０５とを備えている。
ダイパッド１０３は、リード１０５の上面１０５ａに対して上方に配置されるようにアップセットした状態で、図示しない連結部を介してフレーム部１０４に結合されている。フレーム部１０４は、互いに隣接する各単位領域１０２によって共有されている。また、各リード１０５は、その基端部がフレーム部１０４と一体的に形成され、その遊端部がフレーム部１０４の内側に向けて延びる長尺形状に形成されている。
半導体装置の製造に際しては、図１２Ｂに示すように、まず、各ダイパッド１０３上に半導体チップ１０６がダイボンディングされる。次いで、各半導体チップ１０６に形成されている端子とリード１０５の上面１０５ａとがボンディングワイヤ１０７で接続される。その後、半導体チップ１０６が実装されたリードフレーム１０１が封止用の金型に入れられ、リード１０５の下面１０５ｂおよびフレーム部１０４の下面１０４ｂが露出するように、それらが、封止樹脂１０８によって一括して封止される。
つづいて、図１２Ｃに示すように、リード１０５の下面１０５ｂおよびフレーム部１０４の下面１０４ｂに、半田などを用いためっきによりめっき層１０９が形成される。
その後、図１２Ｄに示すように、リードフレーム１０１の下面側から、ダイシングソー１１０を用い、ダイシングライン１１１に沿ってリードフレーム１０１および封止樹脂１０８が切断される。この切断によって、図１２Ｅに示すように、各半導体装置１１２の個片が得られる。
その後、図１２Ｄに示すように、リードフレーム１０１の下面側から、ダイシングソー１１０を用い、ダイシングライン１１１に沿ってリードフレーム１０１および封止樹脂１０８が切断される。この切断によって、図１２Ｅに示すように、各半導体装置１１２の個片が得られる。
図１３を参照して、半導体装置１１２において、リード１０５の上面１０５ａは、封止樹脂１０８内で、ボンディングワイヤ１０７を介して半導体チップと電気接続されるインナーリードとして機能する。一方、めっき層１０９が形成されたリード１０５の下面１０５ｂは、封止樹脂１０８の下面１０８ｂから露出し、配線基板１１３上のランド（配線パターン）１１４に半田接合されるアウターリードとして機能する。ランド１１４上には、クリーム半田１１５が塗られており、リード１０５の下面１０５ｂを、クリーム半田１１５を介してランド１１４に接合することによって、半導体装置の配線基板１１３への表面実装が達成される。
特開２００１−２５７３０４号公報
ところが、クリーム半田１１５の、銅に対する濡れ性は、めっき層１０９を形成する金属に対する濡れ性に比べて低いので、銅が剥き出しになったリード１０５の端面１０５ｃ（ダイシングライン１１１に沿った切断面）には、クリーム半田１１５が濡れにくくなる。そのため、従来の半導体装置１１２は、配線基板１１３に対する実装強度が低く、接続信頼性が低いという問題を有している。
そこで、本発明の目的は、配線基板との接続信頼性を向上させることができる半導体装置およびその製造方法を提供することにある。
上記目的を達成するために、請求項１記載の発明は、所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置されるリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、前記ボンディング工程の後、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、前記複数のダイパッドの各間において前記所定方向と直交する方向に延びるダイシングラインに沿って、前記リード構成部材の前記一方面側から所定幅の溝部を形成し、前記リード構成部材の一部を前記封止樹脂とともに除去する溝部形成工程と、半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝部の内面にリードめっき層を形成するめっき工程と、前記ダイシングラインに沿って、前記所定幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法である。
この方法によれば、まず、リードフレームのダイパッドの一方面と反対側の他方面上に半導体チップがダイボンディングされた後、半導体チップとリード構成部材とが電気的に接続される。次いで、ダイパッドの一方面およびリード構成部材の一方面が露出するように、リードフレームおよび半導体チップが封止樹脂により封止される。その後、複数のダイパッドの各間において、ダイパッドの整列方向と直交する方向に延びるダイシングラインに沿って、リード構成部材の一方面側から所定幅の溝部が形成されて、リード構成部材の一部が、封止樹脂とともに除去される。次いで、リード構成部材の一方面および溝部の内面に、半田濡れ性を有する金属材料を用いためっきにより、リードめっき層が形成される。そして、ダイシングラインに沿って、溝部の所定幅よりも狭い幅で、リード構成部材および封止樹脂が貫通して除去される。
これにより、リード構成部材の貫通除去の際に、溝部の内面、より具体的には、溝部の内側面に形成されたリードめっき層が剥がされることを防止することができる。そのため、このような工程を経て、半導体装置の個片を製造すれば、封止樹脂から露出するリードの端面の一部に、半田濡れ性を有するリードめっき層を残すことができる。
その結果、半導体装置を配線基板に実装したとき、リードの下面のみならず、リードの端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と当該端面とを良好に密着させることができる。すなわち、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。
その結果、半導体装置を配線基板に実装したとき、リードの下面のみならず、リードの端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と当該端面とを良好に密着させることができる。すなわち、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リードの端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。
また、ダイパッドの一方面が、リード構成部材の一方面と同一平面上に形成されているので、リードフレームを封止用金型に入れて樹脂封止する際、ダイパッドの位置ずれを抑制することができる。
また、ダイパッドの一方面が、リード構成部材の一方面と同一平面上に形成されているので、リードフレームを封止用金型に入れて樹脂封止する際、ダイパッドの位置ずれを抑制することができる。
また、請求項２記載の発明は、所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置されるリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、前記リード構成部材は、前記所定方向に延びる溝を前記一方面に有しており、各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、前記溝に保護部材を埋設する保護部材埋設工程と、前記保護部材埋設工程の後、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、前記樹脂封止工程の後、前記保護部材を除去する保護部材除去工程と、半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法である。
この方法によれば、リードフレームのダイパッドの一方面と反対側の他方面上に半導体チップがダイボンディングされた後、半導体チップとリード構成部材とが電気的に接続される。一方、リード構成部材の溝には保護部材が埋設される。溝に保護部材が埋設された後には、保護部材が溝に埋設された状態で、ダイパッドの一方面およびリード構成部材の一方面が露出するように、リードフレームおよび半導体チップが封止樹脂により封止される。このとき、溝には、保護部材が埋設されているので、封止樹脂が入り込まない。そして、封止樹脂による封止後、溝に埋設されていた保護部材が除去されることにより、溝の内面が露出する。その後は、リード構成部材の一方面および保護部材の除去により露出した溝の内面に、リードめっき層が形成される。そして、ダイパッドの配列方向（所定方向）に直交する方向に沿って、溝の所定幅よりも狭い幅で、リード構成部材および封止樹脂が貫通して除去される。
封止樹脂による封止の際、溝には保護部材が埋設されているので、溝に封止樹脂が入り込むことを防止することができる。また、リード構成部材および封止樹脂が、溝の所定幅よりも狭い幅で貫通除去されるので、リード構成部材の貫通除去の際、溝部の内面、より具体的には、溝部の内側面に形成されたリードめっき層が剥がされることを防止することができる。そのため、このような工程を経て、半導体装置の個片を製造すれば、封止樹脂から露出するリードの端面の一部に、半田濡れ性を有するリードめっき層を残すことができる。
その結果、半導体装置を配線基板に実装したとき、リードの下面のみならず、リードの端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と当該端面とを良好に密着させることができる。すなわち、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リードの端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。
また、これにより、リードの端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。
また、ダイパッドの一方面が、リード構成部材の一方面と同一平面上に形成されているので、リードフレームを封止用金型に入れて樹脂封止する際、ダイパッドの位置ずれを抑制することができる。
さらに、請求項３記載の発明は、半導体チップと、前記半導体チップが一方面にダイボンディングされるダイパッドと、前記ダイパッドとの対向方向に延び、一方面が前記ダイパッドの前記一方面と同一平面上に配置され、前記半導体チップと電気的に接続されるリードと、前記半導体チップ、前記ダイパッドおよび前記リードを、前記ダイパッドの前記一方面、ならびに前記リードの前記一方面および前記ダイパッドと対向する内端面と反対側の外端面が露出するように封止する封止樹脂とを備え、前記リードの前記外端面は、前記リードの前記外端面側の端部が前記一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とを含み、前記リードの前記一方面および前記内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されていることを特徴とする、半導体装置である。
さらに、請求項３記載の発明は、半導体チップと、前記半導体チップが一方面にダイボンディングされるダイパッドと、前記ダイパッドとの対向方向に延び、一方面が前記ダイパッドの前記一方面と同一平面上に配置され、前記半導体チップと電気的に接続されるリードと、前記半導体チップ、前記ダイパッドおよび前記リードを、前記ダイパッドの前記一方面、ならびに前記リードの前記一方面および前記ダイパッドと対向する内端面と反対側の外端面が露出するように封止する封止樹脂とを備え、前記リードの前記外端面は、前記リードの前記外端面側の端部が前記一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とを含み、前記リードの前記一方面および前記内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されていることを特徴とする、半導体装置である。
この構成によれば、リードの一方面および外端面は、封止樹脂から露出している。また、リードの外端面は、リードの外端面側の端部が、リードの一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、外側端面との間に段差を有する内側端面とを含んでいる。そして、リードの一方面および内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されている。
リードの一方面および内側端面に、半田濡れ性を有するリードめっき層が形成されているため、半導体装置を配線基板に実装したとき、リードの一方面のみならず、内側端面にまでクリーム半田を濡れ上がらせることができ、クリーム半田と内側端面とを良好に密着させることができる。その結果、半導体装置と配線基板との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リードの内側端面に、いわゆる半田フィレットが形成されるため、リードと配線基板のランドとの接合（半田付け）状態を容易に外観検査することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。図２は、図１に示す半導体装置の底面図（配線基板に対する接合面を示す図）である。図３は、図１に示す半導体装置の底面の一角部を示す斜視図である。
この半導体装置１は、ＭＡＰタイプのＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置であり、半導体チップ２と、この半導体チップ２を支持するためのダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する封止樹脂５とを備えている。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。図２は、図１に示す半導体装置の底面図（配線基板に対する接合面を示す図）である。図３は、図１に示す半導体装置の底面の一角部を示す斜視図である。
この半導体装置１は、ＭＡＰタイプのＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置であり、半導体チップ２と、この半導体チップ２を支持するためのダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する封止樹脂５とを備えている。
半導体チップ２は、その機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面（デバイス形成面）には、複数個のパッド（図示せず）が、配線層の一部を最表面に形成された表面保護膜から露出させることにより形成されている。各パッドは、ボンディングワイヤ６によってリード４に接続されている。
ダイパッド３は、たとえば、導電性を有する金属薄板（たとえば、銅、４２アロイなど）からなり、平面視長方形状に形成されている（図２参照）。ダイパッド３の下面３２は、封止樹脂５の下面５２から露出している。そして、封止樹脂５の下面５２から露出したダイパッド３の下面３２には、その下面３２の略全面を覆うように、ダイパッドめっき層７が形成されている。
ダイパッドめっき層７は、半田濡れ性を有する金属を用いためっきにより形成される層である。
このような、半田濡れ性を有する金属としては、たとえば、パラジウム（Ｐｄ）、半田（たとえば、錫（Ｓｎ）、錫−銅合金（Ｓｎ−Ｃｕ）、錫−銀合金（Ｓｎ−Ａｇ）、錫−ビスマス（Ｓｎ−Ｂｉ）など）などが挙げられる。
このような、半田濡れ性を有する金属としては、たとえば、パラジウム（Ｐｄ）、半田（たとえば、錫（Ｓｎ）、錫−銅合金（Ｓｎ−Ｃｕ）、錫−銀合金（Ｓｎ−Ａｇ）、錫−ビスマス（Ｓｎ−Ｂｉ）など）などが挙げられる。
複数のリード４は、たとえば、ダイパッド３と同材料の金属薄板（たとえば、銅、４２アロイなど）からなり、ダイパッド３を挟む両側に、たとえば、８個ずつ設けられている。また、各側において、各リード４は、互いに適当な間隔を空けて並列に整列して配置されている（図２参照）。
各リード４は、リード４の整列方向と直交する方向に長尺な平面視長方形状に形成されている。また、各リード４は、本体部８と、抜け止め部９とを一体的に備えている。
各リード４は、リード４の整列方向と直交する方向に長尺な平面視長方形状に形成されている。また、各リード４は、本体部８と、抜け止め部９とを一体的に備えている。
本体部８は、封止樹脂５により封止される上面８１と、封止樹脂５の下面５２から露出する下面８２と、封止樹脂５の側面５３から露出する外端面８３とを有している。
抜け止め部９は、本体部８よりも薄く形成されている。この抜け止め部９は、その上面が本体部８の上面８１と面一をなし、本体部８のダイパッド３と対向する側面からダイパッド３側に向けて延びている。これにより、抜け止め部９の下面と本体部８の下面８２との間に段差が形成されており、この段差部分（抜け止め部９の下方）に封止樹脂５が入り込むことによって、リード４が封止樹脂５から抜け落ちることが防止されている。
抜け止め部９は、本体部８よりも薄く形成されている。この抜け止め部９は、その上面が本体部８の上面８１と面一をなし、本体部８のダイパッド３と対向する側面からダイパッド３側に向けて延びている。これにより、抜け止め部９の下面と本体部８の下面８２との間に段差が形成されており、この段差部分（抜け止め部９の下方）に封止樹脂５が入り込むことによって、リード４が封止樹脂５から抜け落ちることが防止されている。
また、本体部８は、外端面８３側の端部に、封止樹脂５の下面５２側から掘り下げて形成されたリード切欠部２４を有している。このリード切欠部２４が形成されていることにより、本体部８の外端面８３は、相対的に外側に配置される外側端面８３１と、相対的に内側に配置され、外側端面８３１と段差面８２１を介して段差を有する内側端面８３２とを含む。
そして、封止樹脂５には、各リード４のリード切欠部２４を連通させる樹脂切欠部２５が形成されている。この樹脂切欠部２５が形成されていることにより、封止樹脂５の側面５３は、相対的に外側に配置され、各リード４の本体部８の外側端面８３１と面一をなす外側側面５３１と、相対的に内側に配置され、各リード４の本体部８の内側端面８３２と面一をなす内側側面５３２とを含む。すなわち、各リード４の本体部８の外側端面８３１は、封止樹脂５の外側側面５３１から露出し、各リード４の本体部８の内側端面８３２は、封止樹脂５の内側側面５３２から露出している。
本体部８の、外側端面８３１と内側端面８３２との、上下方向における長さの比（外側端面８３１／内側端面８３２）は、たとえば、１であり、好ましくは、１未満である。これら端面の上下方向における長さの比が、このような値であれば、半導体装置１を配線基板２１（後述）に実装したとき、内側端面８３２とクリーム半田２３（後述）との密着面積を広くすることができ、接続信頼性を向上させることができる。
そして、封止樹脂５から露出する、本体部８の下面８２、内側端面８３２および段差面８２１には、リードめっき層１０が連続して一体的に形成されている。
リードめっき層１０は、ダイパッドめっき層７と同様に、半田濡れ性を有する金属を用いためっきにより形成される層である。すなわち、封止樹脂５から露出する、本体部８の下面８２、内側端面８３２および段差面８２１は、リードめっき層１０を介して、配線基板２１（後述）上のランド２２（後述）と、半田接合されるアウターリードとして機能する。
リードめっき層１０は、ダイパッドめっき層７と同様に、半田濡れ性を有する金属を用いためっきにより形成される層である。すなわち、封止樹脂５から露出する、本体部８の下面８２、内側端面８３２および段差面８２１は、リードめっき層１０を介して、配線基板２１（後述）上のランド２２（後述）と、半田接合されるアウターリードとして機能する。
図４は、半導体装置１の製造に用いられるリードフレームの構成を示す平面図である。図５は、図４のＡ−Ａで示す切断面で切断したときの図解的な断面図である。なお、図４および図５において、前述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。
半導体装置１の製造に用いられるリードフレーム１１は、ＭＡＰタイプパッケージに使用されるリードフレームであり、たとえば、金属薄板（たとえば、銅、４２アロイなど）で形成されている。
半導体装置１の製造に用いられるリードフレーム１１は、ＭＡＰタイプパッケージに使用されるリードフレームであり、たとえば、金属薄板（たとえば、銅、４２アロイなど）で形成されている。
また、リードフレーム１１は、格子状（この実施形態では、横方向７列、縦方向４列）に間隔を隔てて設けられ、半導体チップ２がそれぞれダイボンディングされる複数のダイパッド３と、複数のダイパッド３を取り囲むフレーム部１３（リード構成部材）とを備えている。
ダイパッド３は、たとえば、金属薄板に対して精密プレス加工を施すことによって長方形状に形成され、その下面３２が、フレーム部１３の下面１３２と同一平面上に形成されるように（図５参照）、吊りリード部２６を介してフレーム部１３に結合されている。
ダイパッド３は、たとえば、金属薄板に対して精密プレス加工を施すことによって長方形状に形成され、その下面３２が、フレーム部１３の下面１３２と同一平面上に形成されるように（図５参照）、吊りリード部２６を介してフレーム部１３に結合されている。
フレーム部１３は、遊端部が各ダイパッド３に向けて延びる複数のリード１４を有している。
複数のリード１４は、フレーム部１３と一体的に形成され、ダイパッド３に向けて延びる長尺形状に形成されている。また、複数のリード１４は、ダイパッド３を挟む両側に、たとえば、８個ずつ設けられており、各側において、各リード４は、互いに適当な間隔を空けて並列に整列して配置されている。
複数のリード１４は、フレーム部１３と一体的に形成され、ダイパッド３に向けて延びる長尺形状に形成されている。また、複数のリード１４は、ダイパッド３を挟む両側に、たとえば、８個ずつ設けられており、各側において、各リード４は、互いに適当な間隔を空けて並列に整列して配置されている。
また、複数のリード１４の遊端部には、抜け止め部９が形成されている。抜け止め部９は、各リード１４が形成された後、たとえば、各リード１４の下面１４２に対して、潰し加工を施すことによって形成される。
図６Ａ〜６Ｅは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
次に、半導体装置１の製造方法について、図６Ａ〜６Ｅを参照して説明する。
図６Ａ〜６Ｅは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
次に、半導体装置１の製造方法について、図６Ａ〜６Ｅを参照して説明する。
半導体装置１の製造工程では、図６Ａに示すように、まず、リードフレーム１１のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して半導体チップ２がダイボンディングされる。次に、半導体チップ２のパッドとリード１４の上面１４１とが、たとえば、金細線からなるボンディングワイヤ６で接続される（ボンディング工程）。その後、リードフレーム１１が、封止用の金型に入れられ、ダイパッド３の下面３２、フレーム部１３の下面１３２およびリード１４の下面１４２が露出するように、リードフレーム１１および半導体チップ２が封止樹脂１５によって封止される（樹脂封止工程）。
封止樹脂１５による封止方法としては、たとえば、トランスファーモールド法などの方法が採用される。
トランスファーモールド法では、封止樹脂１５を形成するためのキャビティを有する一対の金型が用いられ、この一対の金型間にリードフレーム１１を挟み込む。そして、キャビティ内に、溶融した樹脂を充填し、この樹脂を冷却・固化することによって封止することができる。
トランスファーモールド法では、封止樹脂１５を形成するためのキャビティを有する一対の金型が用いられ、この一対の金型間にリードフレーム１１を挟み込む。そして、キャビティ内に、溶融した樹脂を充填し、この樹脂を冷却・固化することによって封止することができる。
このとき、ダイパッド３の下面３２は、フレーム部１３の下面１３２と同一平面上に形成され、吊りリード部２６を介してフレーム部１３に結合されているため、ダイパッド３の位置ずれを抑制することができる。また、各リード１４の抜け止め部９の下方に封止樹脂１５が回り込むため、リード４が封止樹脂１５から抜け落ちることを抑制することができる。
次いで、図６Ｂに示すように、樹脂封止されたリードフレーム１１における、各ダイパッド３の各間において、ダイパッド３の長手方向に延びるダイシングライン１６（図４参照）に沿って、ダイシングソー１７を用いて、フレーム部１３の下面１３２側から所定幅の溝１８が形成され、フレーム部１３の一部が封止樹脂１５とともに除去される（溝部形成工程）。
溝１８の深さは、リードフレーム１１の厚みより浅ければ特に制限されないが、たとえば、リードフレーム１１の厚みの２分の１程度である。溝１８の深さが、リードフレーム１１の厚みより浅ければ、リードフレーム１１に形成される各溝１８が、各溝１８の底面１８１を介して導通可能な状態となるため、後述するめっき層１９を、電解めっき法により形成することができる。
次いで、図６Ｃに示すように、ダイパッド３の下面３２、リード１４の下面１４２、溝１８の底面１８１および側面１８３に、半田濡れ性を有する金属材料を用いためっきにより、めっき層１９が形成される（めっき工程）。
なお、めっき層１９を形成するには、上述したように電解めっき法により行なってもよいし、無電解めっき法などの方法で行なってもよい。
なお、めっき層１９を形成するには、上述したように電解めっき法により行なってもよいし、無電解めっき法などの方法で行なってもよい。
次いで、図６Ｄに示すように、ダイシングソー２０を用いて、ダイシングライン１６に沿って、めっき層１９が形成された溝１８の幅よりも狭い幅で、フレーム部１３および封止樹脂１５が貫通して除去される（除去工程）。
ダイシングソー２０は、めっき層１９が形成された溝１８の幅より薄い厚みで形成されている。このような厚みのダイシングソー２０を用いれば、ダイシングソー２０と溝１８の側面１８３に形成されためっき層１９とを接触させずにフレーム１３および封止樹脂１５を貫通して除去することができる。これにより、フレーム部１３および封止樹脂１５の除去の際に、ダイシングソー２０によって溝１８の側面１８３に形成されためっき層１９が剥がされるのを防止することができる。その結果、除去後、図１に示すように、半導体装置１の、リード４の本体部８の内側端面８３２に、当該めっき層１９を残すことができる。
ダイシングソー２０は、めっき層１９が形成された溝１８の幅より薄い厚みで形成されている。このような厚みのダイシングソー２０を用いれば、ダイシングソー２０と溝１８の側面１８３に形成されためっき層１９とを接触させずにフレーム１３および封止樹脂１５を貫通して除去することができる。これにより、フレーム部１３および封止樹脂１５の除去の際に、ダイシングソー２０によって溝１８の側面１８３に形成されためっき層１９が剥がされるのを防止することができる。その結果、除去後、図１に示すように、半導体装置１の、リード４の本体部８の内側端面８３２に、当該めっき層１９を残すことができる。
そして、図６Ｅに示すように、図示しないダイシングソーを用いて、フレーム部１３および封止樹脂１５を切断することにより、半導体装置１の個片を得ることができる。
図７は、半導体装置１の製造に用いられるリードフレーム５０の構成を示す底面図である。このリードフレーム５０は、半導体装置１の製造に際して、前述のリードフレーム１１に代えて用いられるリードフレームである。なお、図７において、前述の図４に示すリードフレーム１１に対応する部分には、図４の場合と同一の参照符号を付して示す。
図７は、半導体装置１の製造に用いられるリードフレーム５０の構成を示す底面図である。このリードフレーム５０は、半導体装置１の製造に際して、前述のリードフレーム１１に代えて用いられるリードフレームである。なお、図７において、前述の図４に示すリードフレーム１１に対応する部分には、図４の場合と同一の参照符号を付して示す。
図７において、リードフレーム５０には、前述の図６Ｂで示される工程において形成される溝１８が予め形成されている。より具体的には、前述のリードフレーム１１における溝１８は、半導体チップ２のダイボンディングおよび封止樹脂１５による封止後、ダイシングソー１７を用いて、フレーム部１３の一部を除去することにより形成されていた（図６Ｂ参照）。一方、このリードフレーム５０における溝１８は、半導体チップ２のダイボンディングおよび封止樹脂１５による封止が行なわれる前に、予めフレーム部１３に形成されている。
溝１８について、より具体的に説明すると、フレーム部１３における各リード１４の基端部には、溝４０がそれぞれ形成されている。フレーム部１３を挟んで対向する各リード１４の溝４０は、各リード１４の溝４０と同じ深さおよびリード１４の長手方向に直交する方向における幅でフレーム部１３に形成された溝４１によって連通している。すなわち、フレーム部１３における各リード１４の基端部間において溝４０および溝４１がリード１４の長手方向に延びる１本の溝を構成し、その溝４０および溝４１により、溝１８が形成されている。なお、図７では、理解しやすいように、溝１８にクロスハッチングを付している。その他の構成は、図４に示すリードフレーム１１の構成と同様である。
図８Ａ〜８Ｇは、半導体装置１の第２の製造方法を示す図解的な断面図である。
半導体装置１の第２の製造方法では、図８Ａに示すように、リードフレーム５０が用意される。なお、図８Ａ〜８Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。
まず、図８Ｂに示すように、リードフレーム５０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。続いて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード１４の上面１４１に接続（ワイヤボンディング）される（ボンディング工程）。
半導体装置１の第２の製造方法では、図８Ａに示すように、リードフレーム５０が用意される。なお、図８Ａ〜８Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。
まず、図８Ｂに示すように、リードフレーム５０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。続いて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード１４の上面１４１に接続（ワイヤボンディング）される（ボンディング工程）。
すべての半導体チップ２のワイヤボンディングが完了すると、図８Ｃに示すように、溝１８に、保護部材２７が埋設される（保護部材埋設工程）。この保護部材２７としては、たとえば、有機レジスト、金属レジスト（たとえば、Ａｌ、Ｚｎなど）、半田などが用いられる。また、溝１８の内面（底面１８１および側面１８３）に金属めっきを施すことにより、金属めっき層からなる保護部材２７を、溝１８に形成してもよい。
保護部材２７が埋設された後には、図８Ｄに示すように、図６Ａと同様の方法により、リードフレーム５０が成形金型にセットされ、リードフレーム５０上のすべての半導体チップ２がリードフレーム５０とともに封止樹脂１５により一括して封止される（樹脂封止工程）。このとき、溝１８には、保護部材２７が埋設されているので、封止樹脂１５が溝１８に入り込まない。
次いで、図８Ｅに示すように、溝１８に埋設されている保護部材２７が除去される（保護部材除去工程）。保護部材２７の除去は、たとえば、ウェットエッチングにより行われる。保護部材２７が有機レジストの場合のウェットエッチングでは、たとえば、アルカリ性水溶液（水酸化ナトリウム水溶液、水酸化カリウム水溶液など）がエッチング液として用いられ、保護部材２７が金属レジストの場合のウェットエッチングでは、酸性水溶液（フッ化水素酸など）がエッチング液として用いられる。なお、保護部材２７の除去は、ウェットエッチングに限られず、たとえば、ドライエッチング、リードフレーム５０および半導体チップ２の封止時に発生する封止熱による分解など、により行なってもよい。
こうして保護部材２７が除去されることによって、溝１８の内面（底面１８１および側面１８３）が露出する。
その後は、図８Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。
その後は、図８Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。
そして、図８Ｇに示すように、リードフレーム５０のフレーム部１３上に設定されたダイシングラインに沿って、溝１８の幅より狭い幅のダイシングソー２０が、溝１８の底面１８１側から入れられ、フレーム部１３、リード１４の基端部（この実施形態では、リード４の溝４０の一部）、ならびにフレーム部１３およびリード１４の基端部上の封止樹脂１５が除去される（除去工程）。すなわち、図７に示す、二点鎖線で挟まれた帯状領域に存在するリードフレーム５０および封止樹脂１５が除去される。これにより、各リード１４がフレーム部１３から切り離されて、切り分けられた封止樹脂１５が封止樹脂５となり、リード１４がリード４となって、図１に示す半導体装置１の個片が得られる。
次に、リードフレーム５０を用いた半導体装置１の製造方法の、他の実施形態について説明する。
図９Ａ〜９Ｇは、半導体装置１の第３の製造方法を示す図解的な断面図である。
半導体装置１の第３の製造方法では、図９Ａに示すように、リードフレーム５０が用意される。なお、この半導体装置１の第３の製造方法に用いられるリードフレーム５０の溝１８は、リード１４における抜け止め部９の下方に形成された溝４２より浅く形成されている。また、図９Ａ〜９Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。
図９Ａ〜９Ｇは、半導体装置１の第３の製造方法を示す図解的な断面図である。
半導体装置１の第３の製造方法では、図９Ａに示すように、リードフレーム５０が用意される。なお、この半導体装置１の第３の製造方法に用いられるリードフレーム５０の溝１８は、リード１４における抜け止め部９の下方に形成された溝４２より浅く形成されている。また、図９Ａ〜９Ｇにおいて、リードフレーム５０は、その切断面のみが示されている。
まず、図９Ｂに示すように、リードフレーム５０のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）や銀ペーストなどからなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。続いて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード１４の上面１４１に接続（ワイヤボンディング）される（ボンディング工程）。
次に、得られた構造物の下面（ダイパッド３の下面３２およびリード１４の下面１４２）に、図９Ｃに示すように、保護部材としての粘着剤２９（たとえば、アクリル系粘着剤など）を用いて、ダイシングテープ２８が貼り付けられる。リードフレーム５０の下面には、溝１８および溝４２が形成されている。そのため、ダイシングテープ２８の貼付の際、溝１８および溝４２に粘着剤２９が入り込み、溝１８は、粘着剤２９によって満たされる。一方、溝４２は、溝１８より深く形成されているので、その深さ方向途中（溝１８と同じ深さ）まで粘着剤２９によって満たされる。
ダイシングテープ２８が貼り付けられた後には、図９Ｄに示すように、図６Ａと同様の方法により、リードフレーム５０が成形金型にセットされ、リードフレーム５０上のすべての半導体チップ２がリードフレーム５０とともに封止樹脂１５により一括して封止される（樹脂封止工程）。このとき、溝１８には、粘着剤２９が埋設されているので、封止樹脂１５が溝１８に入り込まない。一方、溝４２には、その粘着剤２９で満たされていない部分に封止樹脂１５が入り込み、抜け止め部９の下方に封止樹脂１５が回り込む。
次いで、図９Ｅに示すように、リードフレーム５０の下面に貼り付けられたダイシングテープ２８が剥離される。ダイシングテープ２８が剥離されるにともない、粘着剤２９も除去される（保護部材除去工程）。これにより、溝１８の内面（底面１８１および側面１８３）が露出する。
その後は、図９Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。
その後は、図９Ｆに示すように、図６Ｃと同様の方法により、ダイパッド３の下面３２、リード１４の下面１４２および溝１８の内面（底面１８１および側面１８３）に、めっき層１９が形成される（めっき工程）。
そして、図９Ｇに示すように、リードフレーム５０のフレーム部１３上に設定されたダイシングラインに沿って、溝１８の幅より狭い幅のダイシングソー２０が、溝１８の底面１８１側から入れられ、フレーム部１３、リード１４の基端部（この実施形態では、リード４の溝１１の一部）、ならびにフレーム部１３およびリード１４の基端部上の封止樹脂１５が除去される（除去工程）。これにより、各リード１４がフレーム部１３から切り離されて、切り分けられた封止樹脂１５が封止樹脂５となり、リード１４がリード４となって、図１に示す半導体装置１の個片が得られる。
図７は、図１に示す半導体装置の実装状態を示す図解的な断面図である。
上記のように得られた半導体装置１は、配線基板２１の表面２１１、つまりランド２２が形成されている面に対して、リード４の本体部８の下面８２を対向させて表面実装される。
ランド２２上には、クリーム半田２３が塗られている。この半導体装置を配線基板２１に表面実装する際には、そのクリーム半田２３およびリードめっき層１０を介して、リード４の本体部８の下面８２がランド２２に対して接合される。
上記のように得られた半導体装置１は、配線基板２１の表面２１１、つまりランド２２が形成されている面に対して、リード４の本体部８の下面８２を対向させて表面実装される。
ランド２２上には、クリーム半田２３が塗られている。この半導体装置を配線基板２１に表面実装する際には、そのクリーム半田２３およびリードめっき層１０を介して、リード４の本体部８の下面８２がランド２２に対して接合される。
このとき、リード４の本体部８の内側端面８３２には、半田濡れ性の良好なリードめっき層１０が形成されているので、本体部８の下面８２がランド２２上のクリーム半田２３に接合されると、クリーム半田２３が本体部８の内側端面８３２に這い上がるように密着する。その結果、半導体装置１と配線基板２１との実装強度を向上させ、接続信頼性を向上させることができる。
また、これにより、リード４の本体部８の内側端面８３２に、いわゆる半田フィレットが形成されるため、リード４とランド２２との接合（半田付け）状態を容易に外観検査することができる。
また、ダイシングソー２０による切断時（ダイシング時）に、ダイシングソー２０の側面は、リード１４（リード４）および封止樹脂１５（封止樹脂５）に接触する。そのため、リード１４がダイシングソー２０の側面につられて延びることにより、リード４（本体部８）の段差面８２１の外側端面８３１側の端部に、ばりを生じることがある。このようなばりが生じていると、図１０で示す、半導体装置１の配線基板２１への実装時に、ばりが配線基板２１上のランド２２に当接して、そのばりの部分で半導体装置１が配線基板２１から浮き上がる。この状態でリフローが行なわれると、配線基板２１の熱反りにより、リード４とランド２２との接続不良などの実装不良を生じるおそれがある。
また、ダイシングソー２０による切断時（ダイシング時）に、ダイシングソー２０の側面は、リード１４（リード４）および封止樹脂１５（封止樹脂５）に接触する。そのため、リード１４がダイシングソー２０の側面につられて延びることにより、リード４（本体部８）の段差面８２１の外側端面８３１側の端部に、ばりを生じることがある。このようなばりが生じていると、図１０で示す、半導体装置１の配線基板２１への実装時に、ばりが配線基板２１上のランド２２に当接して、そのばりの部分で半導体装置１が配線基板２１から浮き上がる。この状態でリフローが行なわれると、配線基板２１の熱反りにより、リード４とランド２２との接続不良などの実装不良を生じるおそれがある。
しかし、この半導体装置１では、段差面８２１の下方にリード切欠部２４が形成されている。そのため、リード切欠部２４（溝１８）が適当な深さで形成されることにより、段差面８２１の外側端面８３１側の端部に生じたばりは、リード切欠部２４に張り出すにとどまり、半導体装置１の底面より下方に張り出すことがない。その結果、リード４とランド２２との実装不良の発生を防止することができる。なお、リード切欠部２４にばりが生じていても、そのばりは、リード４（本体部８）の内側端面８３２に形成される半田フィレットで被覆される。そのため、たとえば、この半導体装置１の動作中に、ばりがリード４から配線基板２１のランド２２上に剥落し、隣接するランド２２同士が短絡することを防止することができる。
以上、この発明の複数の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上記の実施形態では、ダイパッド３の下面３２にめっき層７を形成したが、形成しない構成としてもよい。
また、上記の実施形態では、ＭＡＰタイプのＳＯＮが適用された半導体装置を例に取り上げたが、この発明は、図１１に示すように、リード４の本体部８の外端面８３が、封止樹脂５の側面５３の外側に張り出すように形成される、いわゆるリードカットタイプのＳＯＮが適用された半導体装置に適用することもできる。
たとえば、上記の実施形態では、ダイパッド３の下面３２にめっき層７を形成したが、形成しない構成としてもよい。
また、上記の実施形態では、ＭＡＰタイプのＳＯＮが適用された半導体装置を例に取り上げたが、この発明は、図１１に示すように、リード４の本体部８の外端面８３が、封止樹脂５の側面５３の外側に張り出すように形成される、いわゆるリードカットタイプのＳＯＮが適用された半導体装置に適用することもできる。
さらに、ＳＯＮに限らず、たとえば、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
８ 本体部
１０ リードめっき層
１１ リードフレーム
１３ フレーム部
１４ リード
１５ 封止樹脂
１６ ダイシングライン
１８ 溝
１９ めっき層
２７ 保護部材
２８ ダイシングテープ
２９ 粘着剤
３１ 上面
３２ 下面
４０ 溝
４１ 溝
５０ リードフレーム
８３ 外端面
８２１ 段差面
８３１ 外側端面
８３２ 内側端面
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
８ 本体部
１０ リードめっき層
１１ リードフレーム
１３ フレーム部
１４ リード
１５ 封止樹脂
１６ ダイシングライン
１８ 溝
１９ めっき層
２７ 保護部材
２８ ダイシングテープ
２９ 粘着剤
３１ 上面
３２ 下面
４０ 溝
４１ 溝
５０ リードフレーム
８３ 外端面
８２１ 段差面
８３１ 外側端面
８３２ 内側端面
Claims (3)
- 所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置されるリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、
各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、
前記ボンディング工程の後、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、
前記複数のダイパッドの各間において前記所定方向と直交する方向に延びるダイシングラインに沿って、前記リード構成部材の前記一方面側から所定幅の溝部を形成し、前記リード構成部材の一部を前記封止樹脂とともに除去する溝部形成工程と、
半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝部の内面にリードめっき層を形成するめっき工程と、
前記ダイシングラインに沿って、前記所定幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法。 - 所定方向に間隔を隔てて設けられ、半導体チップがそれぞれダイボンディングされる複数のダイパッドと、前記複数のダイパッドの各間において前記所定方向に延び、一方面が前記ダイパッドの一方面と同一平面上に配置されるリード構成部材とを一体的に備えるリードフレームを用いて、半導体装置を製造する方法であって、
前記リード構成部材は、前記所定方向に延びる溝を前記一方面に有しており、
各前記ダイパッドの前記一方面と反対側の他方面上に半導体チップをダイボンディングするとともに、各前記半導体チップを前記リード構成部材と電気的に接続するボンディング工程と、
前記溝に保護部材を埋設する保護部材埋設工程と、
前記保護部材埋設工程の後、前記ダイパッドの前記一方面および前記リード構成部材の前記一方面が露出するように、前記リードフレームおよび前記半導体チップを封止樹脂により封止する樹脂封止工程と、
前記樹脂封止工程の後、前記保護部材を除去する保護部材除去工程と、
半田濡れ性を有する金属材料を用いためっきにより、前記リード構成部材の前記一方面および前記溝の内面にリードめっき層を形成するめっき工程と、
前記溝を前記所定方向と直交する方向に横切るダイシングラインに沿って、前記溝の前記所定方向の幅よりも狭い幅で、前記リード構成部材および前記封止樹脂を貫通して除去する除去工程と、を含むことを特徴とする、半導体装置の製造方法。 - 半導体チップと、
前記半導体チップが一方面にダイボンディングされるダイパッドと、
前記ダイパッドとの対向方向に延び、一方面が前記ダイパッドの前記一方面と同一平面上に配置され、前記半導体チップと電気的に接続されるリードと、
前記半導体チップ、前記ダイパッドおよび前記リードを、前記ダイパッドの前記一方面、ならびに前記リードの前記一方面および前記ダイパッドと対向する内端面と反対側の外端面が露出するように封止する封止樹脂とを備え、
前記リードの前記外端面は、前記リードの前記外端面側の端部が前記一方面側から掘り下げられることにより、相対的に外側に配置される外側端面と、相対的に内側に配置され、前記外側端面との間に段差を有する内側端面とを含み、
前記リードの前記一方面および前記内側端面には、半田濡れ性を有する金属材料からなるリードめっき層が形成されていることを特徴とする、半導体装置。
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192820A (ja) * | 2010-03-15 | 2011-09-29 | Sanken Electric Co Ltd | モールドパッケージの製造方法及びモールドパッケージ |
| WO2012009848A1 (en) * | 2010-07-20 | 2012-01-26 | Mediatek (Shenzhen) Inc. | Pre-solder method and rework method for multi-row qfn chip |
| JP2014011457A (ja) * | 2012-06-29 | 2014-01-20 | Freescale Semiconductor Inc | 半導体デバイスパッケージおよび製造方法 |
| CN104685615A (zh) * | 2014-03-27 | 2015-06-03 | 瑞萨电子株式会社 | 半导体器件的制造方法及半导体器件 |
| US9307647B2 (en) | 2009-07-08 | 2016-04-05 | Osram Opto Semiconductors Gmbh | Electronic device |
| JP2016219520A (ja) * | 2015-05-18 | 2016-12-22 | Ｔｏｗａ株式会社 | 半導体装置及びその製造方法 |
| CN104241149B (zh) * | 2013-06-18 | 2016-12-28 | 常州银河世纪微电子有限公司 | 一种半导体芯片的焊接方法 |
| JP2017147272A (ja) * | 2016-02-15 | 2017-08-24 | ローム株式会社 | 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体 |
| JP2017162903A (ja) * | 2016-03-08 | 2017-09-14 | 株式会社ジェイデバイス | 半導体パッケージ及び半導体パッケージの製造方法 |
| WO2017177080A1 (en) * | 2016-04-07 | 2017-10-12 | Microchip Technology Incorporated | Flat no-leads package with improved contact leads |
| JP2017228559A (ja) * | 2016-06-20 | 2017-12-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2019121698A (ja) * | 2018-01-09 | 2019-07-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2019145774A (ja) * | 2018-02-23 | 2019-08-29 | ヘソン・ディーエス・カンパニー・リミテッド | 半導体パッケージ基板製造方法、それを利用して製造された半導体パッケージ基板、半導体パッケージ製造方法、及びそれを利用して製造された半導体パッケージ |
| JP2020524410A (ja) * | 2017-06-19 | 2020-08-13 | 日本テキサス・インスツルメンツ合同会社 | 事前に濡れさせたコンタクト側壁表面を備える集積回路パッケージ |
| WO2020166512A1 (ja) * | 2019-02-15 | 2020-08-20 | Ａｓｅジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
| US11227775B2 (en) | 2019-10-01 | 2022-01-18 | Haesungds Co., Ltd. | Method of fabricating carrier for wafer level package by using lead frame |
| JP2022143657A (ja) * | 2021-03-18 | 2022-10-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2023021365A (ja) * | 2018-12-17 | 2023-02-10 | ローム株式会社 | 半導体装置および電力変換装置 |
| KR20230098900A (ko) | 2020-11-17 | 2023-07-04 | 토와 가부시기가이샤 | 절단 장치 및 절단품의 제조 방법 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396947A (ja) * | 1986-10-13 | 1988-04-27 | Mitsubishi Electric Corp | 半導体装置用リ−ドフレ−ム |
| JPH0837265A (ja) * | 1994-07-26 | 1996-02-06 | Hitachi Ltd | 樹脂封止型半導体装置の製法 |
| JPH10223828A (ja) * | 1997-02-05 | 1998-08-21 | Dainippon Printing Co Ltd | リードフレーム部材とその製造方法 |
| JPH11191561A (ja) * | 1997-12-26 | 1999-07-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2001320007A (ja) * | 2000-05-09 | 2001-11-16 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用フレーム |
| JP2002289756A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2004023007A (ja) * | 2002-06-20 | 2004-01-22 | Sony Corp | 半導体パッケージ用リードフレーム及び半導体パッケージ並びに半導体パッケージの製造方法。 |
| JP2004207275A (ja) * | 2002-12-20 | 2004-07-22 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| JP2004221469A (ja) * | 2003-01-17 | 2004-08-05 | Nitto Denko Corp | 粘着テープ貼付け方法およびその装置 |
| JP2005079372A (ja) * | 2003-09-01 | 2005-03-24 | Nec Electronics Corp | 樹脂封止型半導体装置とその製造方法 |
| JP2005150629A (ja) * | 2003-11-19 | 2005-06-09 | Rohm Co Ltd | リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびにリードフレームおよびそれを用いた半導体装置 |
| JP2005166943A (ja) * | 2003-12-02 | 2005-06-23 | Sony Corp | リードフレーム、それを用いた半導体装置の製造におけるワイヤーボンディング方法及び樹脂封止型半導体装置 |
| JP2005183734A (ja) * | 2003-12-19 | 2005-07-07 | Nitto Denko Corp | 半導体装置製造用接着フィルム |
| JP2006085341A (ja) * | 2004-09-15 | 2006-03-30 | Dainippon Printing Co Ltd | Ｉｃモジュール |
-
2007
- 2007-04-27 JP JP2007119386A patent/JP5259978B2/ja active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396947A (ja) * | 1986-10-13 | 1988-04-27 | Mitsubishi Electric Corp | 半導体装置用リ−ドフレ−ム |
| JPH0837265A (ja) * | 1994-07-26 | 1996-02-06 | Hitachi Ltd | 樹脂封止型半導体装置の製法 |
| JPH10223828A (ja) * | 1997-02-05 | 1998-08-21 | Dainippon Printing Co Ltd | リードフレーム部材とその製造方法 |
| JPH11191561A (ja) * | 1997-12-26 | 1999-07-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2000294715A (ja) * | 1999-04-09 | 2000-10-20 | Hitachi Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2001320007A (ja) * | 2000-05-09 | 2001-11-16 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置用フレーム |
| JP2002289756A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2004023007A (ja) * | 2002-06-20 | 2004-01-22 | Sony Corp | 半導体パッケージ用リードフレーム及び半導体パッケージ並びに半導体パッケージの製造方法。 |
| JP2004207275A (ja) * | 2002-12-20 | 2004-07-22 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| JP2004221469A (ja) * | 2003-01-17 | 2004-08-05 | Nitto Denko Corp | 粘着テープ貼付け方法およびその装置 |
| JP2005079372A (ja) * | 2003-09-01 | 2005-03-24 | Nec Electronics Corp | 樹脂封止型半導体装置とその製造方法 |
| JP2005150629A (ja) * | 2003-11-19 | 2005-06-09 | Rohm Co Ltd | リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびにリードフレームおよびそれを用いた半導体装置 |
| JP2005166943A (ja) * | 2003-12-02 | 2005-06-23 | Sony Corp | リードフレーム、それを用いた半導体装置の製造におけるワイヤーボンディング方法及び樹脂封止型半導体装置 |
| JP2005183734A (ja) * | 2003-12-19 | 2005-07-07 | Nitto Denko Corp | 半導体装置製造用接着フィルム |
| JP2006085341A (ja) * | 2004-09-15 | 2006-03-30 | Dainippon Printing Co Ltd | Ｉｃモジュール |
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9307647B2 (en) | 2009-07-08 | 2016-04-05 | Osram Opto Semiconductors Gmbh | Electronic device |
| JP2011192820A (ja) * | 2010-03-15 | 2011-09-29 | Sanken Electric Co Ltd | モールドパッケージの製造方法及びモールドパッケージ |
| WO2012009848A1 (en) * | 2010-07-20 | 2012-01-26 | Mediatek (Shenzhen) Inc. | Pre-solder method and rework method for multi-row qfn chip |
| EP2953160B1 (en) * | 2012-06-29 | 2019-09-11 | NXP USA, Inc. | Method of manufacturing a semiconductor device package |
| JP2017085141A (ja) * | 2012-06-29 | 2017-05-18 | エヌエックスピー ユーエスエイ インコーポレイテッドＮＸＰ ＵＳＡ，Ｉｎｃ． | 半導体デバイスパッケージおよび製造方法 |
| JP2014011457A (ja) * | 2012-06-29 | 2014-01-20 | Freescale Semiconductor Inc | 半導体デバイスパッケージおよび製造方法 |
| CN104241149B (zh) * | 2013-06-18 | 2016-12-28 | 常州银河世纪微电子有限公司 | 一种半导体芯片的焊接方法 |
| CN104685615B (zh) * | 2014-03-27 | 2018-12-21 | 瑞萨电子株式会社 | 半导体器件的制造方法及半导体器件 |
| WO2015145651A1 (ja) | 2014-03-27 | 2015-10-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| KR20160136208A (ko) | 2014-03-27 | 2016-11-29 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US9601415B2 (en) | 2014-03-27 | 2017-03-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device and semiconductor device |
| CN104685615A (zh) * | 2014-03-27 | 2015-06-03 | 瑞萨电子株式会社 | 半导体器件的制造方法及半导体器件 |
| JPWO2015145651A1 (ja) * | 2014-03-27 | 2017-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2016219520A (ja) * | 2015-05-18 | 2016-12-22 | Ｔｏｗａ株式会社 | 半導体装置及びその製造方法 |
| US11373935B2 (en) | 2016-02-15 | 2022-06-28 | Rohm Co., Ltd. | Semiconductor package with plurality of leads and sealing resin |
| US11908777B2 (en) | 2016-02-15 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor package with plurality of leads and sealing resin |
| JP2017147272A (ja) * | 2016-02-15 | 2017-08-24 | ローム株式会社 | 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体 |
| CN107170716A (zh) * | 2016-03-08 | 2017-09-15 | 株式会社吉帝伟士 | 半导体封装件及半导体封装件的制造方法 |
| CN107170716B (zh) * | 2016-03-08 | 2022-05-27 | 安靠科技日本公司 | 半导体封装件及半导体封装件的制造方法 |
| US11322431B2 (en) | 2016-03-08 | 2022-05-03 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device having outer terminal portions with conductive layer on outer end surfaces and method of manufacturing a semiconductor device |
| TWI756078B (zh) * | 2016-03-08 | 2022-02-21 | 日商安靠科技日本公司 | 半導體封裝件及半導體封裝件之製造方法 |
| JP2017162903A (ja) * | 2016-03-08 | 2017-09-14 | 株式会社ジェイデバイス | 半導体パッケージ及び半導体パッケージの製造方法 |
| KR20170104926A (ko) * | 2016-03-08 | 2017-09-18 | 가부시키가이샤 제이디바이스 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
| US10559523B2 (en) | 2016-03-08 | 2020-02-11 | J-Devices Corporation | Semiconductor package and a method for manufacturing a semiconductor device |
| US11887915B2 (en) | 2016-03-08 | 2024-01-30 | Amkor Technology Japan, Inc. | Semiconductor device having outer terminal portions with conductive layer on outer end surfaces and a method of manufacturing a semiconductor device |
| KR102645483B1 (ko) * | 2016-03-08 | 2024-03-08 | 가부시키가이샤 앰코테크놀로지재팬 | 반도체 패키지 및 반도체 패키지의 제조 방법 |
| WO2017177080A1 (en) * | 2016-04-07 | 2017-10-12 | Microchip Technology Incorporated | Flat no-leads package with improved contact leads |
| JP2017228559A (ja) * | 2016-06-20 | 2017-12-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2020524410A (ja) * | 2017-06-19 | 2020-08-13 | 日本テキサス・インスツルメンツ合同会社 | 事前に濡れさせたコンタクト側壁表面を備える集積回路パッケージ |
| JP7037368B2 (ja) | 2018-01-09 | 2022-03-16 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2019121698A (ja) * | 2018-01-09 | 2019-07-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US10910299B2 (en) | 2018-02-23 | 2021-02-02 | Haesung Ds Co., Ltd. | Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the method, and method of manufacturing semiconductor package and semiconductor package manufactured using the method |
| CN110189999A (zh) * | 2018-02-23 | 2019-08-30 | 海成帝爱斯株式会社 | 半导体封装衬底及其制造方法、半导体封装及其制造方法 |
| JP2019145774A (ja) * | 2018-02-23 | 2019-08-29 | ヘソン・ディーエス・カンパニー・リミテッド | 半導体パッケージ基板製造方法、それを利用して製造された半導体パッケージ基板、半導体パッケージ製造方法、及びそれを利用して製造された半導体パッケージ |
| CN110189999B (zh) * | 2018-02-23 | 2023-05-23 | 海成帝爱斯株式会社 | 半导体封装衬底及其制造方法、半导体封装及其制造方法 |
| JP2023021365A (ja) * | 2018-12-17 | 2023-02-10 | ローム株式会社 | 半導体装置および電力変換装置 |
| WO2020166512A1 (ja) * | 2019-02-15 | 2020-08-20 | Ａｓｅジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
| JP7382354B2 (ja) | 2019-02-15 | 2023-11-16 | Ａｓｅジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
| JPWO2020166512A1 (ja) * | 2019-02-15 | 2021-12-16 | Ａｓｅジャパン株式会社 | 半導体装置、および、半導体装置の製造方法 |
| CN113424311A (zh) * | 2019-02-15 | 2021-09-21 | 罗姆股份有限公司 | 半导体器件和半导体器件的制造方法 |
| US11227775B2 (en) | 2019-10-01 | 2022-01-18 | Haesungds Co., Ltd. | Method of fabricating carrier for wafer level package by using lead frame |
| KR20230098900A (ko) | 2020-11-17 | 2023-07-04 | 토와 가부시기가이샤 | 절단 장치 및 절단품의 제조 방법 |
| JP2022143657A (ja) * | 2021-03-18 | 2022-10-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP7450575B2 (ja) | 2021-03-18 | 2024-03-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US11948869B2 (en) | 2021-03-18 | 2024-04-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5259978B2 (ja) | 2013-08-07 |
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