KR20080048526A - 반도체 패키지들을 위한 다이 패드 - Google Patents

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KR20080048526A
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KR
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die pad
package
semiconductor device
grooves
disposed
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KR1020087008238A
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샤피둘 이슬람
로마리코 산토스 산 안토니오
아낭 수바지오
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유니셈 (모리셔스) 홀딩스 리미티드
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
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    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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Abstract

반도체 소자 패키지(10)는 반도체 소자(20) 및 몰딩 컴파운드(18)에 의해 적어도 부분적으로 커버된 전기 도전 리드 프레임(22)을 포함한다. 전기 도전 리드 프레임(22)은 패키지(10)의 주변 가까이에 배치된 복수의 리드들(23) 및 복수의 리드들(23)에 의해 형성된 중심 영역에 배치된 다이 패드(30)를 포함한다. 반도체 소자(20)는 다이 패드(30)에 부착되고, 다이(20)로부터 밖으로 향하여 연장하는 다이 패드(30)의 일부는 몰딩 컴파운드(18)에 대한 점착성을 증가시키기 위해 거칠게 된다. 다른 양상들에서, 홈들(50, 52)은 다이 패드(30)의 점착성(adhesion)을 더욱 증진시키고 수분이 반도체 칩(20)의 주변으로 스며드는 것을 방지하기 위해 다이 패드(30) 표면들에 배치된다.
Figure P1020087008238
반도체, 다이 패드, 리드 프레임

Description

반도체 패키지들을 위한 다이 패드{Die pad for semiconductor packages}
본 발명은 반도체 소자 패키지들에 관한 것이다. 보다 상세하게는, 본 발명은 다이 패드들을 갖는 반도체 패키지들에 관한 것이다.
반도체 소자 패키지들은 집적 회로 소자들(다이들)에 환경적 보호를 제공한다. 그러한 패키지들은 일반적으로 리드 프레임형 기판 또는 인터포저형(interposer type) 기판에 전기적으로 연결된, 다이를 코팅한 몰딩 컴파운드(molding compound) 및 적어도 기판의 일부를 갖는, 입력/출력(I/O) 패드들을 갖는 적어도 하나의 반도체 소자 (다이)를 포함한다. 통상적으로, 다이에서 I/O 패드들은 와이어본딩, 테이프 본딩, 또는 플립칩 본딩 방법을 사용하여 기판상의 본드 사이트들에 전기적으로 연결된다. 리드 프레임 또는 인터포저 기판은 패키지 외부의 전기 회로 및 I/O 패드들 사이에 전기 신호들을 전송한다.
리드 프레임형 기판을 갖는 반도체 소자 패키지들에 있어서, 전기 신호들은 전기 도전 리드 프레임에 의해, 적어도 하나의 다이 및 인쇄 회로 기판과 같은 외부 회로 사이에 전송된다. 리드 프레임은 복수의 리드들을 포함하며, 그 각각은 내 부 리드 단부 및 대향 외부 리드 단부를 갖는다. 내부 리드 단부는 다이에서의 I/O 패드들에 전기적으로 연결되고, 외부 리드 단부는 외부 회로에 연결하기 위한 단자를 제공한다. 외부 리드 단부가 패키지 몸체의 표면(face)에서 끝날 때, 패키지는 "노-리드(no-lead)" 또는 "리드리스(leadless)" 패키지로서 알려진다. 잘 알려진 노-리드 패키지들의 예들은 사각형 패키지 몸체의 하부의 주변 둘레에 배치된 네 개의 리드들의 세트를 갖는 QFN(quad flat no-lead) 패키지들, 패키지 몸체의 하부의 대향 측들을 따라 배치된 두 개의 리드들의 세트를 갖는 DFN(dual flat no-lead) 패키지들을 포함한다.
많은 반도체 소자 패키지들에 있어서, 다이는 다이를 지지하고 패키지 외부의 환경과 다이 간에 열을 전달하는 역할을 수행하는 리드 프레임의 부분에 부착된다. 이러한 리드 프레임의 부분은 다이 패드(또한 다이 패드, 다이 패들, 열 스프레더, 또는 열 싱크로서 알려진)로서 알려진다. 특정 반도체 소자 패키지들에 있어서, 다이 패드는 패키지의 표면에 노출된다. 다이 패드가 노출되면, 다이와 패키지 외부 환경 간의 열 전달은 향상된다. 그러나, 다이 패드는 패키지의 표면에 노출되기 때문에, 다이 패드의 노출된 표면을 지지하기 위한 몰딩 컴파운드는 존재하지 않으면, 단계들은 다이 패드가 패키지로부터 제거되지 않음을 보장하기 위해 취해져야 한다.
다이 패드가 패키지로부터 제거되는 것을 방지하는 한 방법은 미국 특허 제6,143,981호에 설명된다. 미국 특허 제6,143,981호는 다이 패드 및 리드들이 인캡슐런트(encapsulant)를 보증하기 위해 재진입 부분들 및 거친 부분들을 포함하는 측면들을 갖는 패키지에 관한 것이다. 재진입 부분들 및 거친 부분들은 플라스틱 캡슐화 물질에 대한 다이 패드 및 탭들의 접속을 향상시킨다.
다이 패드가 패키지로부터 제거되는 것을 방지하는 또 다른 방법은 미국 특허 제6,281,568호에 설명된다. 미국 특허 제6,281,568호는 다이 패드 및 리드들의 하부 표면들이 다이 패드에는 주변 부분의 두께를 통과하여 부분적으로 에칭하는 에칭 단계에 의해 스텝 프로파일(stepped profile)이 제공되고, 또한 리드들의 부분들의 두께를 통과하여 부분적으로 에칭하는 패키지에 관한 것이다. 인캡슐런트 물질은 상술된 에칭 단계에 의해 형성된 다이 패드 및 리드들의 리세스된 실질적으로 수평 표면들 아래에 채우고, 그에 의해 다이 패드 및 리드들이 패키지 몸체로부터 수직으로 당겨지는 것을 방지한다.
미국 특허 제6,143,981호 및 미국 특허 제6,281,568호에 설명된 솔루션들이 특정 애플리케이션들을 위해 수용될 수 있지만, 그것들이 결점들이 없는 것은 아니다. 예를 들면, 다이 패드의 측 표면들에서 반 에칭된 스텝들 또는 재진입 부분들은 특정 조건들 하에서 또는 특정 애플리케이션들을 위해서 패키지들 내 다이 패드를 보유하는데 충분히 강력하지 않을 수 있다. 또 다른 예에서, 미국 특허 제6,525,406호에 설명된 바와 같이, 반 에칭된 스텝 또는 재진입 부분의 크기 또는 길이는 수분이 반도체 칩의 주변으로 스며들어가는 것을 완전히 막기에는 불충분하다. 그러므로, 많은 수분이 반도체 칩의 동작 동안 존재하는 고온 상태들 하에서 반도체 칩의 주변에 모여질 수 있다. 수분은 그 후 반도체 패키지의 내부를 통해 광범위하게 펼쳐질 수 있고, 이는 반도체 패키지의 균열을 야기하거나 또는 반도체 패키지의 표면에 융기들이 형성되도록 야기할 수 있다.
이러한 결점을 해결하기 위해, 미국 특허 제6,525,406호는 다이 패드의 상부 및 하부 표면 모두의 주변이 완성된 패키지의 수분 침투 경로를 증가시키기 위해 반 에칭될 것을 제안하며, 여기서 반도체 칩 및 패키지의 하부 표면 간의 수분 침투 경로는 다이 패드 및 몰딩 컴파운드의 인터페이스를 따른다.이러한 솔루션이 완성된 패키지의 수분 침투 경로를 증가시키는데 효과적이지만, 다이 패드의 상부 및 하부 표면 모두의 주변을 반 에칭하는 것은 다이 패드의 주변 둘레를 연장하는 매우 얇은 융기(다이 패드의 두께에 대해)를 야기하며, 이것은 제조 또는 패키지의 사용 동안 깨질 수 있다.
그러므로, 패키지로부터 제거되는 것을 방지하는 노출된 다이 패드를 갖는 패키지에 대한 요구가 여전히 존재한다.
종래 기술의 상술된 결점들은 반도체 소자 및 몰딩 컴파운드에 의해 적어도 부분적으로 커버되는 전기 도전 리드 프레임을 포함하는 반도체 소자 패키지에 의해 극복 또는 완화된다. 몰딩 컴파운드는 제 1 패키지면(package face), 상기 제 1 패키지 페이스에 대향하는 제 2 패키지면, 및 상기 제 1 및 제 2 패키지면들 사이를 연장하는 패키지 측 면들의 적어도 일부를 형성한다. 전기 도전 리드 프레임은 패키지의 주변 가까이에 배치된 복수의 리드들과 복수의 리드들에 의해 형성된 중심 영역에 배치된 다이 패드를 포함한다. 각각의 리드는 제 1 패키지면에 배치된 제 1 리드 표면과 반도체 소자가 전기적으로 접속되는 본드 사이트(bond site)를 갖는다. 다이 패드는 제 1 패키지면에 배치된 제 1 다이 패드 표면, 및 제 1 다이 패드 표면에 대향하는 제 2 다이 패드 표면을 포함한다. 반도체 소자는 제 2 다이 패드 표면의 중심 영역에 부착되고, 제 2 다이 패드 표면은 다이 패드로부터 밖으로 향하여 연장하고 몰딩 컴파운드와 접촉한다. 몰딩 컴파운드와 접속하는 제 2 표면의 적어도 일부는 몰딩 컴파운드 및 다이 패드 사이에서 점착성을 증가시키기 위해 거칠어진다. 제 2 표면의 거칠어진 부분은 약 0.4 마이크론보다 더 큰, 보다 바람직하게는 약 0.5 마이크론보다 큰 평균 거칠기(Ra)를 가질 수 있다.
또 다른 양상에 있어서, 제 1 복수의 홈들은 제 2 다이 패드 표면에 배치되며, 제 1 복수의 홈들에서 각각의 홈은 일반적으로 각각의 다이 패드 측 표면에 평행하여 그로부터 옵셋(offset)되어 연장하고 각각의 다이 패드 측 표면과 반도체 소자 사이에 위치된다. 홈들의 깊이는 다이 패드의 프로파일 높이의 약 30% 내지 약 70% 사이, 보다 바람직하게는 다이 패드의 프로파일 높이의 약 40% 내지 약 60% 사이에 있을 수 있다. 제 2 복수의 홈들은 제 2 다이 패드 표면에 배치될 수 있으며, 제 2 복수의 홈들에서 각각의 홈은 제 1 복수의 홈들에서의 홈에서 각각의 다이 패드 측 표면으로 연장한다.
또 다른 양상에 있어서, 적어도 하나의 제 1 홈은 제 1 다이 패드 표면을 가로질러 배치되며, 적어도 하나의 제 1 홈은 반도체 소자 아래로 연장한다. 적어도 하나의 제 1 홈의 깊이는 다이 패드의 프로파일 높이의 약 30% 내지 약 70% 사이, 보다 바람직하게는 다이 패드의 프로파일 높이의 약 40% 내지 약 60% 사이에 있을 수 있다. 복수의 제 2 홈들은 제 1 다이 패드 표면에 배치될 수 있으며, 복수의 제 2 홈들에서 각각의 제 2 홈은 일반적으로 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어 연장한다. 다이 패드는 그것을 통해서 배치된 적어도 하나의 개구를 포함하여, 이것은 몰딩 컴파운드를 수신하기 위해 제 1 및 제 2 홈들 중 적어도 하나에 위치되는 적어도 하나의 개구를 갖는다.
실시예들 중 임의의 하나에서, 다이 패드는 또한 그로부터 연장하는 타이 바들(tie bars)을 포함할 수 있으며, 적어도 하나의 립(lip)은 다이 패드의 측 표면으로부터 연장할 수 있다. 또한, 적어도 하나의 개구는 패키지로부터 수분의 배출을 용이하게 하기 위해 적어도 하나의 개구에 놓여 있는 반도체 소자를 가지고, 다이 패드의 제 1 측으로부터 다이 패드의 제 2 측으로 연장할 수 있다.
반도체 소자 패키지를 형상하는 방법은, 패키지의 주변 가까이에 배치된 복수의 리드들, 및 복수의 리드들에 의해 형성된 중심 영역에 배치된 다이패드를 포함하는 전기 도전 리드 프레임을 형성하는 단계; 다이 패드의 제 2 표면의 적어도 일부를 거칠게 하는 단계; 다이 패드의 제 2 표면에 반도체 소자를 부착하는 단계; 반도체 소자에서의 I/O 패드들을 리드에 전기적으로 연결하는 단계; 및 몰딩 컴파운드가 리드 프레임의 제 2 표면의 거칠어진 부분에 부착하고 리드 프레임의 제 2 표면에 대향하는 리드 프레임의 제 1 표면이 몰딩 컴파운드로부터 노출되도록 몰딩 컴파운드를 반도체 소자 및 리드 프레임에 인가하는 단계를 포함한다. 상기 방법은 몰딩 컴파운드를 인가한 후, 복수의 반도체 소자들을 제공하기 위해 복수의 상호 접속된 리드 프레임들을 단일화(singulate)하는 단계를 더 포함한다. 제 2 표면의 거칠어진 부분은 약 0.4 마이크론보다 큰, 보다 바람직하게는 약 0.5 마이크론보다 큰 평균 거칠기(Ra)를 가질 수 있다.
일 양상에 있어서, 방법은 제 1 다이 패드 표면에 복수의 홈들을 형성하는 단계를 포함하여, 복수의 홈들에서 각각의 홈는 일반적으로 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어 연장하며, 각각의 다이 패드 측 표면 및 반도체 소자 사이에 위치한다. 방법은 또한 제 2 다이 패드 표면에서 제 2 복수의 홈들을 형성하는 단계를 포함하며, 제 2 복수의 홈들에서 각각의 홈는 제 1 복수의 홈들에서의 홈로부터 각각의 다이 패드 측 표면으로 연장한다.
또 다른 양상에 있어서, 방법은 제 1 다이 패드 표면에 적어도 하나의 제 1 홈를 형성하는 단계를 포함하며, 적어도 하나의 제 1 홈는 반도체 소자 아래로 연장한다. 방법은 또한 제 1 다이 패드 표면에 복수의 제 2 홈들을 형성하는 단계를 포함하며, 제 2 복수의 제 2 홈들에서 각각의 제 2 홈는 일반적으로 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어 연장한다. 방법은 다이 패드를 통해 적어도 하나의 개구를 배치하는 단계를 더 포함하며, 여기서 적어도 하나의 개구는 제 1 및 제 2 홈들 중 적어도 하나에 위치되고 몰딩 컴파운드를 수신한다.
실시예들 중 임의의 하나에서, 다이 패드는 그로부터 연장하는 타이 바들을 더 포함할 수 있고, 상기 방법은, 다이 패드의 제 1 표면으로부터 갈라져 나온 타이 바의 표면을 형성하기 위해 다이 패드의 제 1 표면과 동일 평면상의 타이 바의 표면의 일부를 에칭하는 단계를 더 포함할 수 있다. 상기 방법은 또한 다이 패드의 측 표면에서 적어도 하나의 립을 형성하는 단계를 포함할 수 있다. 또한, 적어도 하나의 개구는 다이 패드의 제 1 측으로부터 다이 패드의 제 2 측으로 연장할 수 있고, 반도체 소자는 패키지로부터 수분의 배출을 용이하게 하기 위해 적어도 하나의 개구에 놓인다.
본 발명의 하나 이상의 실시예들에 대한 상세들은 첨부한 도면들과 이하의 설명에 설명된다. 본 발명의 다른 특징들, 목적들, 및 이점들은 상세한 설명 및 도면들, 및 청구항들로부터 분명해질 것이다.
본 발명은 동일한 요소들이 동일한 부호를 갖는 첨부 도면들과 함께 취해진 다음의 상세한 설명으로부터 보다 완전히 이해될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 쿼드(quad), 노-리드, 와이어본딩 반도체 소자 패키지의 부분적으로 절단된, 상부 투시도.
도 2는 도 1의 반도체 소자 패키지의 단면 입면도.
도 3은 도 1의 반도체 소자 패키지의 리드 프레임의 상부 투시도.
도 4는 도 3의 리드 프레임의 단면 입면도.
도 5는 도 1의 반도체 소자 패키지의 하부 투시도.
도 6a 내지 도 6i는 다양한 조립의 단계들에서 도 1의 반도체 소자 패키지의 단면 입면도를 설명한 도면.
도 7은 본 발명의 제 2 실시예에 따른 쿼드, 노-리드, 와이어본딩 반도체 소자 패키지의 부분적으로 절단된 상부 투시도.
도 8은 도 7의 반도체 소자 패키지의 상면 입면도.
도 9는 본 발명의 제 3 실시예에 따른 듀얼, 노-리드, 와이어본딩 반도체 소자 패키지에 대한 리드 프레임의 상부 투시도.
도 10은 도 9의 리드 프레임의 단면 입면도.
도 11은 다이 패드의 하부 표면에 배치된 홈을 갖는 리드 프레임의 하부 투시도.
도 12는 도 11의 리드 프레임을 포함한 반도체 소자 패키지의 하부 투시도.
도 13은 다이 패드의 하부 표면을 가로질러 배치된 홈들을 갖는 리드 프레임의 하부 투시도.
도 14는 도 13의 리드 프레임을 포함한 반도체 소자 패키지의 하부 투시도.
도 15는 다이 패드의 하부 표면을 가로질러 비스듬히 배치된 홈들을 갖는 리드 프레임의 하부 투시도.
도 16은 도 15의 리드 프레임을 포함한 반도체 소자 패키지의 하부 투시도.
도 17은 그것을 통해 배치된 복수의 개구들을 포함한 리드 프레임의 상부 투시도.
도 18은 다이 패드의 하부 표면을 가로질러 배치된 홈들을 나타내는, 도 17의 리드 프레임의 하부 투시도.
도 19는 도 17 및 도 18의 리드 프레임을 포함한 반도체 소자 패키지의 하부 투시도.
도 20a 내지 도 20g는 다양한 조립의 단계들에서 도 11의 반도체 소자 패키 지의 단면 입면도를 설명한 도면.
도 1은 본 발명의 제 1 실시예에 따른 쿼드, 노-리드, 와이어본딩 반도체 소자 패키지(10)의 부분적으로 절단된, 상부 투시도이며, 도 2는 반도체 소자 패키지(10)의 단면 입면도이다. 도 1 및 도 2를 참조하면, 반도체 소자 패키지(10)는 하부(제 1) 패키지면(12), 하부 패키지면(12)에 대향하는 상부(제2) 패키지면(14), 및 하부 패키지면(12)과 상부 패키지면(14) 사이로 연장하는 패키지 측면들(16)을 갖는다. 다양한 패키지면들은 전기 도전 리드 프레임(22)의 부분들 및 반도체 소자 (다이)(20)를 커버하는, 몰딩 컴파운드(18)에 의해 부분적으로 형성된다. 전기 도전 리드 프레임(22)은 복수의 리드들(23)을 포함한다. 리드들(23)의 각각은 하부 패키지면(12)에 배치된 제 1 리드 표면(26)과 제 1 리드 표면(26)에 대향하는 본드 사이트(28)를 갖는다. 도시된 실시예에서, 본드 사이트들(28)은 와이어들(40)을 통해 다이(20)에서 연관된 입력/출력 I/O 패드들(38)에 전기적으로 연결된다.
다이 지지 패드(다이 패드)(30)는 복수의 리드들(23)에 의해 형성된 중심 영역에 위치한다. 다이 패드(30)의 제 1(하부) 표면(34)은 하부 패키지면(14)에 노출되고, 다이(20)는 다이 패드(30)의 제 2(상부) 표면(27)에 부착된다. 다이 패드(30)는 그 위에 형성된 본드 사이트들(23)을 가질 수 있으며 와이어들(40)을 통해 다이(20) 상에 연관된 I/O 패드들(38)에 그리고 리드들(23) 상에서의 본드 사이트들(28)에 전기적으로 연결될 수 있다. 전기 신호들은 각각의 I/O 패드(38), 와이 어(40), 및 리드(23)를 통해 외부 회로 및 다이(20) 사이에 전송된다.
도 3은 리드 프레임(22)의 상부 투시도를 설명하고, 도 4는 리드 프레임(22)의 단면 입면도를 설명한다. 도 3 및 도 4에 도시되는 바와 같이, 타이 바(42)는 다이 패드(30)의 각 코너로부터 연장하고, 립들(lips)(44)은 다이 패드(30)의 각 측 표면으로부터 연장한다. 타이 바들(42)은 그 단부로부터 연장하는 융기들(46)을 갖고 감소된 두께 중심 영역(48)을 갖는 일반적으로 직선 바로서 형성된다. 립들(44)은 다이 패드(30)의 측 표면들로부터 연장하는 감소된 두께 융기들을 포함한다. 타이 바들(42) 및 립들(44)의 감소된 두께는 몰딩 컴파운드(18)가 타이 바들(42) 및 립들(44) 아래로 수신되도록 허용하며, 따라서 타이 바들(42) 및 립들(44)이 몰딩 컴파운드(18)에 다이 패드(30)를 고정시키도록 허용하여 패키지(10)에 다이 패드(30)를 보유하도록 돕는다.
본 발명의 다양한 양상들에 따르면, 다이 패드(30)는 패키지(10)에 다이 패드(30)를 안전하게 하고 다이(20) 주변으로 수분이 침투하는 것을 방지하도록 돕는 부가적인 특징들을 포함한다. 도 1에서 가장 잘 이해되는 바와 같이, 다이 패드(30)는 제 2 다이 패드 표면(27)이 다이(20)로부터 외부를 향해 연장하고 몰딩 컴파운드(18)를 접촉하도록 다이(20)의 것보다 큰 주변 길이를 갖는다. 몰딩 파운드(18)를 접촉하는 제 2 다이 패드 표면(27)의 적어도 일부는 몰딩 파운드(18)에 대한 다이 패드(30)의 점착성을 향상시키기 위해 거칠어진다. 또한, 다이 패드(30)가 다이(20)로부터 외부를 향해 연장하기 때문에, 수분 침투 경로가 증가된다.
또한, 도 3 및 도 4에 잘 이해되는 바와 같이, 다이 패드(30)는 또한 제 2 다이 패드 표면(27)에 배치된 제 1 복수의 홈들(50)을 포함한다. 각각의 홈(50)은 일반적으로 각각의 다이 패드(30) 측 표면에 평행하고 그로부터 옵셋되어 연장하며 각각의 다이 패드(30) 측 표면과 반도체 소자(20) 사이에 위치된다(도 1). 도 2에 도시되는 바와 같이, 홈들(50)은 몰딩 컴파운드(18)를 수신하여 몰딩 컴파운드(18)에 대해 다이 패드(30)를 잠그도록(lock) 돕는다. 또한, 홈들(50)은 다이 패드(30)의 수분 침투 경로를 증가시킨다. 도시된 실시예에서, 홈들(50)의 각각은 인접한 홈들(50)이 다이 패드(30)의 코너들 가까이에서 교차하도록 다이 패드(30)의 전체 폭을 따라 연장한다. 제 2 복수의 홈들(52)은 제 2 다이 패드 표면(27)에 배치될 수 있고, 각각의 홈(52)은 홈(50)에서 각각의 다이 패드(30) 측 표면으로 연장한다. 제 2 홈들(52)은 몰딩 컴파운드(18)를 수신하고 또한 몰딩 컴파운드에 대해 다이 패드(30)를 잠그도록 돕는다.
도 1 및 도 2를 참조하면, 리드들(23)은 몰딩 컴파운드(18)에 리드들을 고정시키도 그로부터 연장하는 립들(56)을 포함한다. 리드들(23)은 서로로부터 및 다이 패드(30)로부터 리드들(23)을 전기적으로 분리하기 위해 서로로부터 및 다이 패드(30)로부터 떨어져 공간을 둔다. 도시된 실시예에서, 리드 프레임(22)은 다이 패드(30)의 네 개의 측들의 각각에 배치되는 네 개의 리드들(23)을 포함한다. 그러나, 리드들(23)의 수 및 위치는 특정 애플리케이션에 대해 요구되는 대로 변경될 수 있음을 이해할 것이다. 예를 들면, 리드 프레임(22)은 이하에 설명될 바와 같이, 듀얼, 노-리드 반도체 패키지에서 사용하기 위한 다이 패드(30)의 대향 측들에 배치되는 두 개의 리드들(23)의 세트들을 포함할 수 있다.
도 5는 패키지(20)의 하부 투시도이다. 도 5에 도시되는 바와 같이, 각 리드(23)의 리드 표면(26) 및 다이 패드(30)의 제 1 표면(34)은 패키지(10)의 하부면(12)에 노출된다. 또한, 타이 바들(42)의 단부에서 융기들(46)의 하부 표면들이 하부면(12)에 노출된다. 패키지(10)는 다이 패드의 제 1 표면(34) 및 접촉 표면들(26)의 임의의 하나에서 인쇄 회로 기판과 같은 외부 회로, 또 다른 반도체 소자 패키지, 또는 테스트 소자에 전기적으로 연결될 수 있다.
도 4 및 도 5에서 외견상으로 보여지는 바와 같이, 다이 패드(30)는 그 안에 배치되고 다이 패드(30)의 제 1 표면()34)으로부터 다이 패드(30)의 제 2 표면(27)으로 연장하는 적어도 하나의 개구(58)를 포함할 수 있다. 적어도 하나의 개구(58)는 다이(20) 아래에 위치하며, 다이(20)는 패키지(10)에 의해 흡수된 수분의 배출을 용이하게 하기 위해 적어도 하나의 개구(58)에 놓인다.
이제 도 6a 내지 도 6h를 참조하면, 패키지(10)가 다양한 조립의 단계들로 도시된다. 도 6a에 도시되는 바와 같이, 하나 이상의 리드 프레임(22)은 패키지들(10)의 동시 조립을 허용하기 위해 상호 접속될 수 있다. 도 6a가 상호 접속된 리드 프레임들(22)을 도시하는 동안, 임의의 수의 리드 프레임들은 다수의 패키지들(10)의 조립을 위해 상호접속될 수 있음을 고려한다. 그것은 또한, 패키지들(10)이 개별적으로 조립될 수 있음을 고려한다.
리드 프레임들(22)은 임의의 적절한 도전 시트로부터 형성될 수 있으며, 바람직하게는 그리 또는 구리계 합금이다. 구리계 합금에 의해서, 그것은 물질이 구리의 50% 중량 이상을 포함함을 의미한다. 리드 프레임들(22)을 형성하는 도전 물 질의 시트는 다이 패드(30) 및 접촉들(23)의 원하는 프로파일 높이와 동일한 프로파일 높이 "h"를 갖는다.
다이 패드(30), 리드들(23), 다이 패드(30)에서의 개구들(58), 및 타이 바들(42)(도 3)을 포함한 리드 프레임(22)의 특징들은 스탬프, 화학 에칭, 레이저 절제 등과 같은 임의의 알려진 방법을 이용하여 형성될 수 있다. 이들 특징들의 각각에 형성된 다양한 리세스들(recesses)은 화학 에칭 또는 레이저 절제와 같은 제어된 감산 프로세스를 이용하여 형성되는 것이 바람직하다. 예를 들면, 리드들(23)의 접촉 표면(26) 및 다이 패드(30) 및 타이 바들(42)(도 4)의 제 1 표면(34)을 형성하려고 하는 각 표면은 중심 영역(48) 타이 바들(42)(도 3) 및 립들(44 및 56)의 원하는 두께 "t"로 남아있는 표면 아래의 두께를 감소시키기 위해 유효 시간 동안 적절한 에천트로 노출된 남아 있는 표면 및 화학 레지스트로 코팅될 수 있다. 립들(44 및 56) 및 타이 바들(42)의 중심 영역(48)의 두께 "t"는 다이 패드(30)의 프로파일 높이 "h"의 약 30% 내지 약 70% 사이일 수 있으며, 보다 바람직하게는 다이 패드(30)의 프로파일 높이 "h"의 약 40% 내지 약 60% 사이일 수 있다.
유사하게, 이들 구조들의 의도된 상부 표면들은 그 후 화학 레지스트, 및 접촉들(26)의 아웃보드 단부에서 감소된 두께 부분 및 다이 패드(30)에 홈들(50 및 52)을 형성하기 위해 물질을 제거하도록 유효 시간 동안 에천트에 노출된 나머지 표면으로 코팅될 수 있다. 접촉들의 아웃보드 단부에서 감소된 두께 부분의 두께 및 홈들(50)의 깊이는 다이 패드(30)의 프로파일 높이의 약 30% 내지 약 70% 사이일 수 있으며, 보다 바람직하게는 다이 패드(30)의 프로파일 높이의 약 40% 내지 약 60% 사이일 수 있다.
도 6b를 참조하면, 리드 프레임(22)의 특징들 이전 또는 이후에 형성되며, 제 2 다이 패드 표면(27)은 임의의 편리한 방법을 이용하여 거칠어진다. 예를 들면, 제 2 다이 패드 표면(27)은 기계적 연마(예로서, 샌드 블라스팅(sand blasting), 스크래칭, 에칭, 마이크로 에칭 등), 표면 변형(예로서, 펀칭, 머시닝, 조압연(rough rolling)), 또는 화학적 연마를 이용하여 거칠어질 수 있다. 하나의 대표적인 기술은 표면을 거칠게 하기 위해 복수의 구리 또는 산화 구리 수상 융기의 형성을 포함한다. 미국 특허번호 제4,468,293호 및 제4,515,671호는 이러한 처리를 개시한다. 또 다른 전해질 표면 거칠기 처리는 미국 특허번호 제5,800,930호에 개시된 바와 같이 표면으로 구리/니켈 단괴들(nodules)의 증착이다. 또 다른 예에서, 미국 특허번호 제5,114,543호는 구리가 약 30 내지 50℃의 수조 온도에서 약 20 내지 100 초 동안 약 20 내지 100 g/l의 과산화황산암모늄을 포함한 수용액에 담궈지는 화학적 연마 (에칭) 프로세스를 설명한다.
제 2 다이 패드 표면(27)은 바람직하게는 약 0.4 마이크론(㎛)보다 더 큰, 보다 바람직하게는 약 0.5 마이크론보다 더 큰 평균 거칠기(Ra)를 갖는다. 평균 표면 거칠기는 측정 길이 내의 중심선으로부터 거칠기 프로파일의 모든 절대 거리들의 산술적 평균값으로 정의된다. 거칠기 프로파일은 다이아몬드 바늘(stylus)을 갖는 프로파일미터(profilometer)를 이용하여 결정된다.
도 6c를 참조하면, 리드 프레임(22)이 형성된 후, 리드들(23) 상의 본드 사이트들(36) 및 다이 패드(30) 상의 본드 사이트들(32)은 본드 와이어로 본딩을 용 이하게 하기 위해 재료를 가지고 도금(plate)될 수 있다. 예를 들면, 본드 사이트들(34 및 36)은 니켈, 팔라듐, 금, 은 중 하나 이상 및 임의의 다른 와이어본딩 가능한 야금(metallurgy)으로 도금될 수 있다.
도 6d를 참조하면, 와이어본딩, 각 리드(23)의 리드 표면(26), 다이 패드(30)의 제 1 표면, 및 타이 바(42)의 하부 표면들의 준비로, 융기들(46)(도 3)이 표면(70)에 안전해진다. 도시된 실시예에서, 표면(70)은 접착 테이프에 형성된다. 다음으로, 다이(20)는 땜납, 에폭시, 양면 접착 테이프 등과 같은 임의의 편리한 방법을 사용하여 다이 패드(30)에 안전해진다.
도 6e를 참조하면, 다이(20)가 다이 패드(30)에 안전해진 후, 와이어들(40)은 다이(20) 상에 I/O 패드들(38) 및 각각 리드들(23 및 다이 패드(30) 상에 본드 사이트들(36, 32) 사이에 개별적으로 접속된다. 예를 들면, 와이어본딩은 압력 및 초음파 진동 버스트들이 야금 냉간 용접(metallurgical cold weld)을 형성하기 위해 적용되는 초음파 본딩, 압력 및 증가된 온도의 결합이 용접을 형성하기 위해 적용되는 열압착 본딩(thermocompression bonding), 또는 압력, 상승된 온도, 및 초음파 진동 버스트들의 결합이 용접을 형성하기 위해 적용되는 열초음파 본딩을 이용하여 수행될 수 있다. 본딩에 사용된 와이어(40)의 유형은 금, 금 합금, 알루미늄, 또는 알루미늄 합금으로 이루어지는 것이 바람직하다. 와이어본딩에 대한 대안으로서, 테이프 자동 본딩(TAB)이 사용될 수 있다.
도 6f를 참조하면, 와이어본딩이 완료된 후, 다이(20), 리드 프레임(22), 및 본드 와이어들(40)은 몰딩 컴파운드(18)로 커버된다. 몰딩 컴파운드(18)는 트랜스 퍼 또는 주입 몰딩 프로세스와 같은 임의의 편리한 기술을 이용하여 사용될 수 있다. 몰딩 컴파운드는 약 250℃ 내지 약 300℃ 사이에서의 흐름 온도를 갖는, 전기 절연 물질, 바람직하게는 에폭시와 같은 폴리머 몰딩 수지이다. 몰딩 컴파운드(18)는 또한 저온 열적 글래스 복합물일 수 있다.
도 6g를 참조하면, 코팅 후, 상호접속된 패키지들(10)은 표면(70)으로부터 분리되고 접촉 표면들(26)은 외부 전기 회로와의 전기 접속을 용이하게 하기 위해 물질로 도금될 수 있다. 예를 들면, 접촉 표면들(26)은 니켈, 팔라듐, 금, 은, 및 임의의 다른 적합한 물질 중 하나 이상으로 도금될 수 있다. 상호접속된 패키지들(10)은 그 후 도 6h에 도시되는 바와 같이, 블레이드(blade), 워터 제트 등으로 절단(sawing)함으로써 단일화된다.
다이 패드(30)는 립들(44) 및 타이 바들(42)을 사용하거나 또는 사용하지 않고, 거칠어진 표면(27) 및 홈들(50, 52) 중 임의의 하나 또는 둘 모두를 통합시킬 수 있음을 고려한다. 예를 들면, 도 7은 본 발명의 제 2 실시예에 따른 쿼드, 노-리드, 와이어본딩 반도체 소자 패키지(100)의 부분적으로 절단된 상부 투시도이며, 도 8은 반도체 소자 패키지(100)의 단만 입면도이다. 도 7 및 도 8의 패키지(100)는 패키지(100)의 리드 프레임(122)이 패키지(10)의 리드 프레임(22)에서 발견된 바와 같이, 다이 패드(30)가 측들로부터 튀어나온 립들(44)을 포함하지 않는다는 것을 제외하고, 도 1 내지 도 6에 도시된 패키지(10)와 대체로 유사하다. 리드 프레임(22)과 같이, 리드 프레임(122)은 다이 패드(30)에 배치된 거칠어진 표면(27) 및 채널들(50, 52)을 포함하며, 이것은 몰딩 컴파운드(18)에 대해 다이 패드(30)를 안전하게 하는데 효과적이다.
그것은 또한 리드들(23)의 수 및 위치가 특정 애플리케이션을 위해 요구되는 대로 변경될 수 있음을 고려한다. 예를 들면, 도 9는 본 발명의 제 3 실시예에 따른 듀얼, 노-리드, 와이어본딩 반도체 소자 패키지를 위한 리드 프레임(222)의 상부 투시도이고, 도 10은 리드 프레임(222)의 단면 입면도이다. 도 9 및 도 10의 리드 프레임(222)은 리드 프레임(222)이 리드 프레임(22)에서와 같이, 모든 네 개의 측들에서보다는 다이 패드(30)의 두 측들에 배치된 리드들(23)을 포함한다는 것을 제외하고, 도 1 내지 도 6에 도시된 리드 프레임(22)과 대체로 유사하다. 또한, 리드 프레임(22)에서의 다이 패드(30)와 달리, 리드 프레임(222)에서의 다이 패드(30)는 네 개의 측들보다는 다이 패드(30)의 단지 두 측들 상에 채널들(50, 52) 및 탭들(44)을 포함하고 타이 바들(42)은 코너들보다는 다이 패드(30)의 측들로부터 연장한다. 리드 프레임(22)과 마찬가지로, 리드 프레임(222)은 다이 패드(30)에 배치된 채널들(50, 52) 및 거칠어진 표면(27)을 포함한다. 이전 실시예들과 같이, 다이 패드(30)는 립들(44) 및 타이 바들(42)을 사용하거나 또는 사용하지 않고 거칠어진 표면(27) 및 홈들(50, 52) 중 임의의 하나 또는 둘 모두를 통합시킬 수 있다.
상술된 본 발명의 양상들은 다이 패드가 패키지로부터 제거되는 것을 방지하고, 수분이 반도체칩의 주변으로 침투하는 것을 방지하는 노출된 다이 패드를 갖는 패키지를 제공한다. 다이(20)로부터 돌출되도록 다이 패드(30)의 주변을 증가시킴으로써 그리고 다이 패드(30)의 제 2 표면(27)을 거칠게 함으로써, 몰딩 컴파운 드(18)에 대한 다이 패드(30)의 점착성은 향상되고 수분 침투 경로(즉, 다이 패드(30) 및 몰딩 컴파운드(18)의 인터페이스를 따라 수분이 이동하는 거리)는 증가된다. 제 2 다이 패드 표면(26)에서의 제 1 복수의 홈들(50)을 배치함으로써, 몰딩 컴파운드(18)에 대한 다이 패드(30)의 점착성이 더욱 향상되고 수분 침투 경로는 더욱 증가된다. 더욱이, 몰딩 컴파운드(18)에 대한 다이 패드(30)의 점착성은 제 2 다이 패드 표면(26)에서 제 2 복수의 홈들(52)의 부가로 증가된다.
도 11은 본 발명의 또 다른 양상에 따른 리드 프레임(322)의 하부 투시도를 설명하고, 도 12는 리드 프레임(322)을 포함한 패키지(300)의 하부 투시도를 설명한다. 도 11에 도시된 바와 같이, 리드 프레임(322)은 다이 패드(33) 주변에 배치되고 그로부터 이격된 복수의 리드들(23)을 포함한다. 다이 패드(33)의 각 코너로부터 타이 바(42)가 연장되고, 다이 패드(330)의 각 측 표면으로부터 립들(44)이 연장된다. 타이 바들(42)은 그 단부로부터 연장하는 융기들(46)을 갖고 감소된 두께의 중심 영역(48)을 갖는 일반적으로 직선 바로서 형성된다. 립들(44)은 다이 패드(330)의 측 표면들로부터 연장하는 감소된 두께 융기들을 포함한다. 타이 바들(42) 및 립들(44)의 감소된 두께는 도 12에 도시되는 바와 같이, 몰딩 컴파운드(18)로 하여금 타이 바들(42) 및 립들(44) 하에 수신되도록 허용하여 타이 바들(42) 및 립들(44)이 몰딩 컴파운드(18)에 다이 패드(330)를 고정시키도록 허용하고 패키지(300)에 다이 패드(330)를 유지하도록 돕는다.
도 11을 다시 참조하면, 리드들(23)은 서로로부터 및 다이 패드(330)로부터 리드들(23)을 전기적으로 분리시키기 위해 서로로부터 및 다이 패드(330)로부터 이 격된다. 도시된 실시예에서, 리드 프레임(322)은 다이 패드(330)의 네 측들의 각각에 배치된 세 개의 리드들(23)을 포함한다. 그러나, 리드들(23)의 수 및 위치는 특정 애플리케이션을 위해 요구되는 대로 변경될 수 있음을 이해할 것이다. 예를 들면, 리드 프레임(322)은 도 10을 참조하여 상술된 것과 유사하게, 듀얼, 노-리드, 반도체 패키지에서 사용하기 위한 다이 패드(330)의 반대 측들에 배치된 두 세트들의 리드들(23)을 포함할 수 있다.
도 12에 도시되는 바와 같이, 각 리드(23)의 리드 표면(26) 및 다이 패드(330)의 제 1 표면(34)은 패키지(300)의 하부 면(12)에 노출된다. 또한 하부면(12)에 타이 바들(42) 중 하나로부터 연장되는 포스트(47)가 노출된다. 패키지(300)는 다이 패드(330)의 제 1 표면(34) 및 접촉 표면들(26) 중 임의의 하나에서, 인쇄 회로 기판과 같은 외부 회로, 또 다른 반도체 소자 패키지, 또는 테스트 소자에 전기적으로 접속될 수 있다. 포스트(47)는 패키지(300)가 외부 회로에 전기적으로 접속될 때 패키지(300)의 적절한 방위를 보장하기 위해 사용될 수 있다.
도 1을 참조하여 이전 설명된 바와 유사하게, 다이 패드(330)는 다이 패드(330)를 통해 배치되고 다이 패드(330)의 상부 (제 2) 표면(27)에서 다이 패드(330)의 하부 (제 1) 표면(34)으로 연장하는 적어도 하나의 개구(58)(외견상으로 도시된)를 포함할 수 있다. 적어도 하나의 개구(58)는 패키지(300)에 의해 흡수된 수분의 배출을 용이하게 하기 위해 패키지(300) 내부의 다이 아래에 위치된다.
본 발명의 다양한 양상들에 따르면, 다이 패드(330)는 패키지(300)에서의 다이 패드(330)를 보호하도록 돕는 부가적인 특징들을 포함한다. 도 11에 도시되는 바와 같이, 다이 패드(330)는 제 1 (하부) 다이 패드 표면(34)을 가로질러 배치되고 다이가 위치하는 다이 패드(330)의 부분 아래로 연장하는 제 1 홈(350)을 포함한다. 도 12에 도시되는 바와 같이, 제 1 홈(350)은 패키지(300)에서 다이 패드(330)를 보호하도록 돕기 위해 몰딩 컴파운드(18)를 수신한다.
도 13 내지 도 16은 다이 패드(330)의 하부에 제 1 홈들(350)의 대안적 구성들을 설명한다. 예를 들면, 도 13은 두 개의 제 1 홈들(350)이 제 1 다이 패드 표면(34)을 가로질러 배치되고 다이 패드(330)의 일 측 에지로부터 다이 패드(330)의 대향 에지로 연장하는 실시예를 설명한다. 도 14는 도 13의 리드 프레임(322)을 포하한 패키지(300)의 하부 투시도를 설명한다. 또 다른 실시예에서, 도 15는 두 개의 제 1 홈들(350)이 제 1 다이 패드 표면(34)을 가로질러 배치되고 다이 패드(330)의 일 코너로부터 다이 패드(330)의 대향 코너로 연장하는 실시예를 설명한다. 도 16은 도 15의 리드 프레임(322)을 포함한 패키지(300)의 하부 투시도를 설명한다. 본 명세서에 설명된 다양한 실시예들에서, 다이 패드(330)는 하나 또는 두 개의 제 1 홈들(350)을 포함하지만, 임의의 수의 제 1 홈들(350)이 사용될 수 있음을 고려한다. 예를 들면, 3, 4, 5, 6개 등의 제 1 홈들(350)이 사용될 수 있다. 보다 많은 수의 제 1 홈들(350)이 몰딩 컴파운드(18) 내에 다이 패드(330)를 보다 양호하게 보호하도록 제공되지만, 제 1 홈들(350)의 수의 증가는 또한 다이 패드(330)의 노출된 표면(34)에서의 감소를 야기할 수 있고, 그 결과 다이 패드(330)의 열 분산 능력을 감소시킨다. 따라서, 제 1 홈들(350)의 수는 특정 애플리케이션의 요건들에 기초하여 선택된다.
도 17 및 도 18은 제 2 홈들(352)이 제 1 홈들(350) 이외에 다이 패드(330)의 제 1 (하부) 표면(34)을 가로질러 배치되는 다이 패드(330)의 실시예에 대한 상부 및 하부 투시도들을 각각 설명한다. 도 18에서 가장 잘 이해되는 바와 같이, 각각의 제 2 홈(352)은 일반적으로 다이 패드(330)의 각각의 측 표면에 평행하고 그로부터 옵셋되어 연장한다. 복수의 개구들(354)은 제 2 홈들(352)에 위치되며, 그것은 제 1 (하부) 표면(34)에서 제2 (상부) 표면(27)으로 다이 패드(330)를 통해 연장한다. 개구들(354)은 또한 홈들(352)의 교차점에 위치될 수 있고, 따라서 개구들(354)은 다이 패드(330)의 코너들에 위치된다.
도 19는 도 17 및 도 18의 다이 패드(330)를 포함한 패키지(300)의 하부 투시도를 설명한다. 도 19에 도시되는 바와 같이, 제 1 홈(350) 및 제 2 홈(352)은 패키지(300)에서 다이 패드(330)를 보호하도록 돕기 위해 몰딩 컴파운드(18)를 수신한다. 또한, 몰딩 컴파운드(18)는 패키지(300)에서 다이 패드(330)를 더욱 보호하기 위해 개구들(354)(도 18) 내에 수신된다.
이제, 도 20a 내지 도 20g를 참조하면, 패키지(300)는 다양한 조립 단계들에 도시된다. 도 20a에 도시되는 바와 같이, 하나 이상의 리드 프레임(322)은 패키지들(330)의 동시 조립을 허용하기 위해 상호접속될 수 있다. 도 6a가 두 개의 상호 접속된 리드 프레임들(322)을 도시하지만, 임의의 수의 리드 프레임들(322)이 다수의 패키지들(330)의 조립을 위해 상호접속될 수 있음을 고려한다. 패키지들(300)은 개별적으로 조립될 수 있음을 또한 고려한다.
리드 프레임들(322)은 임의의 적합한 도전체, 바람직하게는 구리 또는 구리 합금의 시트로부터 형성될 수 있다. 구리 합금에 의해, 그 물질은 50% 중량 이상의 구리를 포함함을 의미한다. 리드 프레임들(322)을 형성하는 도전 물질의 시트는 다이 패드(330) 및 접촉들(23)의 원하는 프로파일 높이와 동일한 프로파일 높이 "h"를 갖는다.
다이 패드(330), 리드들(23) 및 다이 패드(30)에서의 개구들(58), 및 타이 바들(42)(도 11)을 포함한, 리드 프레임(322)의 특징들은 스탬프, 화학적 에칭, 레이저 절제 등과 같은 임의의 알려진 방법을 이용하여 형성될 수 있다. 유사하게, 다이 패드(330)를 통과하여 배치된 개구들(354)(도 17 및 도 18)은 그러한 방법들을 이용하여 형성될 수 있다. 이들 특징들의 각각에 형성된 다양한 리세스들은 화학적 에칭 또는 레이저 절제와 같은 제어된 제거 프로세스를 이용하여 형성되는 것이 바람직하다. 예를 들면, 리드들(23)의 접촉 표면들(26) 및 다이 패드(330)와 타이 바들(42)(도 11)의 제 1 표면(34)을 형성하려고 의도된 각각의 표면은 나머지 표면 아래의 두께를 립들(44 및 56) 및 타이 바들(42)(도 11)의 중심 영역(48)의 원하는 두께 "t"로 감소시키기 위해 유효 시간 동안 적합한 에천트에 노출된 화학적 레지스트 및 나머지 표면으로 코팅될 수 있다. 립들(44 및 56) 및 타이 바들(42)의 중심 영역(48)의 두께 "t"는 다이 패드(330)의 프로파일 높이 "h"의 약 30% 내지 약 70% 사이, 보다 바람직하게는 다이 패드(330)의 프로파일 높이 "h"의 약 40% 내지 약 60% 사이일 수 있다. 더욱이, 나머지 표면은 원하는 깊이 "d"의 제 1 홈들(350) 및 제 2 홈들(352)(도 17 및 도 18)을 생성하기 위해 유효 시간 동안 적합한 에천트에 노출될 수 있다. 제 1 홈(350) 및 제 2 홈(352)의 깊이 "d"는 다 이 패드(330)의 프로파일 높이의 약 30% 내지 약 70% 사이, 보다 바람직하게는 다이 패드(330)의 프로파일 높이의 약 40% 내지 약 60% 사이일 수 있다.
도 20b를 참조하면, 리드 프레임(322)이 형성된 후, 리드들(23) 상의 본드 사이트들(36) 및 다이 패드(330) 상의 본드 사이트들(32)이 본드 와이어로 본딩하기 용이하게 하기 위해 물질로 도금될 수 있다. 예를 들면, 본드 사이트들(32 및 36)은 니켈, 팔라듐, 금, 은, 및 임의의 다른 와이어본딩 가능한 야금 중 하나 이상으로 도금될 수 있다.
도 20c를 참조하면, 와이어본딩을 준비하여, 각 리드(23)의 리드 표면(26) 및 다이 패드(330)의 제 1 표면(34)은 표면(70)에 안전해진다. 도시된 실시예에서, 표면(70)은 접착 테이프에 형성된다. 다음으로, 다이(20)는 땜납, 에폭시, 양면 접착 테이프 등과 같은 임의의 편리한 방법을 이용하여 다이 패드(330)에 안전해진다. 개구(58)가 존재하는, 도 20c에 도시되는 바와 같이, 다이(20)는 그것이 개구(58)에 놓이도록 위치된다.
도 20d를 참조하면, 다이(20)가 다이 패드(330)에 안전해진 후, 와이어들(40)은 다이(20) 상의 I/O 패드들(38) 및 리드들(23)과 다이 패드(330) 상의 본드 사이트들(36, 32) 사이에 개별적으로 접속된다. 예를 들면, 와이어본딩은 압력 및 초음파 진동 버스트들이 야금 냉간 용접을 형성하기 위해 적용되는 초음파 본딩, 압력 및 상승된 온도의 결합이 용접을 형성하기 위해 적용되는 열압착 본딩, 또는 압력, 증가된 온도, 및 초음파 진동 버스트들의 결합이 용접을 형성하기 위해 적용되는 열초음파 본딩을 이용하여 수행될 수 있다. 본딩에 사용된 와이어(40)의 유형은 금, 합금, 알루미늄, 또는 알루미늄 합금으로부터 이루어지는 것이 바람직하다. 와이어본딩에 대한 대안으로서, 테이트 자동 본딩(TAB)이 사용될 수 있다.
도 20e를 참조하면, 와이어본딩이 완료된 후, 다이(20), 리드들(23), 리드프레임(322), 및 본드 와이어들(40)이 몰딩 컴파운드(18)로 커버된다. 몰딩 컴파운드(18)는 트랜스퍼, 또는 주입 몰딩 프로세스와 같은 임의의 편리한 기술을 이용하여 사용될 수 있다. 몰딩 컴파운드는 약 250℃ 내지 약 300℃ 사이의 범위에서의 흐름 온도를 갖는, 전기 절연 물질, 바람직하게는 에폭시와 같은 폴리머 몰딩 수지이다. 몰딩 컴파운드(18)는 또한 저온 열적 글래스 복합물일 수 있다.
도 20f를 참조하면, 코팅 후, 상호접속된 패키지들(300)은 표면(70)으로부터 분리되고 접촉 표면들(26)은 외부 전기 회로와의 전기 접속을 용이하게 하기 위해 물질로 도금될 수 있다. 예를 들면, 접촉 표면들(26)은 니켈, 팔라듐, 금, 은, 및 임의의 다른 적합한 물질 중 하나 이상으로 도금될 수 있다. 상호접속된 패키지들(300)은 그 후 도 20g에 도시되는 바와 같이, 블레이드, 워터 제트 등으로 절단함으로써 단일화된다.
다이 패드(330)는 패키지에서 다이 패드를 보호하도록 돕는 상술된 특징들 중 임의의 특징을 포함할 수 있음을 고려한다. 예를 들면, 도 3을 참조하여 설명된 홈들(50, 52) 및 다이 패드 거칠어진 표면(27) 중 하나 또는 둘 모두. 그것은 또한 리드들(23)의 수 및 위치가 특정 애플리케이션을 위해 요구되는 대로 변경될 수 있음을 고려한다. 예를 들면, 리드 프레임(322)은 도 9에 도시된 것과 유사하게, 모든 네 측들보다는 다이 패드(330)의 두 측들에 배치된 리드들(23)을 포함한 듀얼, 노-리드 패키지로서 구성될 수 있다.
본 발명의 다수의 실시예들이 설명되었다. 그럼에도 불구하고, 다양한 변경들이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음을 이해할 것이다. 따라서, 다른 실시예들이 다음 청구항들의 범위 내에 있다.

Claims (21)

  1. 반도체 소자 패키지(10)에 있어서,
    몰딩 컴파운드(18)로서,
    제 1 패키지면(12),
    상기 제 1 패키지면(12)에 대향하는 제 2 패키지면(14), 및
    상기 제 1 패키지면(12) 및 제 2 패키지면(14) 사이를 연장하는 패키지 측면들(16)의 적어도 일부를 형성하는, 상기 몰딩 컴파운드(18);
    상기 몰딩 컴파운드(18)에 의해 적어도 부분적으로 커버된 반도체 소자(20)로서, 복수의 I/O 패드들(38)을 포함하는, 상기 반도체 소자(20); 및
    전기 도전 리드 프레임(22)을 포함하고, 상기 전기 도전 리드 프레임(22)은,
    상기 패키지(10)의 주변 가까이에 배치된 복수의 리드들(23)로서, 각각의 리드(23)는 상기 제 1 패키지면(12)에 배치된 제 1 리드 표면(26)과 상기 I/O 패드들(38)의 적어도 하나가 전기적으로 접속(40)되는 본드 사이트(28)를 갖는, 상기 복수의 리드들(23), 및
    상기 복수의 리드들(23)에 의해 형성된 중심 영역에 배치된 다이 패드(30)를 가지고, 상기 다이 패드(30)는,
    상기 제 1 패키지면(12)에 배치된 제 1 다이 패드 표면(34), 및
    상기 제 1 다이 패드 표면(12)에 대향하는 제 2 다이 패드 표면(27)으로서, 상기 반도체 소자(20)는 상기 제 2 다이 패드 표면(27)의 중심 영역 에 부착되고, 상기 제 2 다이 패드 표면(27)은 상기 다이(20)로부터 외부를 향해 연장하고 상기 몰딩 컴파운드(18)와 접촉하며, 상기 몰딩 컴파운드(18)와 접촉하는 상기 제 2 다이 패드 표면(27)의 적어도 일부는 상기 몰딩 컴파운드(18) 및 상기 다이 패드(30) 사이의 점착성을 증가시키기 위해 거칠어진, 상기 제 2 다이 패드 표면(27)을 포함하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  2. 제 1 항에 있어서,
    상기 제 2 표면(27)의 상기 거칠어진 부분은 약 0.4 마이크론보다 큰 평균 거칠기를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  3. 제 2 항에 있어서,
    상기 제 2 표면(27)의 상기 거칠어진 부분은 약 0.5 마이크론보다 큰 평균 거칠기를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  4. 제 1 항에 있어서,
    상기 다이 패드(30)는 상기 제 2 다이 패드 표면(27)에 배치된 제 1 복수의 홈들(50)을 더 포함하고, 상기 제 1 복수의 홈들(50)에서 각각의 홈은 일반적으로 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어(offset) 연장하며, 상기 각각의 다이 패드 측 표면 및 상기 반도체 소자(20) 사이에 위치되는 것을 특징으로 하는, 반도체 소자 패키지(10).
  5. 제 4 항에 있어서,
    상기 홈들(50)은 상기 다이 패드(30)의 프로파일 높이의 약 30% 내지 약 70% 사이의 상기 제 2 표면(27)에 관한 깊이를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  6. 제 4 항에 있어서,
    상기 다이 패드(30)는 상기 제 2 다이 패드 표면(27)에 배치된 제 2 복수의 홈들(52)을 더 포함하고, 상기 제 2 복수의 홈들(52)에서 각각의 홈은 상기 제 1 복수의 홈들(50)에서의 홈으로부터 각각의 다이 패드 측 표면(27)으로 연장하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  7. 제 1 항에 있어서,
    상기 다이 패드(30)는 상기 제 1 다이 패드 표면(34)을 가로질러 배치된 적어도 하나의 제 1 홈(50)을 더 포함하고, 상기 적어도 하나의 제 1 홈은 상기 반도체 소자(10) 아래로 연장하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  8. 제 8 항에 있어서,
    상기 적어도 하나의 제 1 홈(50)은 상기 다이 패드(30)의 프로파일 높이의 약 30% 내지 약 70% 사이의 상기 제 1 표면(34)에 대한 깊이를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  9. 제 8 항에 있어서,
    상기 다이 패드(30)는 상기 제 1 다이 패드 표면(34)에 배치된 복수의 제 2 홈들(52)을 더 포함하고, 상기 복수의 제 2 홈들(52)에서 각각의 제 2 홈은 일반적으로 각각의 다이 패드 측 표면(27)에 평행하고 그로부터 옵셋되어 연장하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  10. 제 9 항에 있어서,
    상기 다이 패드(30)는 상기 다이 패드(30)를 통과하여 배치된 적어도 하나의 개구(58)를 더 포함하고, 상기 적어도 하나의 개구(58)는 상기 몰딩 컴파운드(18)를 수신하기 위한 상기 제 1 홈(50) 및 상기 제 2 홈(58) 중 적어도 하나에 위치되는 것을 특징으로 하는, 반도체 소자 패키지(10).
  11. 제 1 항에 있어서,
    상기 리드 프레임(22)은 상기 다이 패드(30)로부터 연장하는 타이 바들(tie bars)(42)을 더 포함하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  12. 제 1 항에 있어서,
    상기 다이 패드(30)는 상기 다이 패드(30) 측 표면들의 적어도 하나로부터 연장하는 적어도 하나의 립(lip)(44)을 더 포함하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  13. 제 1 항에 있어서,
    상기 다이 패드(30)는 상기 다이 패드(30)의 상기 제 1 측(34)에서 상기 다이 패드(30)의 상기 제 2 측(27)으로 연장하는 적어도 하나의 개구(58)를 더 포함하고, 상기 반도체 소자(20)는 상기 패키지(10)로부터 수분의 배출을 용이하게 하기 위한 상기 적어도 하나의 개구(58)를 스패닝(spanning)하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  14. 반도체 소자 패키지(10)에 있어서,
    몰딩 컴파운드(18)로서,
    제 1 패키지면(12),
    상기 제 1 패키지면(12)에 대향하는 제 2 패키지면(14), 및
    상기 제 1 패키지면(12) 및 상기 제 2 패키지면(14) 사이를 연장하는 패키지 측면들(16)의 적어도 일부를 형성하는 상기 몰딩 컴파운드(18);
    상기 몰딩 컴파운드(18)에 의해 적어도 부분적으로 커버되는 반도체 소자(20)로서, 복수의 I/O 패드들(38)을 포함하는, 상기 반도체 소자(20); 및
    전기 도전 리드 프레임(32)을 포함하고, 상기 전기 도전 리드 프레임(32)은,
    상기 패키지(10)의 주변 가까이에 배치된 복수의 리드들(23)로서, 각 리드(23)는 상기 제 1 패키지면(12)에 배치된 제 1 리드 표면(26) 및 상기 I/O 패드들(38)의 적어도 하나가 전기적으로 접속되는 본드 사이트(28)를 갖는, 상기 복수의 리드들(23), 및
    상기 복수의 리드들(23)에 의해 형성된 중심 영역에 배치된 다이 패드(30)를 가지고, 상기 다이 패드(30)는,
    상기 제 1 패키지면(12)에 배치된 제 1 다이 패드 표면(34),
    상기 제 1 다이 패드 표면(12)에 대향하는 제 2 다이 패드 표면(27)으로서, 상기 반도체 소자(20)는 상기 제 2 다이 패드 표면(27)의 중심 영역에 부착되는, 상기 제 2 다이 패드 표면(27), 및
    상기 제 2 다이 패드 표면(27)에 배치된 제 1 복수의 홈들(50)로서, 상기 제 1 복수의 홈들(50)에서 각각의 홈은 일반적으로 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어 연장하며, 상기 각각의 다이 패드 측 표면과 상기 반도체 소자(20) 사이에 위치되는, 상기 제 1 복수의 홈들(50)을 포함하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  15. 제 14 항에 있어서,
    상기 홈들(50)은 상기 다이 패드(30)의 프로파일 높이의 약 30% 내지 약 70% 사이의 상기 제 2 표면(27)에 대한 깊이를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  16. 제 14 항에 있어서,
    상기 다이 패드(30)는 제 2 다이 패드 표면(27)에 배치된 제 2 복수의 홈들(52)을 더 포함하고, 상기 제 2 복수의 홈들(52)에서 각각의 홈은 상기 제 1 복수의 홈들(50)에서의 홈으로부터 각각의 다이 패드 측 표면으로 연장하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  17. 반도체 소자 패키지(10)에 있어서,
    몰딩 컴파운드(18)로서,
    제 1 패키지면(12),
    상기 제 1 패키지면(12)에 대향하는 제 2 패키지면(14), 및
    상기 제 1 패키지면(12) 및 상기 제 2 패키지면(14) 사이를 연장하는 패키지 측면들(16)의 적어도 일부를 형성하는 상기 몰딩 컴파운드(18);
    상기 몰딩 컴파운드(18)에 의해 적어도 부분적으로 커버되는 반도체 소자(20)로서, 복수의 I/O 패드들(38)을 포함하는, 상기 반도체 소자(20); 및
    전기 도전 리드 프레임(22)을 포함하고, 상기 전기 도전 리드 프레임(22)은,
    상기 패키지(10)의 주변 가까이에 배치된 복수의 리드들(23)로서, 각 리드(23)는 상기 제 1 패키지면(12)에 배치된 제 1 리드 표면(26) 및 상기 I/O 패드들(38)의 적어도 하나가 전기적으로 접속되는 본드 사이트(28)를 갖는, 상기 복수의 리드들(23), 및
    상기 복수의 리드들(23)에 의해 형성된 중심 영역에 배치된 다이 패 드(30)를 가지고, 상기 다이 패드(30)는,
    상기 제 1 패키지면(12)에 배치된 제 1 다이 패드 표면(34),
    상기 제 1 다이 패드 표면(12)에 대향하는 제 2 다이 패드 표면(27)으로서, 상기 반도체 소자(20)는 상기 제 2 다이 패드 표면(27)의 중심 영역에 부착되는, 상기 제 2 다이 패드 표면(27), 및
    상기 제 1 다이 패드 표면(34)을 가로질러 배치된 적어도 하나의 제 1 홈(50)으로서, 상기 제 1 복수의 홈들(34)에서의 각 홈(50)은 상기 반도체 소자(20) 아래로 연장하는, 상기 적어도 하나의 제 1 홈(50)을 포함하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  18. 제 17 항에 있어서,
    상기 적어도 하나의 제 1 홈(50)은 상기 다이 패드(30)의 프로파일 높이의 약 30% 내지 약 70% 사이의 상기 제 1 표면(34)에 대한 깊이를 갖는 것을 특징으로 하는, 반도체 소자 패키지(10).
  19. 제 17 항에 있어서,
    상기 다이 패드(30)는 상기 제 1 다이 패드 표면(34)에 배치된 복수의 제 2 홈(52)을 더 포함하고, 상기 복수의 제 2 홈들(52)에서 일반적으로 각각의 제 2 홈은 각각의 다이 패드 측 표면에 평행하고 그로부터 옵셋되어 연장하는 것을 특징으로 하는, 반도체 소자 패키지(10).
  20. 제 19 항에 있어서,
    상기 다이 패드(30)는 상기 다이 패드(30)를 통과하여 배치된 적어도 하나의 개구(58)를 더 포함하고, 상기 적어도 하나의 개구(58)는 상기 몰딩 컴파운드(18)를 수신하기 위해 상기 제 1 홈(50) 및 상기 제 2 홈(52) 중 적어도 하나에 위치되는 것을 특징으로 하는, 반도체 소자 패키지(10).
  21. 제 17 항에 있어서,
    상기 다이 패드(30)는 상기 다이 패드(30)를 통과하여 배치된 적어도 하나의 개구(58)를 더 포함하고, 상기 적어도 하나의 개구(58)는 상기 몰딩 컴파운드(18)를 수신하기 위한 상기 적어도 하나의 제 1 홈(50)에 위치되는, 반도체 소자 패키지(10).
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