TWI447879B - 預製導線架與半導體封裝件及預製導線架的製法 - Google Patents

預製導線架與半導體封裝件及預製導線架的製法 Download PDF

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Description

預製導線架與半導體封裝件及預製導線架的製法
本發明係有關於一種半導體封裝件及其製法，尤指一種四方扁平無導腳式(Quad-Flat Non-Leaded,QFN)半導體封裝件及其製法。
隨著半導體科技的快速發展，半導體裝置已開發出各種不同的封裝結構，而該半導體裝置主要係以導線架(Lead Frame)作為晶片承載件，用以形成一半導體封裝件。該導線架係包含一晶片座及形成於該晶片座周圍之複數導腳，將半導體晶片黏接至晶片座上，並以銲線電性連接該晶片至複數導腳，再經由封裝膠體包覆該晶片、該晶片座、該銲線及該複數導腳而形成該導線架之半導體封裝件。
此外，以導線架之半導體封裝件的型態及種類繁多，例如，四方扁平式半導體封裝件(Quad-Flat Package，QFP)、四方扁平無導腳式半導體封裝件、小輪廓半導體封裝件(Small Outline Package，SOP)、或雙排型半導體封裝件(Dual In-line Package，DIP)等，而為了兼顧半導體封裝件的散熱效率及晶片尺寸，目前多以四方扁平式半導體封裝件或四方扁平無導腳式半導體封裝件為封裝主流。
請參閱第l圖所示，係為習知四方扁平無導腳式(Qual Flat Nonlead Package，QFN)之半導體封裝件的導線架結構之剖視示意圖。
如圖所示，該四方扁平無導腳式半導體封裝件1包括：導線架，係包含一晶片座11及形成於該晶片座11周圍之複數導腳12，半導體晶片13，係黏接至晶片座11上，並以銲線14電性連接該半導體晶片13至複數導腳12；以及封裝膠體15，係包覆該半導體晶片13、該晶片座11、該銲線14及該複數導腳12而形成該導線架之四方扁平無導腳式半導體封裝件1。然而，是種封裝件於形成封裝膠體時容易溢膠污染導腳底面，而形成封裝膠體後，該封裝膠體內會殘留熱應力，且於切單製程後，會造成導腳外緣產生毛邊，當導腳間之間距過小時，容易與相鄰導腳接觸而造成短路。
另一方面，第11-251505號日本專利、第09-312355號日本專利、第2001-024135號日本專利及第2005-317998號日本專利開發一種導腳突出封裝膠體底面之四方扁平無導腳式半導體封裝件，然而，當封裝件經過銲錫銲接外部裝置後，如需要重加工時，將封裝件自印刷電路板上取下之後，通常會造成導腳共平面不佳或導腳上的鍍層脫落的問題。因而使需重工之封裝體，無法經過重新加工後再次利用。
因此，鑒於上述之問題，如何提供一種半導體封裝件以改善重加工性(re-workability)，實已成為目前亟欲解決之課題。
鑑此，本發明提供一種半導體封裝件，係包括：封裝膠體；部份嵌埋於該封裝膠體中之複數導腳，其中，該導腳之底面係外露出該封裝膠體，且各該導腳之底面形成有凹部；形成於各該導腳之頂面、底面及其凹部上的表面處理層；以及包埋於該封裝膠體中之半導體晶片，並電性連接各該導腳。
本發明復提供一種預製導線架，係包括：複數導腳及連接各該導腳之連接部，其中，該連接部的厚度小於單一該導腳的厚度，且各該導腳之底面形成有凹部；以及表面處理層，係形成於各該導腳的頂面、底面及其凹部上。
為得到上述之半導體封裝件，本發明復提供一種半導體封裝件之製法，係包括：提供一預製導線架，係具有複數導腳及連接各該導腳之連接部，其中，該連接部的厚度小於單一該導腳的厚度，且各該導腳之底面形成有凹部，並於各該導腳的頂面、底面及其凹部上形成表面處理層；於該預製導線架頂面接置半導體晶片，並令該半導體晶片電性連接該導腳；於該預製導線架頂面形成封裝膠體，以包覆該半導體晶片及該導腳的部份；以及移除該連接部，以分離各該導腳。
本發明復提供一種預製導線架之製法，係包括：提供一具有第一表面和第二表面之基板；自該第二表面移除部分該基板，俾形成複數凹部；於該第一表面和第二表面上形成表面處理層，並外露出部分該第一表面和第二表面；以及以該表面處理層作為遮罩，薄化該外露出表面處理層之基板，以形成該預製導線架。
由上可知，本發明半導體封裝件之導腳底面形成有凹部，可供植接導電元件俾改善重加工性，再者，根據本發明之製法所得之各該導腳，其橫向尺寸係向底面縮小，可避免在切單程序後造成導腳產生毛邊而造成短路。此外，本發明之製法中，係於預製導線架上模壓形成封裝膠體，因此不會發生溢膠，而污染導腳底面，可減少後續的清除導腳殘膠的步驟。因此，藉由本發明半導體封裝件及其製法，具有提高封裝結構之可靠度及重加工性。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本發明書中的各項細節亦可基於不同觀點與應用在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“底”、“一”、“第一”及“第二”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
為製作本發明之半導體封裝件，本發明遂提供一具有複數導腳216及連接各該導腳216之連接部218的預製導線架20(如第2K圖所示)，其中，該連接部218的厚度小於單一該導腳216的厚度，且各該導腳216之底面2160形成有凹部206，且各該導腳216的頂面2160、底面2161及其凹部206上形成有表面處理層212。
該預製導線架20係經圖案化具有相對第一表面200a和第二表面200b之基板200而得。以下即透過第2A至2K圖說明該預製導線架之製法。
如第2A圖所示，提供一具有相對第一表面200a和第二表面200b之基板200，於該基板200之第一表面200a和第二表面200b上形成第一阻層202a，該第一阻層可以是乾式光阻或濕式光阻。在本實施例中，該基板200之材料係為銅。
如第2B圖所示，於該基板200之第二表面200b的第一阻層202a上形成複數第一開口204，以令該基板200之部分表面外露於該複數第一開口204中。
如第2C圖所示，自該第一開口204，經由蝕刻方式移除部分該基板200，俾形成複數凹部206。
如第2D圖所示，接著，移除該基板200第一表面200a和第二表面200b上的第一阻層202a。
如第2E及2F圖所示，於該基板200之第一表面200a和第二表面200b上及凹部206表面形成第二阻層202b，且該第一表面200a和第二表面200b上之第二阻層202b分別形成有複數第二開口208及第三開口210，以外露部分該基板200之第一表面200a、各該凹部206及該凹部206周圍之第二表面200b。該第二開口208可依照不同設計需求設計，於本實施例該單一個第二開口208係於基板200相對側對應至少一第三開口210，該單一個第二開口208可與該第三開口210相同之大小之開口。於其他實施例中，該設計可以為大於該第三開口之設計，係形成對應該第三開口210之上且具有向中心延伸之延伸部，以利走線之彈性設計。在本實施例中，圖式中口徑較大的第二開口208所外露之基板200部分，在後續製程所形成的導腳可做為置晶墊219用。
如第2G圖所示，於該第二開口208及第三開口210外露之基板200表面上形成表面處理層212。亦即，於複數第二開口208外露之第一表面200a上形成表面處理層212，同時於複數第三開口210外露之第二表面200b上及凹部206內形成表面處理層212。在本實施例中，該表面處理層212之材料係為鎳/鈀/金或銀或其他與銲球或銲線具有良好之結合性之金屬。
如第2H圖所示，移除該第二阻層202b，以使該基板200之第一表面200a的表面處理層212定義出晶片座或導腳216區域。
接著，以該第一表面200a之表面處理層212作為遮罩，薄化該外露出表面處理層212之基板200，以形成該預製導線架。本發明以第2I及2J圖說明一非限制性實施方式。
如第2I圖所示，於該基板200之第二表面200b上及凹部206表面上形成第三阻層202c。
如第2J圖所示，以該第一表面200a之表面處理層212為遮罩，經由蝕刻薄化該外露出表面處理層212之基板200，形成複數凹部結構214於該基板200之第一表面200a中。如此，使該厚度較薄之基板200部分作為連接部218，兩端具有表面處理層212且厚度較厚的基板200部分作為複數導腳216。
於另一實施方式中，第三阻層202c係可形成於該基板200之第一表面200a上，並薄化該基板200之第二表面200b，以製作預製導線架(未圖示)。當然，亦可直接透過雷射或蝕刻方式薄化該外露出表面處理層212之基板200。
如第2K圖所示，接著，移除該基板200之第二表面200b上的第三阻層202b，以得到預製導線架20，其中，該基板200之第二表面200a的凹部206係為植球端。
請一併參閱第3A至3C圖，係為本發明半導體封裝件之製法剖視示意圖。
如第3A圖所示，於該預製導線架20頂面接置半導體晶片316，例如接置於置晶墊219上。此外，於本實施例中，該置晶墊219底面之表面處理層212’可具有一較大面積，以於後續移除該連接部218時保護該置晶墊219(如第3C圖所示)。再者，本實施例顯示較第2K圖更多排之導腳216設計。
如第3B圖所示，透過打線方式，以銲線318電性連接該半導體晶片316至該導腳216。
接著，經由模壓製程，於該預製導線架20頂面形成封裝膠體324，以包覆該半導體晶片316及銲線318。
如第3C圖所示，以該表面處理層212,212’作為遮罩蝕刻移除該連接部218，以分離各該導腳216。此外，復可於各該導腳216之凹部206中及其周圍的底面2161形成如銲球之導電元件320。
如第3C’圖所示，該半導體晶片316’亦可藉由如銲球之導電凸塊318’以覆晶方式電性連接該預製導線架20之導腳216。
請一併參閱第4A至4C圖，係揭示該預製導線架20之其他實施例。
如第4A及4B圖所示，位於該預製導線架20之角端的導腳216’,216"的形狀可為三角形(如第4A圖所示)、圓形(如第4B圖所示)或與其它導腳216不同之形狀，以利於該半導體晶片316對位。
再者，大部分之導腳216係作為訊號傳遞之用，而靠近該置晶墊219旁之導腳216a係作為電源或接地之用，而該導腳216a可為長方形(如第4A圖所示)、環狀(如第4B圖所示)或與其它導腳216不同之形狀。
又，上述之實施例為以一基板單元為例，於其他實施例可以如第4C圖所示，該基板200可形成由複數個陣列排設之預製導線架20之大版面，以利於量產。該基板包含複數個單元，該單元可以是條狀排列或矩陣式排列。
根據前述之製法，本發明之半導體封裝件2係包括：封裝膠體324、複數導腳216、表面處理層212及半導體晶片316。
各該導腳216係部份嵌埋於該封裝膠體324中，例如，各該導腳216之頂面2160及連接該頂面2160之部分側壁係包埋於該封裝膠體324中，該導腳216之底面2161係外露出該封裝膠體324，其中，各該導腳216之底面2161形成有凹部206。此外，各該導腳216係共平面。
又，本發明係提供一種四方扁平無導腳式半導體封裝件，是以，該封裝膠體324在其向底面延伸方向上的投影範圍係遮蓋住各該導腳216露出於封裝膠體部份。該導腳216提供半導體晶片316接置之第一表面20a之表面處理層212具有第一投影面積，該導腳216由第一表面20a往第二表面20b方向上，具有一凸緣20c，該凸緣20c之投影面積係大於該導腳216第一表面處理層212之第一投影面積。且該凸緣20c係由該第一表面20a之表面處理層212向下逐漸擴張，於該封裝膠體324與導腳216凸緣20c接觸處具有最大投影面積。該凸緣20c往該第二表面20b之表面處理層212之方向漸縮，即該凸緣20c之投影面積係大於該第二表面20b之表面處理層212。
該表面處理層212係形成於各該導腳216之頂面2160、底面2161及其凹部206上，且該表面處理層212之材質為為鎳/鈀/金。又，該表面處理層212僅覆蓋各該導腳216之表面，並未包覆其側壁。
該半導體晶片316則包埋於該封裝膠體324中，並以覆晶方式或打線方式電性連接各該導腳216。
此外，本發明之半導體封裝件復可包括形成於各該導腳216之凹部206中之導電元件320，例如銲球。
由上可知，本發明半導體封裝件之導腳底面形成有凹部，可供植接導電元件俾改善重加工性，再者，根據本發明之製法所得之各該導腳，其橫向尺寸係向底面縮小，可避免在切單程序後造成導腳產生毛邊而造成短路。此外，本發明之製法中，係於預製導線架上模壓形成封裝膠體，因此不會發生溢膠，而污染導腳底面，可減少後續的清除導腳殘膠的步驟。因此，藉由本發明半導體封裝件及其製法，具有提高封裝結構之可靠度及重加工性。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此，本發明之權利保護範圍應如後述之申請專利範圍所涵蓋。
1．．．四方扁平無導腳式半導體封裝件
11．．．晶片座
12．．．導腳
13,316,316’．．．半導體晶片
14,318．．．銲線
15,324．．．封裝膠體
2．．．半導體封裝件
20．．．預製導線架
200．．．基板
200a,20a．．．第一表面
200b,20b．．．第二表面
20c．．．凸緣
202a．．．第一阻層
202b．．．第二阻層
202c．．．第三阻層
204．．．第一開口
206．．．凹部
208．．．第二開口
210．．．第三開口
212,212’．．．表面處理層
214．．．凹部結構
216,216’,216",216a,216a’．．．導腳
2160．．．頂面
2161．．．底面
218．．．連接部
219．．．置晶墊
318’．．．導電凸塊
320．．．導電元件
第1圖係為習知四方扁平無導腳式(QFN)之半導體封裝件的導線架結構之剖視示意圖；
第2A至2K圖係為本發明半導體封裝件之預製導線架的製法之剖視示意圖；
第3A至3C圖係為本發明半導體封裝件之製法剖視示意圖，其中，第3C’圖係顯示半導體晶片以覆晶方式電性連接導腳的示意圖；以及
第4A至4C圖係為本發明預製導線架之不同實施例之上視示意圖。
2．．．半導體封裝件
20．．．預製導線架
20a．．．第一表面
20b．．．第二表面
20c．．．凸緣
206．．．凹部
212,212’．．．表面處理層
216．．．導腳
2160．．．頂面
2161．．．底面
316．．．半導體晶片
318．．．銲線
320．．．導電元件
324．．．封裝膠體

Claims (12)

  1. 一種預製導線架，係包括：複數導腳及連接各該導腳之連接部，其中，該連接部的厚度小於單一該導腳的厚度，且各該導腳之底面形成有凹部；以及表面處理層，係形成於各該導腳的頂面、底面及其凹部上。
  2. 如申請專利範圍第1項所述之預製導線架，其中，該部分之導腳係作為定位之用，且該定位用之導腳形狀不同於其他導腳之形狀。
  3. 如申請專利範圍第1項所述之預製導線架，其中，該部分之導腳係作為電源或接地之用，而該電源或接地之用的導腳形狀不同於其他導腳之形狀。
  4. 如申請專利範圍第1項所述之預製導線架，其中，該表面處理層之材質為為鎳/鈀/金或銀。
  5. 一種半導體封裝件之製法，係包括：提供一預製導線架，係具有複數導腳及連接各該導腳之連接部，其中，該連接部的厚度小於單一該導腳的厚度，且各該導腳之底面形成有凹部，並於各該導腳的頂面、底面及其凹部上形成表面處理層；於該預製導線架頂面接置半導體晶片，並令該半導體晶片電性連接該導腳；於該預製導線架頂面形成封裝膠體，以包覆該半導體晶片及該導腳的部份；以及 移除該連接部，以分離各該導腳。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括於各該導腳之凹部中形成導電元件。
  7. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該半導體晶片係以覆晶方式或打線方式電性連接該導腳。
  8. 一種預製導線架之製法，係包括：提供一具有第一表面和第二表面之基板；自該第二表面移除部分該基板，俾形成複數凹部；於該第一表面和第二表面上形成表面處理層，並外露出部分該第一表面和第二表面；以及以該表面處理層作為遮罩，薄化該外露出表面處理層之基板，以形成該預製導線架。
  9. 如申請專利範圍第8項所述之預製導線架之製法，其中，該複數凹部之形成係包括於該基板之第一表面和第二表面上形成第一阻層，且令該第二表面上之第一阻層形成複數第一開口，以外露部分該基板之第二表面；以及自該第一開口移除部分該基板，俾形成複數凹部。
  10. 如申請專利範圍第9項所述之預製導線架之製法，其中，薄化該外露出表面處理層之基板的步驟係包括移除該第一阻層；於該基板之第一表面和第二表面上形成第二阻層，且該第一表面和第二表面上之第二阻層分別具有複數第二開口及第三開口，以外露部分該基 板之第一表面、各該凹部及該凹部周圍之第二表面；於該第二開口及第三開口外露之基板表面上形成表面處理層；移除該第二阻層；以及以該表面處理層作為遮罩，薄化該外露出表面處理層之基板，以形成該預製導線架。
  11. 如申請專利範圍第10項所述之預製導線架之製法，其中，該單一個第二開口係於基板相對側對應至少一第三開口。
  12. 如申請專利範圍第8項所述之預製導線架之製法，其中，薄化該外露出表面處理層之基板後，形成複數個陣列排設之該預製導線架。
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