CN103107145A - 半导体封装件、预制导线架及其制法 - Google Patents

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Abstract

一种半导体封装件、预制导线架及其制法，该半导体封装件包括：封装胶体；部份嵌埋于该封装胶体中的多个导脚，其中，该导脚的底面外露出该封装胶体，且各该导脚的底面形成有凹部；形成于各该导脚的顶面、底面及其凹部上的表面处理层；以及包埋于该封装胶体中的半导体芯片，并电性连接各该导脚。本发明的半导体封装件可提高封装结构可靠度，做为植球端的凹部具有较佳的重加工性。

Description

半导体封装件、预制导线架及其制法
技术领域
本发明涉及一种半导体封装件及其制法，尤指一种四方扁平无导脚式(Quad-Flat Non-Leaded，QFN)半导体封装件及其制法。
背景技术
随着半导体科技的快速发展，半导体装置已开发出各种不同的封装结构，而该半导体装置主要以导线架(Lead Frame)作为芯片承载件，用以形成一半导体封装件。该导线架包含一芯片座及形成于该芯片座周围的多个导脚，将半导体芯片粘接至芯片座上，并以焊线电性连接该芯片至多个导脚，再经由封装胶体包覆该芯片、该芯片座、该焊线及该多个导脚而形成该导线架的半导体封装件。
此外，以导线架的半导体封装件的型态及种类繁多，例如，四方扁平式半导体封装件(Quad-Flat Package，QFP)、四方扁平无导脚式半导体封装件、小轮廓半导体封装件(Small Outline Package，SOP)、或双排型半导体封装件(Dual In-line Package，DIP)等，而为了兼顾半导体封装件的散热效率及芯片尺寸，目前多以四方扁平式半导体封装件或四方扁平无导脚式半导体封装件为封装主流。
请参阅图1所示，其为现有四方扁平无导脚式(Qual Flat NonleadPackage，QFN)的半导体封装件的导线架结构的剖视示意图。
如图所示，该四方扁平无导脚式半导体封装件1包括：导线架，包含一芯片座11及形成于该芯片座11周围的多个导脚12，半导体芯片13，其粘接至芯片座11上，并以焊线14电性连接该半导体芯片13至多个导脚12；以及封装胶体15，其包覆该半导体芯片13、该芯片座11、该焊线14及该多个导脚12而形成该导线架的四方扁平无导脚式半导体封装件1。然而，这种封装件于形成封装胶体时容易溢胶污染导脚底面，而形成封装胶体后，该封装胶体内会残留热应力，且于切单工艺后，会造成导脚外缘产生毛边，当导脚间之间距过小时，容易与相邻导脚接触而造成短路。
另一方面，第11-251505号日本专利、第09-312355号日本专利、第2001-024135号日本专利及第2005-317998号日本专利开发一种导脚突出封装胶体底面的四方扁平无导脚式半导体封装件，然而，当封装件经过焊锡焊接外部装置后，如需要重加工时，将封装件自印刷电路板上取下之后，通常会造成导脚共平面不佳或导脚上的镀层脱落的问题。因而使需重工的封装体，无法经过重新加工后再次利用。
因此，鉴于上述的问题，如何提供一种半导体封装件以改善重加工性(re-workability)，实已成为目前亟欲解决的课题。
发明内容
鉴此，本发明的主要目的在于提供一种半导体封装件，可提高封装结构可靠度，做为植球端的凹部具有较佳的重加工性。
本发明所提供的半导体封装件包括：封装胶体；部份嵌埋于该封装胶体中的多个导脚，其中，该导脚的底面外露出该封装胶体，且各该导脚的底面形成有凹部；形成于各该导脚的顶面、底面及其凹部上的表面处理层；以及包埋于该封装胶体中的半导体芯片，并电性连接各该导脚。
本发明还提供一种预制导线架，其包括：多个导脚及连接各该导脚的连接部，其中，该连接部的厚度小于单一该导脚的厚度，且各该导脚的底面形成有凹部；以及表面处理层，其形成于各该导脚的顶面、底面及其凹部上。
为得到上述的半导体封装件，本发明还提供一种半导体封装件的制法，其包括：提供一预制导线架，其具有多个导脚及连接各该导脚的连接部，其中，该连接部的厚度小于单一该导脚的厚度，且各该导脚的底面形成有凹部，并于各该导脚的顶面、底面及其凹部上形成表面处理层；于该预制导线架顶面接置半导体芯片，并令该半导体芯片电性连接该导脚；于该预制导线架顶面形成封装胶体，以包覆该半导体芯片及该导脚的部份；以及移除该连接部，以分离各该导脚。
本发明还提供一种预制导线架的制法，其包括：提供一具有第一表面和第二表面的基板；自该第二表面移除部分该基板，以形成多个凹部；于该第一表面和第二表面上形成表面处理层，并外露出部分该第一表面和第二表面；以及以该表面处理层作为屏蔽，薄化该外露出表面处理层的基板，以形成该预制导线架。
由上可知，本发明半导体封装件的导脚底面形成有凹部，可供植接导电组件以改善重加工性，此外，根据本发明的制法所得的各该导脚，其横向尺寸向底面缩小，可避免在切单程序后造成导脚产生毛边而造成短路。此外，本发明的制法中，通过于预制导线架上模压形成封装胶体，因此不会发生溢胶，而污染导脚底面，可减少后续的清除导脚残胶的步骤。因此，借由本发明半导体封装件及其制法，具有提高封装结构的可靠度及重加工性。
附图说明
图1为现有四方扁平无导脚式(QFN)的半导体封装件的导线架结构的剖视示意图；
图2A至图2K为本发明半导体封装件的预制导线架的制法的剖视示意图；
图3A至图3C为本发明半导体封装件的制法剖视示意图，其中，图3C′用于显示半导体芯片以倒装芯片方式电性连接导脚的示意图；以及
图4A至图4C为本发明预制导线架的不同实施例的上视示意图。
主要组件符号说明
1                             四方扁平无导脚式半导体封装件
11                            芯片座
12                            导脚
13，316，316′                半导体芯片
14，318                       焊线
15，324                       封装胶体
2                             半导体封装件
20                            预制导线架
200                                基板
200a，20a                          第一表面
200b，20b                          第二表面
20c                                凸缘
202a                               第一阻层
202b                               第二阻层
202c                               第三阻层
204                                第一开口
206                                凹部
208                                第二开口
210                                第三开口
212，212′                         表面处理层
214                                凹部结构
216，216′，216″，216a，216a′    导脚
2160                               顶面
2161                               底面
218                                连接部
219                                置晶垫
318′                              导电凸块
320                                导电组件。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。本发明也可借由其它不同的具体实例加以施行或应用，本发明书中的各项细节也可基于不同观点与应用在不背离本发明的精神下进行各种修饰与变更。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“底”、“一”、“第一”及“第二”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，也当视为本发明可实施的范畴。
为制作本发明的半导体封装件，本发明遂提供一具有多个导脚216及连接各该导脚216的连接部218的预制导线架20(如图2K所示)，其中，该连接部218的厚度小于单一该导脚216的厚度，且各该导脚216的底面2160形成有凹部206，且各该导脚216的顶面2160、底面2161及其凹部206上形成有表面处理层212。
该预制导线架20是经图案化具有相对第一表面200a和第二表面200b的基板200而得。以下即通过图2A至图2K说明该预制导线架的制法。
如图2A所示，提供一具有相对第一表面200a和第二表面200b的基板200，于该基板200的第一表面200a和第二表面200b上形成第一阻层202a，该第一阻层可以是干式光阻或湿式光阻。在本实施例中，该基板200的材料为铜。
如图2B所示，于该基板200的第二表面200b的第一阻层202a上形成多个第一开口204，以令该基板200的部分表面外露于该多个第一开口204中。
如图2C所示，自该第一开口204，经由蚀刻方式移除部分该基板200，以形成多个凹部206。
如图2D所示，接着，移除该基板200第一表面200a和第二表面200b上的第一阻层202a。
如图2E及图2F所示，于该基板200的第一表面200a和第二表面200b上及凹部206表面形成第二阻层202b，且该第一表面200a和第二表面200b上的第二阻层202b分别形成有多个第二开口208及第三开口210，以外露部分该基板200的第一表面200a、各该凹部206及该凹部206周围的第二表面200b。该第二开口208可依照不同设计需求设计，于本实施例该单一个第二开口208于基板200相对侧对应至少一第三开口210，该单一个第二开口208可与该第三开口210相同的大小的开口。于其它实施例中，该设计可以为大于该第三开口的设计，其形成对应该第三开口210之上且具有向中心延伸的延伸部，以利走线的弹性设计。在本实施例中，图式中口径较大的第二开口208所外露的基板200部分，在后续工艺所形成的导脚可做为置晶垫219用。
如图2G所示，于该第二开口208及第三开口210外露的基板200表面上形成表面处理层212。也就是说，于多个第二开口208外露的第一表面200a上形成表面处理层212，同时于多个第三开口210外露的第二表面200b上及凹部206内形成表面处理层212。在本实施例中，该表面处理层212的材料为镍/钯/金或银或其它与焊球或焊线具有良好的结合性的金属。
如图2H所示，移除该第二阻层202b，以使该基板200的第一表面200a的表面处理层212定义出芯片座或导脚216区域。
接着，以该第一表面200a的表面处理层212作为屏蔽，薄化该外露出表面处理层212的基板200，以形成该预制导线架。本发明以图2I及图2J说明一非限制性实施方式。
如图2I所示，于该基板200的第二表面200b上及凹部206表面上形成第三阻层202c。
如图2J所示，以该第一表面200a的表面处理层212为屏蔽，经由蚀刻薄化该外露出表面处理层212的基板200，形成多个凹部结构214于该基板200的第一表面200a中。如此，使该厚度较薄的基板200部分作为连接部218，两端具有表面处理层212且厚度较厚的基板200部分作为多个导脚216。
于另一实施方式中，第三阻层202c可形成于该基板200的第一表面200a上，并薄化该基板200的第二表面200b，以制作预制导线架(未图标)。当然，也可直接通过激光或蚀刻方式薄化该外露出表面处理层212的基板200。
如图2K所示，接着，移除该基板200的第二表面200b上的第三阻层202b，以得到预制导线架20，其中，该基板200的第二表面200a的凹部206为植球端。
请一并参阅图3A至图3C，其为本发明半导体封装件的制法剖视示意图。
如图3A所示，于该预制导线架20顶面接置半导体芯片316，例如接置于置晶垫219上。此外，于本实施例中，该置晶垫219底面的表面处理层212′可具有一较大面积，以于后续移除该连接部218时保护该置晶垫219(如图3C所示)。此外，本实施例显示较图2K更多排的导脚216设计。
如图3B所示，通过打线方式，以焊线318电性连接该半导体芯片316至该导脚216。
接着，经由模压工艺，于该预制导线架20顶面形成封装胶体324，以包覆该半导体芯片316及焊线318。
如图3C所示，以该表面处理层212，212′作为屏蔽蚀刻移除该连接部218，以分离各该导脚216。此外，还可于各该导脚216的凹部206中及其周围的底面2161形成如焊球的导电组件320。
如图3C′所示，该半导体芯片316′也可借由如焊球的导电凸块318′以倒装芯片方式电性连接该预制导线架20的导脚216。
请一并参阅图4A至图4C，其用于揭示该预制导线架20的其它实施例。
如图4A及图4B所示，位于该预制导线架20的角端的导脚216′，216″的形状可为三角形(如图4A所示)、圆形(如图4B所示)或与其它导脚216不同的形状，以利于该半导体芯片316对位。
此外，大部分的导脚216作为信号传递之用，而靠近该置晶垫219旁的导脚216a作为电源或接地之用，而该导脚216a可为长方形(如图4A所示)、环状(如图4B所示)或与其它导脚216不同的形状。
再者，上述的实施例为以一基板单元为例，于其它实施例可以如图4C所示，该基板200可形成由多个数组排设的预制导线架20的大版面，以利于量产。该基板包含多个单元，该单元可以是条状排列或矩阵式排列。
根据前述的制法，本发明的半导体封装件2包括：封装胶体324、多个导脚216、表面处理层212及半导体芯片316。
各该导脚216部份嵌埋于该封装胶体324中，例如，各该导脚216的顶面2160及连接该顶面2160的部分侧壁包埋于该封装胶体324中，该导脚216的底面2161外露出该封装胶体324，其中，各该导脚216的底面2161形成有凹部206。此外，各该导脚216为共平面。
此外，本发明提供一种四方扁平无导脚式半导体封装件，是以，该封装胶体324在其向底面延伸方向上的投影范围遮盖住各该导脚216露出于封装胶体部份。该导脚216提供半导体芯片316接置的第一表面20a的表面处理层212具有第一投影面积，该导脚216由第一表面20a往第二表面20b方向上，具有一凸缘20c，该凸缘20c的投影面积大于该导脚216第一表面处理层212的第一投影面积。且该凸缘20c由该第一表面20a的表面处理层212向下逐渐扩张，于该封装胶体324与导脚216凸缘20c接触处具有最大投影面积。该凸缘20c往该第二表面20b的表面处理层212的方向渐缩，即该凸缘20c的投影面积大于该第二表面20b的表面处理层212。
该表面处理层212形成于各该导脚216的顶面2160、底面2161及其凹部206上，且该表面处理层212的材质为镍/钯/金。同时，该表面处理层212仅覆盖各该导脚216的表面，并未包覆其侧壁。
该半导体芯片316则包埋于该封装胶体324中，并以倒装芯片方式或打线方式电性连接各该导脚216。
此外，本发明的半导体封装件还可包括形成于各该导脚216的凹部206中的导电组件320，例如焊球。
由上可知，本发明半导体封装件的导脚底面形成有凹部，可供植接导电组件以改善重加工性，此外，根据本发明的制法所得的各该导脚，其横向尺寸向底面缩小，可避免在切单程序后造成导脚产生毛边而造成短路。此外，本发明的制法中，其于预制导线架上模压形成封装胶体，因此不会发生溢胶，而污染导脚底面，可减少后续的清除导脚残胶的步骤。因此，借由本发明半导体封装件及其制法，具有提高封装结构的可靠度及重加工性。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此，本发明的权利保护范围应如权利要求书所涵盖。

Claims (21)

1.一种半导体封装件，其包括：
封装胶体；
导脚，其嵌埋于该封装胶体中，且该导脚的底面外露出该封装胶体，其中，该导脚的底面具有凹部；
表面处理层，其设置于该导脚的顶面、底面及其凹部上；以及
半导体芯片，其包埋于该封装胶体中，并电性连接该导脚。
2.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括导电组件，设置于该导脚的凹部及其周围的底面。
3.根据权利要求1所述的半导体封装件，其特征在于，该表面处理层的材质为镍/钯/金或银。
4.根据权利要求1所述的半导体封装件，其特征在于中，各该导脚为共平面。
5.根据权利要求1所述的半导体封装件，其特征在于，各该导脚的顶面及连接该顶面的部分侧壁包埋于该封装胶体中。
6.根据权利要求1所述的半导体封装件，其特征在于，该封装胶体在其向底面延伸方向上的投影范围遮盖住各该导脚。
7.根据权利要求1所述的半导体封装件，其特征在于，该半导体芯片以倒装芯片方式或打线方式电性连接该导脚。
8.根据权利要求1所述的半导体封装件，其特征在于，该部分的导脚是作为定位之用，且该定位用的导脚形状不同于其它导脚的形状。
9.根据权利要求1所述的半导体封装件，其特征在于，该部分的导脚是作为电源或接地之用，而该电源或接地之用的导脚形状不同于其它导脚的形状。
10.一种预制导线架，其包括：
多个导脚及连接各该导脚的连接部，其特征在于，该连接部的厚度小于单一该导脚的厚度，且各该导脚的底面形成有凹部；以及
表面处理层，其形成于各该导脚的顶面、底面及其凹部上。
11.根据权利要求10所述的预制导线架，其特征在于，该部分的导脚是作为定位之用，且该定位用的导脚形状不同于其它导脚的形状。
12.根据权利要求10所述的预制导线架，其特征在于，该部分的导脚是作为电源或接地之用，而该电源或接地之用的导脚形状不同于其它导脚的形状。
13.根据权利要求10所述的预制导线架，其特征在于，该表面处理层的材质为镍/钯/金或银。
14.一种半导体封装件的制法，其包括：
提供一预制导线架，其具有多个导脚及连接各该导脚的连接部，其中，该连接部的厚度小于单一该导脚的厚度，且各该导脚的底面形成有凹部，并于各该导脚的顶面、底面及其凹部上形成表面处理层；
于该预制导线架顶面接置半导体芯片，并令该半导体芯片电性连接该导脚；
于该预制导线架顶面形成封装胶体，以包覆该半导体芯片及该导脚的部份；以及
移除该连接部，以分离各该导脚。
15.根据权利要求14所述的半导体封装件的制法，其特征在于，该制法还包括于各该导脚的凹部中形成导电组件。
16.根据权利要求14所述的半导体封装件的制法，其特征在于，该半导体芯片是以倒装芯片方式或打线方式电性连接该导脚。
17.一种预制导线架的制法，其包括：
提供一具有第一表面和第二表面的基板；
自该第二表面移除部分该基板，以形成多个凹部；
于该第一表面和第二表面上形成表面处理层，并外露出部分该第一表面和第二表面；以及
以该表面处理层作为屏蔽，薄化该外露出表面处理层的基板，以形成该预制导线架。
18.根据权利要求17所述的预制导线架的制法，其特征在于，该多个凹部的形成包括于该基板的第一表面和第二表面上形成第一阻层，且令该第二表面上的第一阻层形成多个第一开口，以外露部分该基板的第二表面；以及自该第一开口移除部分该基板，以形成多个凹部。
19.根据权利要求18所述的预制导线架的制法，其特征在于，薄化该外露出表面处理层的基板的步骤包括移除该第一阻层；于该基板的第一表面和第二表面上形成第二阻层，且该第一表面和第二表面上的第二阻层分别具有多个第二开口及第三开口，以外露部分该基板的第一表面、各该凹部及该凹部周围的第二表面；于该第二开口及第三开口外露的基板表面上形成表面处理层；移除该第二阻层；以及以该表面处理层作为屏蔽，薄化该外露出表面处理层的基板，以形成该预制导线架。
20.根据权利要求19所述的预制导线架的制法，其特征在于，该单一个第二开口于基板相对侧对应至少一第三开口。
21.根据权利要求17所述的预制导线架的制法，其特征在于，薄化该外露出表面处理层的基板后，形成多个数组排设的该预制导线架。
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