KR20120048875A - 노출 패들을 갖는 쿼드 플랫 패키지 - Google Patents

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KR20120048875A
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paddle
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exposed
leads
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박승훈
정동열
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삼성전자주식회사
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Abstract

본 발명의 일 실시 예에 따르는 쿼드 플랫 패키지(QFP)는, 반도체 칩; 상기 반도체 칩을 지지하기 위한 패들; 상기 반도체 칩을 감싸기 위한 몰딩부; 상기 몰딩부의 4 측면에 형성되는 복수의 리드; 및 상기 복수의 리드를 상기 반도체 칩과 전기적으로 연결하기 위한 복수의 본딩 와이어를 포함한다. 상기 패들은 상기 몰딩부의 하면의 적어도 한 코너에서 외부로 노출된다.

Description

노출 패들을 갖는 쿼드 플랫 패키지{QUAD FLAT PACKAGE WITH EXPOSED PADDLE}
본 발명은 집적회로 패키지에 관한 것으로, 더욱 상세하게는 노출 패들을 갖는 쿼드 플랫 패키지(QFP; Quad Flat Package)에 관한 것이다.
QFP는 집적회로 패키지의 한 종류이다. 일반적으로, QFP는 직사각형 몸체를 가지며, 복수의 리드가 직사격형 몸체의 4 측면에서 돌출된다. 이런 QFP는 반도체 칩을 지지하는 패들(paddle)를 갖는데, QFP의 하면에서 패들이 외부로 노출되는 경우가 있다. 이런 QFP는 소위 eQFP(exposed QFP)로 칭해지기도 하는데, 노출 패들(exposed paddle)은 그라운드 연결에 사용된다.
집적회로 패키지를 기판에 실장하기 위하여, 일반적으로 리플로우 솔더링(reflow soldering) 공정과 웨이브 솔더링(wave soldering) 공정이 이용되고 있다. 리플로우 솔더링 공정에서는, 솔더 크림(solder cream)이 이용되어 실장하고자 하는 전자 부품을 기판에 임시로 부착시키고, 그 이후에 솔더 크림을 용융시키기 위하여 전체 조립체에 열이 공급됨으로써 소자가 기판에 실장된다. 웨이브 솔더링 공정에서는, 실장하고자하는 전자 부품을 기판에 탑재한 후 이를 용융된 솔더에 접촉시킴으로써 소자가 기판에 실장된다.
리플로우 솔더링 공정을 이용하게 되면 웨이브 솔더링 공정을 이용하는 경우보다 약 21% 정도의 추가 비용이 발생하는 것으로 알려져 있다. 따라서, 저가의 전자 장치에서는 비용 절감을 위하여 웨이브 솔더링 공정을 이용하는 것이 바람직하다. 또한 전자 장치의 개발 초기 단계에서 테스트 모델을 만드는 경우에 있어서도 개발 비용을 줄이기 위하여 웨이블 솔더링 공정을 이용하는 것이 선호되고 있다.
그러나 현재에는 eQFP의 실장에 웨이브 솔더링 공정이 적용되고 못하고 있으며 가격이 상대적으로 비싼 리플로우 솔더링 공정이 적용되고 있다. 이는 웨이브 솔더링 공정이 eQFP의 노출 패들을 솔더링하지 못하기 때문이다. 즉, 웨이브 솔더링 공정에서는 용융된 솔더가 eQFP의 하면과 기판의 상면 사이의 미세한 공간을 통하여 노출 패들이 존재하는 영역까지 침투하지 못하기 때문이다.
이에, 웨이브 솔더링 공정이 적용될 수 있는 eQFP의 개발이 필요하다.
본 발명의 일 측면에 따르는 쿼드 플랫 패키지는, 반도체 칩; 상기 반도체 칩을 지지하기 위한 패들; 상기 반도체 칩을 감싸기 위한 몰딩부; 상기 몰딩부의 4 측면에 형성되는 복수의 리드; 및 상기 복수의 리드를 상기 반도체 칩과 전기적으로 연결하기 위한 복수의 본딩 와이어를 포함하고, 상기 패들은 상기 몰딩부의 하면의 적어도 한 코너에서 외부로 노출된다.
상기 패들은 그라운드로 작용할 수 있다.
상기 패들은 상기 몰딩부의 상기 하면의 4 코너에서 외부로 노출될 수 있다.
상기 패들은, 상기 반도체 칩 아래에 배치되어 상기 반도체 칩을 지지하는 패들 중앙부; 상기 몰딩부의 상기 하면의 상기 적어도 한 코너에 배치되는 적어도 하나의 패들 말단부; 및 상기 패들 중앙부와 적어도 하나의 상기 패들 말단부를 연결하는 적어도 하나의 패들 연결부를 포함할 수 있다.
상기 패들 중앙부, 적어도 하나의 상기 패들 말단부, 및 적어도 하나의 상기 패들 연결부는 모두 외부로 노출될 수 있다.
또는, 적어도 하나의 상기 패들 말단부만이 외부로 노출될 수 있다.
상기 패들 중앙부의 면적은 상기 반도체 칩의 면적보다 2배 이상 클 수 있다.
상기 복수의 리드 중 그라운드에 대응하는 리드는 상기 패들을 경유하여 상기 반도체 칩과 전기적으로 연결될 수 있다.
상기 복수의 본딩 와이어는, 상기 복수의 리드 중 그라운드에 대응하는 리드를 상기 패들과 전기적으로 연결하는 제1본딩 와이어; 및 상기 패들을 상기 반도체 칩과 전기적으로 연결하는 제2본딩 와이어를 포함할 수 있다.
상기 복수의 본딩 와이어는, 상기 복수의 리드 중 그라운드에 대응하는 리드를 적어도 하나의 상기 패들 연결부과 전기적으로 연결하는 제1본딩 와이어; 및 상기 패들 중앙부를 상기 반도체 칩과 전기적으로 연결하는 제2본딩 와이어를 포함할 수 있다.
상기 반도체 칩을 상기 패들에 부착시키기 위한 접착 물질을 더 포함할 수 있다.
본 발명의 다른 측면에 따르는 인쇄회로 보드 어셈블리(PBA; Printed Board Assembly)는, 전술한 바와 같은 특징으로 갖는 쿼드 플랫 패키지; 및 상기 쿼드 플랫 패키지가 실장되는 기판을 포함한다.
상기 기판은 단층 기판일 수 있다.
도 1은 본 발명의 제1실시 예에 따르는 QFP의 평면도를 개략적으로 도시한 것이며,
도 2는 도 1에 도시된 QFP의 저면도를 개략적으로 도시한 것이며,
도 3은 도 1에 도시된 QFP의 측면도를 개략적으로 도시한 것이며,
도 4는 본 발명의 제1실시 예에 따르는 QFP의 내부 모습을 개략적으로 도시한 것이며,
도 5는 도 4의 V-V선에 대한 단면도를 개략적으로 도시한 것이며,
도 6 내지 9는 본 발명의 제1실시 예에 따르는 QFP와 노출 패드를 갖는 통상적인 QFP가 웨이브 솔더링 공정에 의해 기판에 실장된 경우에 있어서 신호 품질, 전원 품질, 및 EMI 특성을 비교한 실험 결과를 도시한 것이며,
도 10은 본 발명의 제2실시 예에 따른 QFP의 저면도를 개략적으로 도시한 것이며, 그리고
도 11은 본 발명의 제3실시 예에 따르는 QFP의 저면도를 개략적으로 도시한 것이다.
본 발명은 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명함으로써 더욱 명백해 질 것이다. 여기서 설명되는 실시 예는 발명의 이해를 돕기 위하여 예시적으로 나타낸 것이며, 본 발명은 여기서 설명되는 실시 예와 다르게 다양하게 변형되어 실시될 수 있음이 이해되어야 할 것이다. 또한, 발명의 이해를 돕기 위하여, 첨부된 도면은 실제 축척대로 도시된 것이 아니라 일부 구성요소의 치수가 과장되게 도시될 수 있다.
도 1은 본 발명의 제1실시 예에 따르는 QFP(100)의 평면도를 개략적으로 도시한 것이고, 도 2는 도 1에 도시된 QFP(100)의 저면도를 개략적으로 도시한 것이고, 도 3은 도 1에 도시된 QFP(100)의 측면도를 개략적으로 도시한 것이다.
도 2에 도시된 바와 같이, 본 발명의 제1실시 예에 따르는 QFP(100)는 패들(110)이 QFP(100)의 하면에서 노출되는 소위 eQFP에 해당한다. 도 3에서는 QFP(100)가 실장되는 기판(200)이 함께 도시되어 있다. QFP(100)가 솔더링에 의해 기판(200)에 실장됨으로써 인쇄회로 보드 어셈블리(10)(PBA; Printed Board Assembly)가 완성된다. 여기서는 단지 하나의 QFP(100)만이 도시되어 있으나 다수의 QFP 및 다양한 전자 소자들이 기판(200)에 실장될 수 있음이 이해되어야 할 것이다.
본 발명의 한 목적은 상대적으로 저렴한 비용이 드는 웨이브 솔더링 공정을 eQFP에 적용하는 것이므로, 여기서 사용되는 기판(200)은 상대적으로 저렴한 단층(1-layer) 기판인 것이 바람직하다.
도 4 및 도 5을 참조하여 본 발명의 제1실시 예에 따르는 QFP(100)를 더욱 상세히 설명하기로 한다. 도 4는 본 발명의 제1실시 예에 따르는 QFP(100)의 내부를 위에서 바라본 모습을 개략적으로 도시한 것이고, 도 5는 도 4의 V-V선에 대한 단면도를 개략적으로 도시한 것이다. 도 4에서는 패들(110)과 본딩 와이어(160)가 도시될 수 있도록 패들(110)보다 위에 위치하는 몰딩부(140)의 일부가 제거된 것임에 주의하기 바란다.
패들(110)은 QFP(100) 내부에 있는 반도체 칩(120)을 지지한다. 도 4 및 도 5에서는 발명의 이해를 돕기 위하여 패들(110)이 외부로 돌출되는 높이가 상당히 과장되게 도시되었으며, 실제로 패들(110)이 외부로 돌출되는 높이는 상당히 작다는 점이 이해되어야 할 것이다.
접착 물질(130)은 반도체 칩(120)을 패들(110)에 부착시킨다.
몰딩부(140)는 반도체 칩(120)을 감싸서 외부 환경으로부터 반도체 칩(120)을 보호한다. 몰딩부(140)는 예컨대 EMC(Epoxy Mold Compoud)와 같은 플라스틱 몰드 컴파운드(plastic mold compound)로 형성될 수 있다.
복수의 리드(150)는 몰딩부(140)의 4 측면에 형성된다. 복수의 리드(150)는 외부로 돌출되어 기판(200)과의 전기적 연결을 제공한다. 이를 위하여 기판(200)에는 복수의 리드(150)에 대응되는 위치에 복수의 랜드(미 도시)가 형성되며, 복수의 리드(150) 각각은 대응되는 랜드로 솔더링될 수 있다. 도면의 단순화를 위하여, 복수의 리드(150)의 개수는 실제와 다르게 도시되었다는 점이 이해되어야 할 것이다. 실제로, 복수의 리드(150)의 수는 32개 내지 304개가 될 수 있다.
복수의 본딩 와이어(160)는 복수의 리드(150)를 반도체 칩(120)과 전기적으로 연결한다. 도면의 단순화를 위하여, 도 4에서는 단지 일부의 본딩 와이어(160)만이 도시된 점이 이해되어야 할 것이다. 실제로는 복수의 리드(150) 각각에 대응하는 본딩 와이어(160)가 존재한다. 또한, 반도체 칩(120)에는 복수의 본딩 와이어(160)와의 연결을 위한 복수의 전극(미 도시)이 형성된다.
도 2, 4-5에 도시된 바와 같이, 패들(110)은 패들 중앙부(111), 제1-4패들 말단부(112a-d), 및 제1-4패들 연결부(113a-d)를 포함한다.
패들 중앙부(111)는 반도체 칩(120) 아래에 배치되어 반도체 칩(120)을 지지한다. 제1-4패들 말단부(112a-d)는 몰딩부(140)의 하면의 4 코너에 배치된다. 제1-4패들 연결부(113a-d)는 각각 제1-4패들 말단부(112a-d)와 패들 중앙부(111)를 연결한다. 본 실시 예에서는, 패들 중앙부(111), 제1-4패들 말단부(112a-d), 및 제1-4패들 연결부(113a-d)가 모두 몰딩부(140)의 하면에서 외부로 노출된다.
패들(110)은 기판(200)에 형성된 그라운드 패드(미 도시)와 전기적으로 연결되어 그라운드로 작용하게 한다. 패들(110)이 그라운드를 보강시키는 역할을 하게 됨으로써 QFP(100)의 신호 품질, 전원 품질, 및 EMI(Electro Magnetic Interference) 특성이 개선될 수 있다. 본 실시 예에서는, 패들(110)의 그라운드 보강 역할을 높이기 위하여 패들 중앙부(111)의 면적이 반도체 칩(120)의 면적보다 2배 이상 크도록 설계되었다.
패들(110)을 기판(200)에 형성된 그라운드 패드와 전기적으로 연결하기 위해서는 솔더링 공정이 필요하게 된다. 앞서 설명한 바와 같이, 통상적인 eQFP에서는 웨이브 솔더링 공정이 적용되지 못한다. 통상적인 eQFP에서는 노출 패들이 eQFP의 하면 중앙에 위치하는데, 이 경우 용융된 솔더가 eQFP의 하면과 기판의 상면 사이의 미세한 공간을 통하여 노출 패들이 존재하는 영역까지 침투하지 못하기 때문이다.
그러나 본 발명의 제1실시 예에서는, 제1-4패들 말단부(112a-d)가 몰딩부(140) 하면의 코너 영역에 배치되기 때문에 용융된 솔더가 제1-4패들 말단부(112a-d)까지 침투할 수 있어서 웨이브 솔더링이 가능해진다. 이 경우, 기판(200)에 형성된 그라운드 패드는 용융된 솔더가 침투 가능한 영역에 형성된다. 그라운드 패드의 형성 영역은 제1-4패들 말단부(112a-d)에 대응한 영역이 될 수 있으며, 제1-4패들 말단부(112a-d)에 대응한 영역을 포함하는 더욱 넓은 영역이 될 수도 있다. 또는, 그라운드 패드의 형상은 패들(110)의 형상과 동일할 수 있다.
본 발명의 제1실시 예에서는 4개의 패들 말단부(112a-d)가 이용되었으나, 패들 말단부의 개수는 다양하게 변형될 수 있음이 이해되어야 할 것이다. 즉, 1 내지 3개의 패들 말단부가 이용될 수도 있다. 이는 패들(110)이 몰딩부(140)의 하면의 적어도 한 코너에서 외부로 노출된다면 웨이브 솔더링을 수행하는데 지장을 끼치지 않기 때문이다.
도 4 및 도 5에서 참조부호 161으로 나타낸 본딩 와이어는 어느 한 리드(151)를 직접 반도체 칩(120)과 전기적으로 연결한다. 이 리드(151)는 신호를 송수신하는 신호 리드, 전력을 받아들이는 파워 리드, 또는 그라운드에 대응하는 그라운드 리드가 될 수 있다.
도 5 및 6에서 참조부호 155로 나타낸 리드는 제1, 2본딩 와이어(165a, 165b)에 의해 반도체 칩(120)과 연결되는 리드를 의미한다. 이런 리드(155)는 그라운드 리드가 된다. 즉, 제1본딩 와이어(165a)는 그라운드 리드(155)를 제1패들 연결부(113a)와 전기적으로 연결하고, 제2본딩 와이어(165b)는 패들 중앙부(111)를 반도체 칩(120)과 전기적으로 연결한다. 다시 말해서, 그라운드 리드(155)는 패들(110)을 경유하여 반도체 칩(120)과 전기적으로 연결된다. 그에 의해, 패들(110)이 그라운드 역할을 할 수 있게 된다. 이 경우, 그라운드 리드(155), 패들(110), 및 기판(200)에 형성된 그라운드 패드가 모두 동일한 그라운드 전위를 갖게 된다.
일반적으로 본딩 와이어의 길이가 길어질수록 인덕턴스 값이 커져서 노이즈가 증가하게 된다. 본 발명의 제1실시 예에서는 제1본딩 와이어(165a)에 의해 그라운드 리드(155)가 그라운드 리드(155)에 인접한 제1패들 연결부(113a)와 전기적으로 연결되고, 제2본딩 와이어(165b)에 의해 반도체 칩(120)이 반도체 칩(120)에 인접한 패들 중앙부(111)와 전기적으로 연결된다. 이 경우, 그라운드 리드(155)가 그라운드 리드(155)에서 비교적 멀리 떨어진 패들 중앙부(111)와 전기적으로 연결되는 경우와 비교하여 그라운드 연결을 위한 본딩 와이어의 길이가 짧아질 수 있으며, 그에 의해 노이즈 발생을 줄일 수 있다.
도 4 및 도 5에서는 도면의 단순화를 위하여 단지 하나의 그라운드 리드(155)만이 도시된 점이 이해되어야 할 것이다. 실제로 그라운드 리드(155)는 다수 개가 될 수 있으며, 그라운드 리드(155)의 위치 역시 다양하게 변형될 수 있다.
이하, 본 발명의 제1실시 예에 따르는 QFP(100)와 노출 패드를 갖는 통상적인 QFP가 웨이브 솔더링 공정에 의해 기판에 실장된 경우에 있어서 신호 품질, 전원 품질, 및 EMI 특성을 비교한 실험 결과를 설명하기로 한다. 설명의 단순함을 위하여, '케이스 1'은 본 발명의 제1실시 예에 따르는 QFP(100)가 웨이브 솔더링에 의해 기판(200)에 실장된 경우를 지칭하기로 하고, '케이스 2'는 노출 패드를 갖는 통상적인 QFP가 웨이브 솔더링에 의해 기판(200)에 실장된 경우를 지칭하기로 한다. 노출 패드를 갖는 통상적인 QFP는 본 발명의 제1실시 예와는 다르게 노출 패드가 QFP의 하면 중앙에 배치된다.
도 6 및 도 7을 참조하여, 케이스 1과 케이스 2의 신호 품질 결과를 설명하기로 한다.
도 6은 케이스 1과 케이스 2의 특정 리드에서 측정한 PWM 클럭의 파형을 나타낸다. 여기에서는 Tektronix사의 DSA 71254 digital serial analyzer(12.5 GHz)와 p7240 probe (4 GHz)가 사용되었다. 도 6에서는 케이스 1과 케이스 2 모두 거의 동일한 파형을 나타내어서 차이점을 확인하기 어렵다. 이에, 지터 분석기를 통해 케이스 1과 케이스 2의 지터 량을 파악하였다.
도 7은 케이스 1과 케이스 2의 지터 분석 결과를 나타낸다. 케이스 1의 Pk-Pk 지터 값은 848.75 ps가 나왔으며, 케이스 2의 Pk-Pk 지터 값은 1129.6 ps가 나왔다. 즉, 케이스 1의 지터 값이 케이스 2의 지터 값보다 약 24.86% 줄어든 것을 확인할 수 있다. 이로써, 케이스 1의 신호 품질이 케이스 2의 신호 품질보다 개선되었음을 알 수 있다.
도 8을 참조하여, 케이스 1과 케이스 2의 전원 품질 결과를 설명하기로 한다. 도 8은 케이스 1과 케이스 2의 전압 리플(voltage ripple)을 측정한 그래프이다. 이런 전압 리플은 메모리 블록(memory block)이 활성화 되었을 때 기판의 3.3V 메모리단에서 측정되었으며, Tektronix사의 TDS 784D 오실로스코프(1 GHz)와 p6245 probe (1.5 GHz)가 사용되었다. 케이스 1의 전압 리플은 98 mV(3.302 V - 3.204 V)가 나왔으며, 케이스 2의 전압 리플은 118 mV(3.306 V - 3.188 V)가 나왔다. 즉, 케이스 1의 전압 리플 값이 케이스 2의 전압 리플 값보다 약 16.95% 줄어든 것을 확인할 수 있다. 이로써, 케이스 1의 전원 품질이 케이스 2의 전원 품질보다 개선되었음을 알 수 있다.
도 9를 참조하여, 케이스 1과 케이스 2의 EMI 특성 결과를 설명하기로 한다. 도 9는 케이스 1과 케이스 2의 EMI를 측정한 그래프이다. 여기서는 3 미터 무반향실(anechoic chamber)이 이용되었다. 도 9에서 굵은 실선은 EMI 규제 기준인 Class B를 나타내고, 가는 실선은 수평 방향(horizontal) 노이즈를 나타내고, 점선은 수직 방향(vertical) 노이즈를 나타낸다. 주파수 전 대역에 걸쳐서 케이스 1의 방사 노이즈가 케이스 2의 방사 노이즈보다 낮게 나왔다. 메모리 클럭 주파수가 100 MHz이고 시스템 코어 주파수가 300 MHz인 경우, EMI에 가장 취약한 주파수 대역은 300 MHz 대역이 된다. 300 MHz의 주파수에서 케이스 1의 노이즈 레벨은 33.2 dB이 나왔으며, 케이스 2의 노이즈 레벨은 34.7 dB이 나왔다. 즉, 300 MHz의 주파에서 케이스 1의 노이즈 레벨은 케이스 2의 노이즈 레벨보다 1.5 dB 정도 줄어든 것을 확인할 수 있다. 이로써, 케이스 1의 EMI 특성이 케이스 2의 EMI 특성보다 개선되었음을 알 수 있다.
앞서 설명한 바와 같이, 케이스 2와 비교하여 케이스 1에서 신호 품질, 전원 품질, 및 EMI 특성이 모두 개선된 사실을 확인할 수 있었다. 이는 본 발명의 제1실시 예에 따르는 QFP(100)의 패들(110)이 그라운드를 보강시키는 역할을 하기 때문이다. 또한, 이는 리플로우 솔더링 공정이 아닌 웨이브 솔더링 공정을 이용하더라도 패들(100)이 기판(200)에 형성된 그라운드 패드에 안정적으로 솔더링되었다는 것을 의미한다. 반면에 노출 패드를 갖는 통상적인 QFP는 웨이브 솔더링 공정에 의해서 노출 패드가 기판(200)에 형성된 그라운드 패드에 솔더링되지 못하였기 때문에 신호 품질, 전원 품질, 및 EMI 특성이 본 발명의 제1실시 예에 따르는 QFP(100)보다 나쁘게 나왔다.
도 10은 본 발명의 제2실시 예에 따른 QFP(100a)의 저면도를 개략적으로 도시한 것이다. 앞선 제1실시 예와 동일한 기능을 하는 구성 요소에는 동일한 참조부호를 부여하여 자세한 설명은 생략하기로 한다.
제2실시 예가 앞선 제1실시 예와 다른 점은, 제1-4패드 말단부(112a-d)만이 외부로 노출되고 패들 중앙부(111)와 제1-4패들 연결부(113a-d)는 외부로 노출되지 않는다는 것이다. 본 실시 예에서도 제1-4패들 말단부(112a-d)가 몰딩부(140) 하면의 코너 영역에 배치되기 때문에 용융된 솔더가 제1-4패들 말단부(112a-d)까지 침투할 수 있어서 웨이브 솔더링이 가능해진다.
본 실시 예에서는 4개의 패들 말단부(112a-d)가 이용되었으나, 패들 말단부의 개수와 변형될 수 있음이 이해되어야 할 것이다. 즉, 1 내지 3개의 패들 말단부가 이용될 수도 있다. 이는 패들(110)이 몰딩부(140)의 하면의 적어도 한 코너에서 외부로 노출된다면 웨이브 솔더링을 수행하는데 지장을 끼치지 않기 때문이다.
본 실시 예와는 다르게, 제1-4패드 말단부(112a-d)와 제1-4패들 연결부(113a-d)가 외부로 노출되고 패들 중앙부(111)는 외부로 노출되지 않는 실시 예도 가능할 수 있다. 또는, 제1-4패드 말단부(112a-d)와 패들 중앙부(111)가 외부로 노출되고 제1-4패들 연결부(113a-d)는 외부로 노출되지 않는 실시 예도 가능할 수 있다.
도 11은 본 발명의 제3실시 예에 따르는 QFP(100b)의 저면도를 개략적으로 도시한 것이다. 앞선 실시 예와 동일한 기능을 하는 구성 요소에는 동일한 참조부호를 부여하여 자세한 설명은 생략하기로 한다.
제3실시 예가 제1실시 예와 다른 점은, 패들 중앙부(111)의 면적이 줄어든 것이다. 이는 QFP(100b)의 생산 원가를 줄이기 위한 것이다. 본 실시 예에서도 제1-4패들 말단부(112a-d)가 몰딩부(140) 하면의 코너 영역에 배치되기 때문에 용융된 솔더가 제1-4패들 말단부(112a-d)까지 침투할 수 있어서 웨이브 솔더링이 가능해진다.
본 발명은 예시적인 방법으로 설명되었다. 여기서 사용된 용어들은 설명을 위한 것이며, 한정의 의미로 이해되어서는 안 될 것이다. 상기 내용에 따라 본 발명의 다양한 수정 및 변형이 가능하다. 따라서 따로 부가 언급하지 않는 한 본 발명은 청구범위의 범주 내에서 자유로이 실행될 수 있을 것이다.
100; QFP 110; 패들
111; 패들 중앙부 112a-d; 제1-4패들 말단부
113a-d; 제1-4패들 연결부 130; 접착 물질
140; 몰딩부 150; 리드
160; 본딩 와이어 200; 기판

Claims (13)

  1. 반도체 칩;
    상기 반도체 칩을 지지하기 위한 패들;
    상기 반도체 칩을 감싸기 위한 몰딩부;
    상기 몰딩부의 4 측면에 형성되는 복수의 리드; 및
    상기 복수의 리드를 상기 반도체 칩과 전기적으로 연결하기 위한 복수의 본딩 와이어를 포함하고,
    상기 패들은 상기 몰딩부의 하면의 적어도 한 코너에서 외부로 노출되는 것을 특징으로 하는 쿼드 플랫 패키지.
  2. 제1항에 있어서,
    상기 패들은 그라운드로 작용하는 것을 특징으로 하는 쿼드 플랫 패키지.
  3. 제1항에 있어서,
    상기 패들은 상기 몰딩부의 상기 하면의 4 코너에서 외부로 노출되는 것을 특징으로 하는 쿼드 플랫 패키지.
  4. 제1항에 있어서, 상기 패들은,
    상기 반도체 칩 아래에 배치되어 상기 반도체 칩을 지지하는 패들 중앙부;
    상기 몰딩부의 상기 하면의 상기 적어도 한 코너에 배치되는 적어도 하나의 패들 말단부; 및
    상기 패들 중앙부와 적어도 하나의 상기 패들 말단부를 연결하는 적어도 하나의 패들 연결부를 포함하는 것을 특징으로 하는 쿼드 플랫 패키지.
  5. 제4항에 있어서,
    상기 패들 중앙부, 적어도 하나의 상기 패들 말단부, 및 적어도 하나의 상기 패들 연결부는 모두 외부로 노출되는 것을 특징으로 하는 쿼드 플랫 패키지.
  6. 제4항에 있어서,
    적어도 하나의 상기 패들 말단부만이 외부로 노출되는 것을 특징으로 하는 쿼드 플랫 패키지.
  7. 제4항에 있어서,
    상기 패들 중앙부의 면적은 상기 반도체 칩의 면적보다 2배 이상 큰 것을 특징으로 하는 쿼드 플랫 패키지.
  8. 제1항에 있어서,
    상기 복수의 리드 중 그라운드에 대응하는 리드는 상기 패들을 경유하여 상기 반도체 칩과 전기적으로 연결되는 것을 특징으로 하는 쿼드 플랫 패키지.
  9. 제1항에 있어서, 상기 복수의 본딩 와이어는,
    상기 복수의 리드 중 그라운드에 대응하는 리드를 상기 패들과 전기적으로 연결하는 제1본딩 와이어; 및
    상기 패들을 상기 반도체 칩과 전기적으로 연결하는 제2본딩 와이어를 포함하는 것을 특징으로 하는 쿼드 플랫 패키지.
  10. 제4항에 있어서, 상기 복수의 본딩 와이어는,
    상기 복수의 리드 중 그라운드에 대응하는 리드를 적어도 하나의 상기 패들 연결부과 전기적으로 연결하는 제1본딩 와이어; 및
    상기 패들 중앙부를 상기 반도체 칩과 전기적으로 연결하는 제2본딩 와이어를 포함하는 것을 특징으로 하는 쿼드 플랫 패키지.
  11. 제1항에 있어서,
    상기 반도체 칩을 상기 패들에 부착시키기 위한 접착 물질을 더 포함하는 것을 특징으로 하는 쿼드 플랫 패키지.
  12. 제1항 내지 제11항 중 어느 한 항에 따르는 쿼드 플랫 패키지; 및
    상기 쿼드 플랫 패키지가 실장되는 기판을 포함하는 것을 특징으로 하는 인쇄회로 보드 어셈블리.
  13. 제12항에 있어서,
    상기 기판은 단층 기판인 것을 특징으로 하는 인쇄회로 보드 어셈블리.
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