JP2012104830A - クワッドフラットパッケージ及びプリント回路基板アセンブリ - Google Patents

クワッドフラットパッケージ及びプリント回路基板アセンブリ Download PDF

Info

Publication number
JP2012104830A
JP2012104830A JP2011244372A JP2011244372A JP2012104830A JP 2012104830 A JP2012104830 A JP 2012104830A JP 2011244372 A JP2011244372 A JP 2011244372A JP 2011244372 A JP2011244372 A JP 2011244372A JP 2012104830 A JP2012104830 A JP 2012104830A
Authority
JP
Japan
Prior art keywords
paddle
semiconductor chip
quad flat
flat package
package according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011244372A
Other languages
English (en)
Inventor
Seung-Hoon Park
承 勳 朴
Dong-Yeol Jung
同 烈 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012104830A publication Critical patent/JP2012104830A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】基板に搭載する際にウェーブはんだ付け工程を適用することのできるｅＱＦＰ及びそれを用いたプリント回路基板アセンブリを提供する。
【解決手段】クワッドフラットパッケージ１００は、半導体チップ１２０と、半導体チップを搭載、支持するパドル１１０と、半導体チップを覆うモールディング部１４０と、モールディング部の４側面に形成される複数のリード１５０と、複数のリードと半導体チップとを電気的に接続する複数のボンディングワイヤとを有し、パドルは、モールディング部の下面の少なくとも何れか一つの角から外部に露出していることを特徴とする。
【選択図】図２

Description

本発明は、集積回路パッケージに関し、より詳細には、複数の露出パドルを有して、ウェーブはんだ付け工程が適用可能なクワッドフラットパッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：ＱＦＰ）及びそれを用いたプリント回路基板アセンブリに関する。
ＱＦＰは、集積回路パッケージの一種である。一般的に、ＱＦＰは長方形（又は正方形）の本体を有し、複数のリードが長方形の本体の４側面から突出している。このようなＱＦＰは半導体チップを搭載、支持するパドル（ｐａｄｄｌｅ）をもっており、ＱＦＰの下面からパドルが外部に露出する場合がある。このようなＱＦＰは、いわゆるｅＱＦＰ（ｅｘｐｏｓｅｄ ＱＦＰ）と呼ばれ、露出パドル（ｅｘｐｏｓｅｄ ｐａｄｄｌｅ）はグラウンド接続に用いられる。
集積回路パッケージを基板に搭載するために、一般的にリフローはんだ付け（ｒｅｆｌｏｗ ｓｏｌｄｅｒｉｎｇ）工程と、ウェーブはんだ付け（ｗａｖｅ ｓｏｌｄｅｒｉｎｇ）工程とが用いられている。
リフローはんだ付け工程では、はんだクリーム（ｓｏｌｄｅｒ ｃｒｅａｍ）が用いられ、搭載しようとする電子部品を基板に仮に取り付け、その後にはんだクリームを溶融させるために組立体の全体に熱が供給されるようにすることにより、電子部品（集積回路パッケージ）が基板に搭載される。
ウェーブはんだ付け工程では、搭載しようとする電子部品を基板に付着させた後、それを溶融はんだに接触させることにより電子部品が基板に搭載される。
リフローはんだ付け工程を用いると、ウェーブはんだ付け工程を用いる場合に比べて、約２１％程度の費用が更にかかることが知られている。従って、安価な電子装置の場合は、費用削減のためにウェーブはんだ付け工程を用いたほうが望ましい。なお、電子装置の開発初期段階でテストモデルを製作する場合においても、開発費用を削減するためにウェーブはんだ付け工程のほうが好まれている。
ところが、現在は、ｅＱＦＰの搭載にウェーブはんだ付け工程は適用できないため、割高なリフローはんだ付け工程が適用されている。これは、ウェーブはんだ付け工程においてｅＱＦＰの露出パドルのはんだ付けができないためである。
これは、ウェーブはんだ付け工程では、溶融はんだがｅＱＦＰの下面と基板の上面との間の微細な空間を通って露出パドルが存在する領域までに浸透できないことによる。
そのため、ウェーブはんだ付け工程を適用することのできるｅＱＦＰの開発が求められているという問題がある。
特開２０００−２９９４２３号公報 特許第４０２４６８１号公報 特開２００８−１９２６６０号公報 特開２００４−３４３１５１号公報
そこで、本発明は上記従来のクワッドフラットパッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、基板に搭載する際にウェーブはんだ付け工程を適用することのできるｅＱＦＰ及びそれを用いたプリント回路基板アセンブリを提供することにある。
上記目的を達成するためになされた本発明によるクワッドフラットパッケージは、半導体チップと、前記半導体チップを搭載、支持するパドルと、前記半導体チップを覆うモールディング部と、前記モールディング部の４側面に形成される複数のリードと、前記複数のリードと前記半導体チップとを電気的に接続する複数のボンディングワイヤとを有し、前記パドルは、前記モールディング部の下面の少なくとも何れか一つの角から外部に露出していることを特徴とする。
前記パドルはグラウンドとして作用することが好ましい。
前記パドルは前記モールディング部の前記下面の４つの角から外部に露出していることが好ましい。
前記パドルは、前記半導体チップの下に配置され、前記半導体チップをを搭載、支持するパドル中央部と、前記モールディング部の前記下面の前記少なくとも何れか一つの角に配置される少なくとも一つのパドル末端部と、前記パドル中央部と前記少なくとも一つのパドル末端部とを接続する少なくとも一つのパドル接続部とを含むことが好ましい。
前記パドル中央部と、前記少なくとも一つのパドル末端部と、前記少なくとも一つのパドル接続部とは、何れも外部に露出していることが好ましい。
前記少なくとも一つの前記パドル末端部のみが外部に露出していることが好ましい。
前記パドル中央部の面積は、前記半導体チップの面積より２倍以上大きいことが好ましい。
前記複数のリードのうちグラウンドに対応するリードは、前記パドルを経由して前記半導体チップと電気的に接続されることが好ましい。
前記複数のボンディングワイヤは、前記複数のリードのうちグラウンドに対応するリードを前記パドルと電気的に接続する第１ボンディングワイヤと、前記パドルと前記半導体チップとを電気的に接続する第２ボンディングワイヤとを含むことが好ましい。
前記複数のボンディングワイヤは、前記複数のリードのうちグラウンドに対応するリードと前記少なくとも一つのパドル接続部とを電気的に接続する第１ボンディングワイヤと、前記パドル中央部と前記半導体チップとを電気的に接続する第２ボンディングワイヤとを含むことが好ましい。
前記半導体チップを前記パドルに付着させるための接着物質を更に有することが好ましい。
上記目的を達成するためになされた本発明によるプリント回路基板アセンブリは、上述のような特徴を有するクワッドフラットパッケージと、前記クワッドフラットパッケージが装着される基板とを含むことを特徴とする。
前記基板は単層基板であることが好ましい。
本発明に係るクワッドフラットパッケージ及びプリント回路基板アセンブリによれば、ｅＱＦＰの搭載においてリフローはんだ付け工程の代わりに、安価なウェーブはんだ付け工程を適用することができるという効果がある。また、それにより、集積回路パッケージを基板に装着する費用を削減することができるという効果がある。
本発明の第１の実施形態に係るＱＦＰの概略平面図である。 図１に示したＱＦＰの概略底面図である。 図１に示したＱＦＰの概略側面図である。 本発明の第１の実施形態に係るＱＦＰの内部様子を示す概略図である。 図４のＶ−Ｖ線に沿って切断した概略断面図である。 本発明の第１の実施形態に係るＱＦＰと露出パドルを有する通常のＱＦＰがウェーブはんだ付け工程により基板に搭載した時の試験結果を示すもので、特定リードで測定したＰＷＭクロックの波形を示す図である。 本発明の第１の実施形態に係るＱＦＰと露出パドルを有する通常のＱＦＰがウェーブはんだ付け工程により基板に搭載した時の試験結果を示すもので、ジッタ分析結果を示す表である。 本発明の第１の実施形態に係るＱＦＰと露出パドルを有する通常のＱＦＰがウェーブはんだ付け工程により基板に搭載した時の試験結果を示すもので、電圧リップルを測定したグラフである。 本発明の第１実施形態に係るＱＦＰと露出パドルを有する通常のＱＦＰがウェーブはんだ付け工程により基板に搭載した時の試験結果を示すもので、ＥＭＩの特性結果を測定したグラフである。 本発明の第２の実施形態に係るＱＦＰの概略底面図である。 本発明の第３の実施形態に係るＱＦＰの概略底面図である。
次に、本発明に係るクワッドフラットパッケージ及びプリント回路基板アセンブリを実施するための形態の具体例を図面を参照しながら説明する。
ここで説明する実施形態は、発明の理解を促すための例示を示すものであって、本発明はここで説明する実施形態と違って多様に変形されて実施できることを理解すべきである。
なお、発明の理解を促すために、添付図面は実際の寸法で示したものではなく、一部の構成要素だけを拡大して示すことがある。
図１は、本発明の第１の実施形態に係るクワッドフラットパッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：以下、ＱＦＰと記す）１００の概略平面図であり、図２は図１に示したＱＦＰ１００の概略底面図であり、図３は図１に示したＱＦＰ１００の概略側面図である。
図２に示すように、本発明の第１の実施形態に係るＱＦＰ１００は、パドル１１０がＱＦＰ１００の下面から露出する、いわゆるｅＱＦＰに該当する。
図３においては、ＱＦＰ１００が搭載される基板２００と共に示している。ＱＦＰ１００がはんだ付けにより基板２００に搭載されることで、プリント回路基板アセンブリ（Ｐｒｉｎｔｅｄ Ｂｏａｒｄ Ａｓｓｅｍｂｌｙ：ＰＢＡ）１０が完成する。ここでは、一つのＱＦＰ１００のみを示しているが、複数のＱＦＰ及び多様な電子素子（部品）が基板２００に搭載されてよいことを理解すべきである。
本発明の目的は、割安なウェーブはんだ付け工程をｅＱＦＰに適用することであるため、ここで使われる基板２００は安価な単層（１−ｌａｙｅｒ）基板であることが望ましい。
図４及び図５を参照して、本発明の第１の実施形態に係るＱＦＰ１００についてより詳細に説明する。
図４は、本発明の第１の実施形態に係るＱＦＰ１００に内部を上から眺めた様子を示す概略図であり、図５は、図４のＶ−Ｖ線に沿って切断した概略断面図である。図４では、パドル１１０とボンディングワイヤ１６０とが示すように、パドル１１０より上に位置するモールディング部１４０の一部が取り除かれた状態であることに留意すべきである。
パドル１１０は、ＱＦＰ１００の内部にある半導体チップ１２０を搭載、支持する。図４及び図５では、発明の理解を促すために、パドル１１０が外部に突出する高さがかなり誇張して示しているが、実際にはパドル１１０が外部に突出する高さはかなり低いことを理解すべきである。
接着物質１３０は、半導体チップ１２０をパドル１１０に取り付けるためのものである。
モールディング部１４０は、半導体チップ１２０を覆い、外部環境から半導体チップ１２０を保護する。モールディング部１４０は例えば、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）のようなプラスチックモールドコンパウンド（ｐｌａｓｔｉｃ ｍｏｌｄ ｃｏｍｐｏｕｎｄ）で形成されてよい。
複数のリード１５０はモールディング部１４０の４側面に形成される。複数のリード１５０は外部に突出して基板２００との電気的接続を提供する。このために、基板２００には複数のリード１５０に対応する位置に複数のランド（図示せず）が形成され、複数のリード１５０のそれぞれは対応するランドにはんだ付けされる。図面を単純化するために、複数のリード１５０の本数は実際とは異なるように示していることを理解すべきである。実際に、複数のリード１５０の数は、３２個〜３０４個であってよい。
複数のボンディングワイヤ１６０は、複数のリード１５０と半導体チップ１２０とを電気的に接続する。
図面の単純化のために、図４では一部のボンディングワイヤ１６０のみを示していることを理解すべきである。実際には、複数のリード１５０のそれぞれに対応するボンディングワイヤ１６０が存在する。なお、半導体チップ１２０には複数のボンディングワイヤ１６０との接続のための複数の電極（図示せず）が形成される。
図２、図４、図５に示すように、パドル１１０は、パドル中央部１１１、第１〜第４パドル末端部１１２ａ〜ｄ、及び第１〜第４パドル接続部１１３ａ〜ｄを含む。
パドル中央部１１１は、半導体チップ１２０の下に配置され、半導体チップ１２０を搭載、支持する。
第１〜第４パドル末端部１１２ａ〜ｄは、モールディング部１４０の下面の４角に配置される。
第１〜第４パドル接続部１１３ａ〜ｄは、それぞれ第１〜第４パドル末端部１１２ａ〜ｄとパドル中央部１１１とを接続する。本実施形態では、パドル中央部１１１、第１〜第４パドル末端部１１２ａ〜ｄ、及び第１〜第４パドル接続部１１３ａ〜ｄの何れもがモールディング部１４０の下面から外部に露出する。
パドル１１０は、基板２００に形成されたグラウンドパッド（図示せず）と電気的に接続され、グラウンドとして作用させる。パドル１１０がグラウンドを補強する役割を担うようになることで、ＱＦＰ１００の信号品質、電源品質、及びＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）特性が改善される。本実施形態では、パドル１１０のグラウンド補強の役割を高めるために、パドル中央部１１１の面積が半導体チップ１２０の面積より２倍以上大きく設計されている。
パドル１１０を基板２００に形成されたグラウンドパッドと電気的に接続するためには、はんだ付け工程が必要となる。上述したように、通常のｅＱＦＰではウェーブはんだ付け工程が適用できない。通常のｅＱＦＰでは露出パドルがｅＱＦＰの下面中央に位置するが、この場合、溶融はんだがｅＱＦＰの下面と基板の上面との間の微細な空間を通って露出パドルが存在する領域までに浸透できないためである。
しかし、本発明の第１の実施形態では、第１〜第４パドル末端部１１２ａ〜ｄがモールディング部１４０の下面の角領域に配置されるため、溶融はんだが第１〜第４パドル末端部１１２ａ〜ｄまでに浸透できるため、ウェーブはんだ付けが可能となる。
この場合、基板２００に形成されたグラウンドパッドは溶融はんだが浸透可能な領域に形成される。グラウンドパッドの形成領域は第１〜第４パドル末端部１１２ａ〜ｄに対応する領域であってよく、第１〜第４パドル末端部１１２ａ〜ｄに対応する領域を含む更に広い領域であってよい。なお、グラウンドパッドの形状はパドル１１０の形状と同様であってよい。
本発明の第１の実施形態では、４つのパドル末端部１１２ａ〜ｄが用いられたが、パドル末端部の個数は多様に変形できることを理解すべきである。
即ち、１つ〜３つのパドル末端部が用いられてよい。これは、パドル１１０がモールディング部１４０の下面の少なくとも何れか一つの角から外部に露出すると、ウェーブはんだ付けを行なううえで支障をきたさないためである。
図４及び図５で、符号１６１で示したボンディングワイヤは、何れか一つのリード１５１と直接半導体チップ１２０とを電気的に接続する。このリード１５１は、信号を送受信する信号リード、電力を受け取るパワーリード、またはグラウンドに対応するグラウンドリードであってよい。
図４及び図６で符号１５５で示すリードは、第１、２ボンディングワイヤ１６５ａ、１６５ｂによって半導体チップ１２０と接続されるリードであることを意味する。このようなリード１５５はグラウンドリードになる。即ち、第１ボンディングワイヤ１６５ａはグラウンドリード１５５と第１パドル接続部１１３ａとを電気的に接続し、第２ボンディングワイヤ１６５ｂはパドル中央部１１１と半導体チップ１２０とを電気的に接続する。
言い換えると、グラウンドのリード１５５はパドル１１０を経由して半導体チップ１２０と電気的に接続される。それにより、パドル１１０がグラウンド役割が果たせるようになる。この場合、グラウンドのリード１５５、パドル１１０、及び基板２００に形成されたグラウンドパッドが全て同様のグラウンド電位を持つようになる。
一般的に、ボンディングワイヤが長くなればなるほど、インダクタンス値が大きくなりノイズが増大するようになる。
本発明の第１の実施形態では、第１ボンディングワイヤ１６５ａによりグラウンドのリード１５５とグラウンドのリード１５５に隣接した第１パドル接続部１１３ａとが電気的に接続され、第２ボンディングワイヤ１６５ｂにより半導体チップ１２０と半導体チップ１２０に隣接したパドル中央部１１１とが電気的に接続される。この場合、グラウンドのリード１５５がグラウンドのリード１５５から比較的に遠く離れたパドル中央部１１１と電気的に接続される場合と比較してグラウンド接続のためのボンディングワイヤの長さを短くすることができ、それにより、ノイズ発生を軽減することができる。
図４及び図５では、図面の単純化のために、一つのグラウンドのリード１５５のみを示したことを理解すべきである。実際には、グラウンドのリード１５５は複数個であってよく、グラウンドのリード１５５の位置も多様に変わってよい。
以下、本発明の一実施形態に係るＱＦＰ１００と露出パドルとを有する通常のＱＦＰがウェーブはんだ付け工程により、基板に搭載した場合において、信号品質、電源品質、及びＥＭＩ特性を比較した試験結果を説明する。
説明の単純化のために、「ケース１」は本発明の第１の実施形態に係るＱＦＰ１００がウェーブはんだ付けにより基板２００に搭載された場合を表し、「ケース２」は露出パドルを有する通常のＱＦＰがウェーブはんだ付けによって基板２００に搭載された場合を表す。露出パドルを有する通常のＱＦＰは本発明の第１の実施形態とは違って、露出パドルがＱＦＰの下面の中央に配置される。
図６及び図７を参照し、ケース１とケース２の信号品質結果を説明する。
図６は、ケース１とケース２の特定リードで測定したＰＷＭクロックの波形を示す。
ここでは、Ｔｅｋｔｒｏｎｔｉｘ社製のＤＳＡ ７１２５４ ｄｉｇｉｔａｌ ｓｅｒｉａｌ ａｎａｌｙｚｅｒ（１２．５ＧＨｚ）とｐ７２４０ ｐｒｏｂｅ（４ＧＨｚ）が使用された。図６では、ケース１とケース２の何れも、ほぼ同様の波形を示しているため相違点の確認が困難である。そこで、ジッタ分析器を通じてケース１とケース２のジッタ量を把握した。
図７は、ケース１とケース２のジッタ分析結果を示す。ケース１のＰｋ−Ｐｋジッタ値は８４８．７５ｐｓとなり、ケース２のＰｋ−Ｐｋジッタ値は１１２９．６ｐｓとなっている。
即ち、ケース１のジッタ値がケース２のジッタ値に比べて約２４．８６％減っていることが確認できる。これにより、ケース１の信号品質がケース２の信号品質より改善していることが確認できる。
図８を参照し、ケース１とケース２の電源品質結果を説明する。
図８は、ケース１とケース２の電圧リップル（ｖｏｌｔａｇｅ ｒｉｐｐｌｅ）を測定したグラフである。
このような電圧リップルはメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）が活性化した際、基板の３．３Ｖメモリ端で測定され、Ｔｅｋｔｒｏｎｔｉｘ社製のＴＤＳ ７８４Ｄ オシロスコープ（１ＧＨｚ）とｐ６２４５ ｐｒｏｂｅ（１．５ＧＨｚ）が使用された。
ケース１の電圧リップルは９８ｍＶ（３．３０２Ｖ〜３．２０４Ｖ）となり、ケース２の電圧リップルは１１８ｍＶ（３．３０６Ｖ〜３．１８８Ｖ）となった。即ち、ケース１の電圧リップル値がケース２の電圧リップル値より約１６．９５％減っていることが確認できる。これにより、ケース１の電源品質がケース２の電源品質より改善されたことが確認できる。
図９を参照し、ケース１とケース２のＥＭＩの特性結果を説明する。
図９は、ケース１とケース２のＥＭＩを測定したグラフである。
ここでは、３メートル無響室（ａｎｅｃｈｏｉｃ ｃｈａｍｂｅｒ）が用いられた。
図９で、太い実線はＥＭＩ規制基準である「Ｃｌａｓｓ Ｂ」を示し、細い実線は水平方向（Ｈｏｒｉｚｏｎｔａｌ）ノイズを示し、点線は垂直方向（Ｖｅｒｔｉｃａｌ）ノイズを示す。
周波数全帯域にわたり、ケース１の放射ノイズがケース２の放射ノイズより低い。メモリクロック周波数が１００ＭＨｚであり、システムコア周波数が３００ＭＨｚである場合、ＥＭＩに最も脆弱な周波数帯域は３００ＭＨｚ帯域になる。３００ＭＨｚの周波数でケース１のノイズレベルは３３．２ｄＢに、ケース２のノイズレベルは３４．７ｄＢとなっている。即ち、３００ＭＨｚの周波でケース１のノイズレベルは、ケース２のノイズレベルより１．５ｄＢ程度減っていることが確認できる。これにより、ケース１のＥＭＩ特性がケース２のＥＭＩ特性より改善していることが確認できる。
上述したように、ケース２と比較してケース１では、信号品質、電源品質、及びＥＭＩ特性の何れもが改善された事実が確認できた。これは、本発明の第１の実施形態に係るＱＦＰ１００のパドル１１０がグラウンドを補強する役割を担うためである。なお、これは、リフローはんだ付け工程でないウェーブはんだ付け工程を用いたとしても、パドル１００が基板２００に形成されたグラウンドパッドに安定してはんだ付けできたことを意味する。
一方で、露出パドルを有する通常のＱＦＰはウェーブはんだ付け工程によって露出パドルが基板２００に形成されたグラウンドパッドにはんだ付けできなかったため、信号品質、電源品質及びＥＭＩ特性が本発明の第１の実施形態に係るＱＦＰ１００より悪い結果となっている。
図１０は、本発明の第２の実施形態に係るＱＦＰ１００ａの概略底面図である。
上述の第１の実施形態と同様の機能の構成要素には同様の参照符号を付与して詳細な説明は省略する。
第２の実施形態と上述の第１の実施形態との相違点は、第１〜第４パドル末端部１１２ａ〜ｄのみが外部に露出してパドル中央部１１１と第１〜第４パドル接続部１１３ａ〜ｄは外部に露出しないということである。本実施形態でも、第１〜第４パドル末端部１１２ａ〜ｄがモールディング部１４０の下面の角領域に配置されるため、溶融はんだが第１〜第４パドル末端部１１２ａ〜ｄまでに浸透できるため、ウェーブはんだ付けが可能となる。
本実施形態では、４つのパドルの末端部１１２ａ〜ｄが用いられたが、パドル末端部の個数が変わってよい、ということを理解すべきである。即ち、１つ〜３つのパドル末端部が用いられてよい。これは、パドル１１０がモールディング部１４０の下面の少なくとも何れか一つの角から外部に露出すると、ウェーブはんだ付けを行なううえで支障をきたさないためである。
本実施形態とは違って、第１〜第４パドル末端部１１２ａ〜ｄと第１〜第４パドル接続部１１３ａ〜ｄが外部に露出し、パドル中央部１１１は外部に露出しない実施形態も可能である。
なお、第１〜第４パドル末端部１１２ａ〜ｄとパドル中央部１１１が外部に露出し、第１〜第４パドル接続部１１３ａ〜ｄは外部に露出しない実施形態も可能である。
図１１は、本発明の第３の実施形態に係るＱＦＰ１００ｂの概略底面図である。
上述の実施形態と同様の機能の構成要素には同様の参照符号を付与し、詳細な説明は省略する。
第３の実施形態の上述の第１の実施形態との相違点は、パドル中央部１１１の面積が減っていることである。これはＱＦＰ１００ｂの生産原価を削減させるためのものある。本実施形態でも、第１〜第４パドル末端部１１２ａ〜ｄがモールディング部１４０の下面の角領域に配置されるため、溶融はんだが第１〜第４パドル末端部１１２ａ〜ｄまでに浸透できるため、ウェーブはんだ付けが可能となる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、クワッドフラットパッケージを用いる集積回路パッケージ製造に好適に使用される。
１００、１００ａ、１００ｂ ＱＦＰ
１１０ パドル
１１１ パドル中央部
１１２ａ〜ｄ 第１〜第４パドル末端部
１１３ａ〜ｄ 第１〜第４パドル接続部
１２０ 半導体チップ
１３０ 接着物質
１４０ モールディング部
１５０、１５１ リード
１６０、１６１ ボンディングワイヤ
２００ 基板

Claims (13)

  1. 半導体チップと、
    前記半導体チップを搭載、支持するパドルと、
    前記半導体チップを覆うモールディング部と、
    前記モールディング部の４側面に形成される複数のリードと、
    前記複数のリードと前記半導体チップとを電気的に接続する複数のボンディングワイヤとを有し、
    前記パドルは、前記モールディング部の下面の少なくとも何れか一つの角から外部に露出していることを特徴とするクワッドフラットパッケージ。
  2. 前記パドルは、グラウンドとして作用することを特徴とする請求項１に記載のクワッドフラットパッケージ。
  3. 前記パドルは、前記モールディング部の前記下面の４つの角から外部に露出していることを特徴とする請求項１に記載のクワッドフラットパッケージ。
  4. 前記パドルは、前記半導体チップの下に配置され、前記半導体チップを搭載、支持するパドル中央部と、
    前記モールディング部の前記下面の前記少なくとも何れか一つの角に配置される少なくとも一つのパドル末端部と、
    前記パドル中央部と前記少なくとも一つのパドル末端部とを接続する少なくとも一つのパドル接続部とを含むことを特徴とする請求項１に記載のクワッドフラットパッケージ。
  5. 前記パドル中央部と、前記少なくとも一つのパドル末端部と、前記少なくとも一つのパドル接続部とは、何れも外部に露出していることを特徴とする請求項４に記載のクワッドフラットパッケージ。
  6. 前記少なくとも一つのパドル末端部のみが外部に露出していることを特徴とする請求項４に記載のクワッドフラットパッケージ。
  7. 前記パドル中央部の面積は、前記半導体チップの面積より２倍以上大きいことを特徴とする請求項４に記載のクワッドフラットパッケージ。
  8. 前記複数のリードのうちグラウンドに対応するリードは、前記パドルを経由して前記半導体チップと電気的に接続されることを特徴とする請求項１に記載のクワッドフラットパッケージ。
  9. 前記複数のボンディングワイヤは、前記複数のリードのうちグラウンドに対応するリードを前記パドルと電気的に接続する第１ボンディングワイヤと、
    前記パドルと前記半導体チップとを電気的に接続する第２ボンディングワイヤとを含むことを特徴とする請求項１に記載のクワッドフラットパッケージ。
  10. 前記複数のボンディングワイヤは、前記複数のリードのうちグラウンドに対応するリードと前記少なくとも一つのパドル接続部とを電気的に接続する第１ボンディングワイヤと、
    前記パドル中央部と前記半導体チップとを電気的に接続する第２ボンディングワイヤとを含むことを特徴とする請求項４に記載のクワッドフラットパッケージ。
  11. 前記半導体チップを前記パドルに付着させるための接着物質を更に有することを特徴とする請求項１に記載のクワッドフラットパッケージ。
  12. 請求項１乃至１１の内の何れか一項に記載されたクワッドフラットパッケージと、
    前記クワッドフラットパッケージが搭載される基板とを有することを特徴とするプリント回路基板アセンブリ。
  13. 前記基板は、単層基板であることを特徴とする請求項１２に記載のプリント回路基板アセンブリ。
JP2011244372A 2010-11-08 2011-11-08 クワッドフラットパッケージ及びプリント回路基板アセンブリ Pending JP2012104830A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100110309A KR20120048875A (ko) 2010-11-08 2010-11-08 노출 패들을 갖는 쿼드 플랫 패키지
KR10-2010-0110309 2010-11-08

Publications (1)

Publication Number Publication Date
JP2012104830A true JP2012104830A (ja) 2012-05-31

Family

ID=44910139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011244372A Pending JP2012104830A (ja) 2010-11-08 2011-11-08 クワッドフラットパッケージ及びプリント回路基板アセンブリ

Country Status (4)

Country Link
US (1) US20120113609A1 (ja)
EP (1) EP2450951B1 (ja)
JP (1) JP2012104830A (ja)
KR (1) KR20120048875A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177834B2 (en) * 2014-02-19 2015-11-03 Freescale Semiconductor, Inc. Power bar design for lead frame-based packages

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155904A (en) * 1991-04-03 1992-10-20 Compaq Computer Corporation Reflow and wave soldering techniques for bottom side components
JPH0685154A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体集積回路装置
US5497032A (en) * 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
BE1007856A3 (nl) * 1993-12-06 1995-11-07 Philips Electronics Nv Samenstellen van een printplaat en tenminste een component alsmede werkwijze voor het bevestigen van een component aan een printplaat.
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
JP4137059B2 (ja) * 2003-02-14 2008-08-20 株式会社ルネサステクノロジ 電子装置および半導体装置
US7211879B1 (en) * 2003-11-12 2007-05-01 Amkor Technology, Inc. Semiconductor package with chamfered corners and method of manufacturing the same
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US8163604B2 (en) * 2005-10-13 2012-04-24 Stats Chippac Ltd. Integrated circuit package system using etched leadframe
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7479692B2 (en) * 2006-11-09 2009-01-20 Stats Chippac Ltd. Integrated circuit package system with heat sink
KR100868662B1 (ko) * 2007-03-02 2008-11-13 에스티에스반도체통신 주식회사 엠.엘.에프（ｍｌｆ）형 반도체 패키지 및 그 제조방법
US8072047B2 (en) * 2008-05-21 2011-12-06 Stats Chippac Ltd. Integrated circuit package system with shield and tie bar

Also Published As

Publication number Publication date
US20120113609A1 (en) 2012-05-10
EP2450951B1 (en) 2020-11-25
EP2450951A1 (en) 2012-05-09
KR20120048875A (ko) 2012-05-16

Similar Documents

Publication Publication Date Title
US6534879B2 (en) Semiconductor chip and semiconductor device having the chip
US20080185692A1 (en) Package-level electromagnetic interference shielding
US8072770B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
EP1198000A1 (en) Semiconductor device and assembly board
JP2004095607A (ja) モジュール部品
WO2004010499A1 (ja) モジュール部品
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
JP2012104830A (ja) クワッドフラットパッケージ及びプリント回路基板アセンブリ
JP5499696B2 (ja) 半導体装置及び実装構造
TWI411051B (zh) 封裝層疊方法與結構及其電路板系統
JP2000299423A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
US20030151123A1 (en) Semiconductor die package having two die paddles
US6953893B1 (en) Circuit board for connecting an integrated circuit to a support and IC BGA package using same
US20150332995A1 (en) Electronic device including components in component receiving cavity and related methods
US9704812B1 (en) Double-sided electronic package
JP2011187683A (ja) 配線基板及び半導体装置
WO2007139132A1 (ja) 半導体装置
JP5299492B2 (ja) 半導体装置
KR101168413B1 (ko) 리드 프레임 및 그 제조 방법
KR101168890B1 (ko) 리드 프레임 및 그 제조 방법
JPH04336451A (ja) 半導体チップの実装構造
JPH10233469A (ja) 半導体装置
KR20080085453A (ko) 반도체 패키지 및 그 제조 방법
KR20150014282A (ko) 반도체 칩 패키지 모듈 및 그 제조방법
JPH10321790A (ja) 半導体装置およびその製造方法