KR100206941B1 - 버틈 리드 패키지 및 그 제조방법 - Google Patents

버틈 리드 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100206941B1
KR100206941B1 KR1019960041936A KR19960041936A KR100206941B1 KR 100206941 B1 KR100206941 B1 KR 100206941B1 KR 1019960041936 A KR1019960041936 A KR 1019960041936A KR 19960041936 A KR19960041936 A KR 19960041936A KR 100206941 B1 KR100206941 B1 KR 100206941B1
Authority
KR
South Korea
Prior art keywords
leads
chip
lead package
lead
solder
Prior art date
Application number
KR1019960041936A
Other languages
English (en)
Other versions
KR19980022684A (ko
Inventor
김용찬
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960041936A priority Critical patent/KR100206941B1/ko
Publication of KR19980022684A publication Critical patent/KR19980022684A/ko
Application granted granted Critical
Publication of KR100206941B1 publication Critical patent/KR100206941B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 버틈 리드 패키지 및 그 제조방법에 관한 것으로, 종래에는 솔더 플래팅된 리드의 하면이 직사각형 모양을 하고 있어, 피시비기판에 실장시 접착력이 약하여 신뢰성이 떨어지는 문제점 등이 있었다.
본 발명 버틈 리드 패키지는 반도체 칩의 하면에 테이프로 다수개의 리드가 부착되어 있고, 그 다수개의 리드와 칩의 칩패드는 금속와이어로 각각 연결되어 있으며, 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부가 형성되어 있는 버틈 리드 패키지에 있어서, 상기 다수개의 리드 하면에 형성된 몰딩부에 접속홀을 각각 형성하고, 그 접속홀에 접속부재를 삽입고정하여 구성함으로서, 피시비기판의 상면에 실장시 접속부재인 솔더볼 또는 솔더봉에 의해 부착하게 되어 종래의 경우보다 접착성이 향상되고, 따라서 신뢰성이 향상되는 효과가 있다. 또한, 종래에 필수적으로 수행하던 복잡한 솔더 플래팅공정을 배제함으로서 공정시간의 절감에 따른 생산성 향상의 효과가 있다.

Description

버틈 리드 패키지 및 그 제조방법
제1도는 종래 버틈 리드 패키지의 구성을 보인 종단면도.
제2도는 본 발명 버틈 리드 패키지의 구성을 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 리드 12 : 테이프
13 : 칩 13a : 칩패드
14 : 금속와이어 15 : 몰딩부
16 : 접속홀 17 : 접속부재
본 발명은 버틈 리드 패키지(BLP : BOTTOM LEAD PACKAGE) 및 그 제조방법에 관한 것으로, 특히 실장시 접착력이 향상되도록 하여 패키지의 신뢰성을 향상시키도록 하는데 적합한 버틈 리드 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 패키지 중 외부의 충격으로 부터 리드를 보호하고, 피시비기판의 상면에 패키지를 실장시 리플로우시켜서 일시에 실장하며, 실장면적을 많이 차지하지 않도록 하기 위한 목적으로 개발된 패키지가 버틈 리드 패키지(BLP : BOTTOM LEAD PACKAGE)이며, 이와 같은 일반적인 버틈 리드 패키지가 제1도에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
제1도는 종래 버틈 리드 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래의 버틈 리드 패키지는 다수개의 리드(1) 상면에 테이프(2)를 이용하여 반도체 칩(3)이 부착되어 있고, 그 칩(3)과 리드(1)는 각각 금속와이어(4)로 연결되어 있으며, 상기 다수개의 리드(1) 하면이 외부로 노출됨과 아울러 상기 리드(1), 칩(3), 금속와이어(4)를 감싸도록 에폭시로 몰딩부(5)가 형성되어 있으며, 상기 리드(1)의 노출면에는 솔더(76)가 도포되어 있다.
상기와 같은 종래 버틈 리드 패키지는 다수개의 리드(1) 상면에 칩(3)을 부착하고, 그 칩(3)과 리드(1)를 금속와이어(4)로 연결하며, 상기 리드(1)의 하면을 외부로 노출시킴과 아울러 리드(1), 칩(3), 금속와이어(4)를 감싸도록 몰딩하고, 상기 리드(1)의 노출면에 솔더(6)를 플래팅(PLATING)하는 순서로 제조한다.
그러나, 상기와 같은 종래 버틈 리드 패키지는 상기 리드(1)의 하면이 직사각형 모양을 하고 있어, 피시비기판에 실장시 접착력이 약하여 신뢰성이 떨어지는 문제점이 있었다. 또한, 리드(1)의 하면에 솔더(6)를 플래팅하여 공정을 필수적으로 수행하여야 하므로 공정단축에 따른 생산성을 향상시키는데 한계가 있는 문제점이 있었다.
본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 버틈 리드 패키지를 제공함에 있다.
본 발명의 다른 목적은 피시비 기판에 실장시 접착력이 강하여 신뢰성을 향상시키도록 하는데 적합한 버틈 리드 패키지를 제공함에 있다.
본 발명의 또다른 목적은 솔더 플래팅공정을 배제하여 생산성을 향상시키도록 하는데 적합한 버틈 리드 패키지의 제조방법을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩의 하면에 테이프로 다수개의 리드가 부착되어 있어, 그 다수개의 리드와 칩의 칩패드는 금속와이어로 각각 연결되어 있으며, 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부가 형성되어 있는 버틈 리드 패키지에 있어서, 상기 다수개의 리드 하면에 형성된 몰딩부에 접속홀을 각각 형성하고, 그 접속홀에 접속부재를 삽입고정하여 구성된 것을 특징으로 하는 버틈 리드 패키지가 제공된다.
또한, 다수개의 리드 상면에 테이프로 반도체 칩을 부착하는 다이본딩공정을 수행하는 단계와, 상기 칩의 칩패드와 다수개의 리드를 금속와이어로 각각 연결하는 와이어본딩공정을 수행하는 단계와, 상기 다수개의 리드 하면에 각각 접속홀을 형성시킴과, 동시에 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부를 형성하는 몰딩공정을 수행하는 단계와, 상기 접속홀에 솔더볼 또는 솔더봉과 같은 접속부재를 삽입하고 열을 가하여 리드에 부착하는 외부단자형성공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 버틈 리드 패키지의 제조방법이 제공된다.
이하, 상기와 같이 구성되는 본 발명 버틈 리드 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명 버틈 리드 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명 버틈 리드 패키지는 다수개의 리드(11) 상면에 테이프(12)로 반도체 칩(13)이 부착되고, 그 칩(13)의 상면에 형성된 다수개의 칩패드(13a)와 상기 리드(11)는 각각 금속와이어(14)로 연결되며, 상기 리드(11), 칩(13), 금속와이어(14)를 감싸도록 에폭시로 몰딩부(15)가 형성된다.
그리고, 상기 리드(11)의 하면에 형성된 몰딩부(15)에는 접속홀(16)이 형성되고, 그 각각의 접속홀(16)에는 접속부재(17)가 삽입고정된다.
상기 접속부재(17)로는 솔더볼 또는 솔더봉을 사용하는 것이 바람직하며, 솔더볼 또는 솔더봉을 상기 접속홀(16)에 끼워 넣고, 솔더링하여 리드(11)와 연결시킨다.
상기와 같이 구성되는 본 발명 버틈 리드 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 다수개의 리드(11) 상면에 테이프(12)로 반도체 칩(13)을 부착하는 다이본딩공정을 수행하고, 상기 칩(13)의 칩패드(13a)와 다수개의 리드(11)를 금속와이어(14)로 각각 연결하는 와이어본딩공정을 수행하며, 상기 칩(13), 리드(11), 금속와이어(14)를 감싸도록 에폭시로 몰딩부(15)를 형성하는 몰딩공정을 수행하는데, 이때 몰딩금형상에 돌기를 만들어 상기 다수개의 리드(11) 하면에 접속홀(16)이 형성되도록 한다. 그런 다음, 마직막으로 상기 접속홀(16)에 솔더볼 또는 솔더봉과 같은 접속부재(17)를 삽입하고 열을 가하여 리드(11)에 부착하는 외부단자형성공정을 수행하여 완성한다.
이상에서 상세히 설명한 바와 같이 본 발명 버틈 리드 패키지는 반도체 칩의 하면에 테이프로 다수개의 리드가 부착되어 있고, 그 다수개의 리드와 칩의 칩패드는 금속와이어로 각각 연결되어 있으며, 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부가 형성되어 있는 버틈 리드 패키지에 있어서, 상기 다수개의 리드 하면에 형성된 몰딩부에 접속홀을 각각 형성하고, 그 접속홀에 접속부재를 삽입고정하여 구성함으로서, 피시비기판의 상면에 실장시 접속부재인 솔더볼 또는 솔더봉에 의해 부착하게 되어 종래의 경우보다 접착성이 향상되고, 따라서 신뢰성이 향상되는 효과가 있다. 또한, 종래에 필수적으로 수행하던 공정이 복잡한 솔더 플래팅공정을 배재함으로서 공정시간의 절감에 따른 생산성 향상의 효과가 있다.

Claims (4)

  1. 반도체 칩의 하면에 테이프로 다수개의 리드가 부착되어 있고, 그 다수개의 리드와 칩의 칩패드는 금속와이어로 각각 연결되어 있으며, 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부가 형성되어 있는 버틈 리드 패키지에 있어서, 상기 다수개의 리드 하면에 형성된 몰딩부에 접속홀을 각각 형성하고, 그 접속홀에 접속부재를 삽입고정하여 구성된 것을 특징으로 하는 버틈 리드 패키지.
  2. 제1항에 있어서, 상기 접속부재는 솔더볼인 것을 특징으로 하는 버틈 리드 패키지.
  3. 제1항에 있어서, 상기 접속부재는 솔더봉인 것을 특징으로 하는 버틈 리드 패키지.
  4. 다수개의 리드 상면에 테이프로 반도체 칩을 부착하는 다이본딩공정을 수행하는 단계와, 상기 칩의 칩패드와 다수개의 리드를 금속와이어로 각각 연결하는 와이어본딩공정을 수행하는 단계와, 상기 다수개의 리드 하면에 각각 접속홀을 형성시킴과, 동시에 상기 칩, 리드, 금속와이어를 감싸도록 에폭시로 몰딩부를 형성하는 몰딩공정을 수행하는 단계와, 상기 접속홀에 솔더볼 또는 솔더봉과 같은 접속부재를 삽입하고 열을 가하여 리드에 부착하는 외부단자형성공정을 수행하는 단계의 순서로 제조되는 것을 특징으로 하는 버틈 리드 패키지의 제조방법.
KR1019960041936A 1996-09-24 1996-09-24 버틈 리드 패키지 및 그 제조방법 KR100206941B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960041936A KR100206941B1 (ko) 1996-09-24 1996-09-24 버틈 리드 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960041936A KR100206941B1 (ko) 1996-09-24 1996-09-24 버틈 리드 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19980022684A KR19980022684A (ko) 1998-07-06
KR100206941B1 true KR100206941B1 (ko) 1999-07-01

Family

ID=19475021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960041936A KR100206941B1 (ko) 1996-09-24 1996-09-24 버틈 리드 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100206941B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578660B1 (ko) * 1999-03-25 2006-05-11 주식회사 하이닉스반도체 반도체 패키지의 구조 및 그 제조방법

Also Published As

Publication number Publication date
KR19980022684A (ko) 1998-07-06

Similar Documents

Publication Publication Date Title
US6878570B2 (en) Thin stacked package and manufacturing method thereof
KR100246333B1 (ko) 비 지 에이 패키지 및 그 제조방법
JPH11224928A (ja) 半導体集積回路装置
JPH11307675A (ja) 樹脂封止型半導体装置及びその製造方法
KR19980054344A (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
JPH07263611A (ja) 半導体装置用のリードフレーム
KR100206941B1 (ko) 버틈 리드 패키지 및 그 제조방법
KR100192758B1 (ko) 반도체패키지의 제조방법 및 구조
KR100337462B1 (ko) 에어리어 어레이 범프드 반도체 패키지 몰딩금형
KR950025966A (ko) 볼 그리드 어레이 리드프레임
KR0119757Y1 (ko) 반도체 패키지
KR910000018B1 (ko) 리이드프레임을 갖춘 반도체장치 및 그 제조방법
KR940006580B1 (ko) 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법
KR200159861Y1 (ko) 반도체 패키지
KR100201379B1 (ko) 솔더블을 이용한 반도체 칩 부착방법 및 구조
KR100239736B1 (ko) 버틈 리드 패키지 및 그 제조방법
KR0119755Y1 (ko) 반도체 패키지
KR100321149B1 (ko) 칩사이즈 패키지
KR940008290Y1 (ko) 반도체 패키지
KR950013049B1 (ko) 다중-칩 리드온칩(loc) 구조를 갖는 반도체 패키지
KR100209763B1 (ko) 반도체 패키지의 제조방법
KR100214494B1 (ko) 고집적형 반도체 패키지
KR19990055508A (ko) 에리어 어레이 패키지 및 그 제조방법
JP2004179300A (ja) 半導体装置およびその製造方法
JPS6060743A (ja) リ−ドフレ−ム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee