KR19980054344A - 표면 실장형 반도체 패키지 및 그 제조 방법 - Google Patents

표면 실장형 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR19980054344A
KR19980054344A KR1019960073492A KR19960073492A KR19980054344A KR 19980054344 A KR19980054344 A KR 19980054344A KR 1019960073492 A KR1019960073492 A KR 1019960073492A KR 19960073492 A KR19960073492 A KR 19960073492A KR 19980054344 A KR19980054344 A KR 19980054344A
Authority
KR
South Korea
Prior art keywords
layer
package
base layer
semiconductor package
solder
Prior art date
Application number
KR1019960073492A
Other languages
English (en)
Other versions
KR100239406B1 (ko
Inventor
김진성
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960073492A priority Critical patent/KR100239406B1/ko
Priority to JP9219430A priority patent/JP2986095B2/ja
Priority to DE19743767A priority patent/DE19743767B4/de
Publication of KR19980054344A publication Critical patent/KR19980054344A/ko
Priority to US09/168,886 priority patent/US6162664A/en
Application granted granted Critical
Publication of KR100239406B1 publication Critical patent/KR100239406B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/035—Paste overlayer, i.e. conductive paste or solder paste over conductive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선하여 솔더 조인트(Solder Joint)의 접합 신뢰성 및 반도체 패키지의 실장 신뢰성을 동시에 향상시킬 수 있도록 한 것이다.
이를 위해, 본 발명은 반도체 칩(1)이 내장되며 내부 배선이 형성된 패키지 본체(2)와, 상기 패키지 본체(2) 저면에 부착된 외부접속 단자인 더블 레이어 범프(3)(Double Layer Bump)를 구비한 표면 실장형 반도체 패키지이다.

Description

표면 실장형 반도체 패키지 및 그 제조 방법
본 발명은 표면 실장형 반도체 패키지 및 그 제조 방볍에 관한 것으로서, 더욱 상세하게는 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선에 관한 것이다.
도 1은 배선 기판으로 된 패키지 본체(2)의 이면에 구형의 솔더 볼(8)을 소정의 상태로 배열(Array)하여 리드(lead)대신으로 사용하는 종래의 일반적인 BGA 패키지를 나타낸 것으로서, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
한편, 상기 BGA 패키지 제작을 위한 패키지 공정은 개략 다음과 같은 순서로 진행된다.
먼저, 웨이퍼 상면에 집적회로를 형성하는 FAB(Fabrication)공정이 끝난 상태에서 웨이퍼에 형성된 반도체 칩(1)을 개별적으로 분리하기 위한 소잉(sawing)을 실시한다.
그 다음, 내부에 배선(11)이 형성된 배선 기판이 공정에 투입됨에 따라 배선기판 상면에 접착제(9)를 도포하여 절단된 반도체 칩(1)을 본딩시키게 되며, 칩 본딩이 끝난 후에는 반도체 칩(1)에 형성된 본딩패드(10)와 배선 기판상의 소정의 배선(11) 사이를 금속세선(12)을 이용하여 서로 전기적으로 연결시키는 와이어 본딩을 실시하게 된다.
그리고, 와이어 본딩이 완료된 후에는 반도체 칩(1)을 EMC(13)(Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 수행하게 되며, 몰딩이 완료된 다음에는 스크린 프린팅(Screen Printing)을 통해 배선 기판으로 제작된 패키지 본체(2) 저면에 일정 패턴의 솔더 페이스트를 전사하여 플럭스(Flux)를 코팅시키는 플럭스 코팅(Flux Coating) 공정을 수행하게 된다.
또한, 플럭스 코팅 공정이 끝난 다음에는 패키지 본체(2) 저면에 일정 패턴으로 코팅된 플럭스(14)에 솔더 볼(8)을 부착시킨 다음, 열처리 공정인 리플로우(Reflow)를 수행하여 솔더 볼(8)을 패키지 본체(2)에 견고히 고정시키게 된다.
그 후, 클리닝 및 마킹 공정을 거쳐 완제품인 BGA 패키지를 출하하게 된다.
이와 같은 BGA 패키지는 배선 기판으로 된 패키지 본체(2)와 실장 기판(도시는 생략함)과의 열팽창 계수가 일치하지 않을 경우 패키지 본체(2)에 악영향을 미치게 된다.
도 2 및 도 3은 패키지 본체(2)와 실장 기판과의 열팽창 계수가 일치하지 않을 경우 패키지 본체(2)에 미치는 악영향을 방지할 수 있도록 한 일본 특개평8-46084호에 기술된 BGA 패키지를 나타낸 것으로서 그 내용을 간략히 살펴보면 다음과 같다.
도 2 및 도 3에 나타낸 BGA 패키지는 크게 내부 배선이 형성된 패키지 본체(2)와, 해당 패키지 본체(2) 저면에 탄성체층(15)을 매개로 접합된 배선 패턴 필름(16)과, 외부 접속 단자 역할을 하는 솔더 볼(8)로 구성된다.
상기 배선 패턴 필름(16)은 다시 전기 절연성을 가진 베이스 필름(17)과 그 위에 형성되는 배선 패턴(18)으로 구성된다
또한, 상기 베이스 필름(17) 위에 형성된 배선 패턴(18)의 일단부에는 외부접속 단자인 솔더 볼(8)이 접합되고, 상기 배선 패턴(18)의 타단부는 상기 패키지 본체(2)에 형성된 내부 배선(11)이 전기적으로 접속된다.
이와 같이 구성된 BGA 패키지는 실장된 후 동작시, 패키지 본체(2)와 실장 기판과의 열팽창률의 차이를 탄성체층(15)이 흡수하여 솔더 조인트를 보호하게 된다.
여기서, 상기한 일본 특개평8-46084호에 실린 BGA 패키지의 패키지 공정은 배선 패턴 필름(16) 및 탄성체층(15) 부착 공정을 제외하고는 전술한 종래의 패키지 공정 순서를 따르게 된다.
그러나, 이와 같은 종래의 BGA 패키지는 패키지 공정 중에 솔더 볼(8)을 부착하는 공정이 필수적으로 수반되므로 인해 제조 공정 상에 여러가지 어려움을 겪게 되어 생산성을 저하시키는 결과를 초래하게 되는 단점이 있었다.
즉, 솔더 볼(8) 부착 공정이 수행되어야 함에 따라 고가의 솔더 볼(8) 부착 장비가 필수적으로 갖추어져 있어햐 하므로 설비비가 많이 소요되며 장비 투자 효율이 떨어짐은 물론, 패키지 본체(2)에 솔더링된 볼이 부착면으로부터 하나라도 떨어질 경우 재접합시키기가 곤란해 패키지 불량을 초래하게 되는 문제점이 있었다.
한편, 종래와 같이 배선 기판에 이미 제조된 솔더 볼(8)을 부착하는 방법으로는 솔더 볼(8)의 스탠드 오프(Stand Off)(도 2에 h로 표기)를 높이기가 어려워 솔더 조인트의 신뢰성 및 실장기판에의 패키지 실장 신뢰성을 더 이상 향상시키지 못하는 문제점이 있었다.
즉, 솔더 볼(8)의 스탠드 오프의 높이가 낮기 때문에 BGA 패키지를 실장 기판에 실장하여 패키지를 구동시, 패키지 본체(2)와 실장 기판과의 열팽창 계수가 일치하지 않을 경우, 솔더 볼(8)과 실장 기판과의 열팽창률 차이에 기인하여 접합부에 작용하는 전단응력에 의해 솔더 조인트가 쉽게 파손되므로써 패키지의 실장 수명을 단축시키는 결과를 초래하는 단점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선하여 솔더 조인트(Solder Joint)의 접합 신뢰성 및 패키지의 실장 신뢰성을 동시에 향상시킬 수 있도록 한 표면 실장형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해, 본 발명은 반도체 칩이 내장되며 내부 배선이 형성된 패키지 본체와, 상기 패키지 본체 저면에 부착된 외부접속 단자인 더블 레이어 범프(Double Layer Bump)를 구비한 표면 실장형 반도체 패키지이다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 패키지 본체를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판의 내부 배선과 전기적으로 연결되는 베이스 레이어를 형성하는 단계와, 패키지 공정시의 단위 공정인 칩 몰딩 공정이 끝난 후 상기 배선 기판상에 미리 형성된 베이스 레이어에 솔더 레이어를 접합시켜 외부접속 단자인 더블 레이어 범프를 형성하는 단계를 포함하는 표면 실장형 반도체 패키지 제조 방법이다.
도 1은 종래의 BGA 반도체 패키지 일예를 나타낸 종단면도
도 2는 종래 BGA 반도체 패키지의 다른 구조예를 나타낸 종단면도
도 3은 도 2의 A부 확대 상세도
도 4는 본 발명의 반도체 패키지를 나타낸 종단면도
도 5는 도 4의 B부를 나타낸 확대도
도 6은 도 4의 B부의 다른 실시예를 나타낸 종단면도
도 7은 도 4의 B부의 또 다른 실시예를 나타낸 종단면도
도 8은 본 발명 반도체 패키지의 다른 구조예를 나타낸 종단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:반도체 칩2:패키지 본체
3:더블 레이어 범프4:베이스 레이어
5:솔더 레이어6:도금면
7a:요부7b:철부
이하, 본 발명의 일 실시예를 첨부도면 도 4 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 반도체 패키지를 나타낸 종단면도이고, 도 5는 도 4의 B부를 나타낸 확대도이며, 도 6은 도 4의 B부의 다른 실시예를 나타낸 종단면도이고, 도 7은 도 4의 B부의 또 다른 실시예를 나타낸 종단면도이다.
본 발명의 반도체 패키지는 반도체 칩(1)이 내장되며 내부 배선이 형성된 패키지 본체(2)와, 상기 패키지 본체(2) 저면에 부착된 외부접속 단자인 더블 레이어 범프(3)(Double Layer Bump)를 구비하여 구성된다.
이때, 상기 더블 레이어 범프(3)는 도 5에 나타낸 바와 같이, 평판 형태를 이루는 베이스 레이어(4)(Base Layer)와, 상기 베이스 레이어(4) 표면에 접합되는 솔더 레이어(5)(Solder Layer)의 2층 구조로 이루어진다.
또한, 상기 패키지 본체(2)의 베이스 레이어(4)를 이루는 메탈층은 포토·에칭(Photo·Etching) 공정에 의해 두께가 45㎛ 이상이 되도록 형성되거나, 일차 포토·에칭 공정후 전해 또는 무전해 동(Cu)도금에 의해 두께가 45㎛ 이상이 되도록 형성되는데, 이는 더블 레이어 범프(3)의 스탠드 오프의 높이를 쉽게 높이기 위함이다.
그리고, 상기 Cu 박막으로 된 베이스 레이어(4) 표면에는 그 위에 부착되는 솔더 레이어(5)와의 접착력을 향상시키기 위한 Ni·Au 합금 또는 Sn·Pb 합금으로 이루어진 도금면(6)이 형성된다.
이때, 상기 베이스 레이어(4)를 구성하는 도금면(6)의 높이는 Ni·Au 합금을 도금할 경우에는 그 높이가 5∼40㎛룰 이루도록 형성되며, Sn·Pb 합금을 도금할 경우에는 그 높이는 10∼100㎛를 이루도록 형성된다.
그리고, 상기 베이스 레이어(4)에는 스크린 프린팅 작업에 의해 메탈 마스크에 입혀진 일정 패턴의 솔더 페이스트가 전사되어 두께가 100∼500㎛인 솔더 레이어(5)를 형성하게 된다.
따라서, 베이스 레이어(4) 및 솔더 레이어(5)로 이루어진 더블 레이어 범프(3)의 높이는 최소한 150㎛ 이상으로 형성된다.
한편, 상기 Sn·Pb 합금 도금면(6) 형성시 및 솔더 레이어(5) 형성시의 구성 금속인 Sn과 Pb의 기본 조성비는 90 : 10이며, 상기 Sn·Pb 합금 도금면(6) 및 솔더 레이어(5)에는 도금면(6) 및 솔더 레이어(5)의 표면 경도를 증가시키기 위하여 은(Ag)을 첨가할 수도 있다.
또한, 상기 베이스 레이어(4) 표면에는 도 6 및 도 7에 나타낸 바와 같이 솔더 레이어(5)와의 접촉면적이 증가되도록 요철부(7a),(7b)를 형성할 수도 있다.
이와 같이 구성된 본 발명의 작용은 다음과 같다.
본 발명 반도체 패키지의 더블 레이어 범프(3)는 패키지 공정과는 별도로 패키지 본체(2)를 이루는 배선 기판 제작시 이루어지는 베이스 레이어(4) 형성 과정 및, 패키지 공정의 단위 공정인 몰딩 공정후에 이루어지는 솔더 레이어(5) 형성 과정의 2단계 과정을 거쳐 패키지 본체(2) 저면에 형성된다.
먼저, 제 1 단계로서는 패키지 공정과는 별개인 배선 기판 제작시 그 두께의 총합이 50∼150㎛인 베이스 레이어(4) 및 도금면(6)을 형성하게 된다.
즉, 포토·에칭 공정을 이용하는 방법 혹은, 1차 포토·에칭 공정후 전해 또는 무전해 동(銅)도금을 하는 방법에 의해 우선적으로 최소한 45㎛ 이상의 두께를 갖는 베이스 메탈인 Cu 박막으로 된 베이스 레이어(4)를 형성한다.
이 상태에서, 차후 패키지 공정상의 스크린 프린팅 작업에 의해 형성되는 솔더 레이어(5)와의 계면 접착력 향상을 위하여 Ni·Au 합금 또는 Sn·Pb 합금으로 된 도금면(6)을 다시 베이스 레이어(4) 표면에 입히게 된다.
이 경우, Ni·Au 합금으로 된 도금면은 더블 레이어 범프(3)의 전체적인 높이를 고려하여 5∼40㎛의 두께를 갖도록 형성되며, Sn·Pb 합금으로 된 도금면은 10∼100㎛의 두께를 갖도록 형성됨이 바람직하다.
이와 같이 하여, 패키지 본체(2)를 이루게 되는 배선 기판상에 베이스 레이어(4)가 형성된 후에는 칩 본딩 공정, 와이어 본 딩 공정 및 몰딩 공정을 순차적으로 수행하게 된다.
그리고, 몰딩 공정이 완료되고 나면 더블 레이어 범프(3)를 형성하기 위한 제 2 단계 과정인 솔더 레이어(5) 형성 공정이 수행된다.
즉, 배선 기판 상에 반도체 칩(1)을 본딩하는 다시 본딩과 반도체 칩(1)의 본딩패드(10)와 배선 기판인 패키지 본체상의 배선(11) 사이를 금속세선(12)을 이용하여 전기적으로 연결시키는 와이어 본딩 및, 반도체 칩(1)을 EMC(3)(Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 순차적으로 실시한다.
한편, 몰딩이 끝난 후에는, 패키지 본체(2)를 뒤집은 패키지 본체(2) 저면에 솔더 페이스트가 일정 패턴으로 입혀진 메탈 마스크를 씌운 상태에서 스크린 프린팅을 하여 메탈 마스크측의 솔더 페이스트를 배선 기판 상에 형성된 베이스 레이어(4)의 도금면(6) 위로 전사시키므로써 평판 형태의 솔더 레이어(5)를 형성하게 된다.
이 때, 솔더 레이어(5)는 더블 레이어 범프(3)의 전체 높이를 고려하여 베이스 메탈 표면위에 입혀진 도금면(6) 위에 스크린 프린팅 작업을 통해 10∼500㎛의 두께로 형성된다.
한편, 상기 Sn·Pb 합금 도금면(6) 형성시 및 솔더 레이어(5) 형성시의 Sn : Pb 기본 조성비는 90 : 10 이며, 상기 Sn·Pb 합금 도금면(6) 및 솔더 레이어(5) 형성시 도금면(6) 및 솔더 레이어(5)에는 표면 경도를 증가시키기 위한 은(Ag)이 선택적으로 첨가된다.
또한, 상기 베이스 레이어(4) 표면에 도 6 및 도 7에 나타낸 바와 같이 요철부(7a),(7b)를 형성하여 솔더 레이어(5)와의 접촉면적을 늘릴 경우, 베이스 레이어(4)와 솔더 레이어(5)와의 계면 접착력을 증가시킬 수 있게 된다.
상기한 바와 같이 스크린 프린팅이 끝난 후에는 솔더 레이어(5)에 대한 열처리 작업인 리플로우가 행해지므로써 솔더 레이어(5) 선단부가 표면장력에 의해 라운드 형태로 되며, 이에 따라 2층 구조인 더블 레이어 범프(3)의 형성이 완료된다.
그리고 더블 레이어 범프(3)의 형성이 완료된 후에는 클리닝 및 마킹 공정을 거쳐 완제품인 반도체 패키지를 출하하게 된다.
즉, 본 발명은 패키지 본체(2)를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판 내부의 외부 접속용 전극과 전기적으로 연결되는 베이스 레이어(4)를 형성하는 단계와, 몰딩 공정 완료후 상기 배선 기판상에 미리 형성된 베이스 레이어(4)에 솔더 레이어(5)를 접합시키는 단계를 순차적으로 수행하여 더블 레이어 범프(3)를 형성하므로써 패키지 공정의 생산성을 향상시킴과 동시에 실장 기판에의 실장시 더블 레이어 범프(3)와 실장기판과의 접합 신뢰성을 향상시키기 위한 것이다.
한편, 도 8은 본 발명 반도체 패키지의 다른 구조예를 나타낸 종단면도로서, 배선 기판으로 된 패키지 본체(2) 상부면에 반도체 칩(1)이 부착된 상태에서 금속세선(12)을 이용하여 본딩패드(10)와 배선 기판 내의 배선(11)을 연결하는 와이어 본딩 및 패키지 본체(2) 상부면에 안착된 반도체 칩(1)을 EMC(13)로 실링하는 몰딩 공정을 수행하는 캐비티 업 타입(Cavity Up Type)의 LGA 패키지에 적용한 예를 도시한 것이다.
이상에서와 같이, 본 발명의 더블 레이어 범프(3)는 LGA 패키지와 BGA 패키지 등 그리드 어레이 타입의 모든 패키지에 손쉽게 적용시켜 각 패키지의 솔더 조인트 접합 신뢰성을 향상시키는 한편, 반도체 패키지의 실장 수명을 연장시킬 수 있음을 알 수 있다.
본 발명은 종래의 패키지 공정시 수반되어야 하는 복잡한 솔더 볼(8) 부착공정을 단순한 공정으로 대체하여 패키지 공정의 생산성을 향상시킬 수 있게 된다.
즉, 본 발명에서는 더블 레이어 범프(3)를 구성하는 베이스 레이어(4)가 배선 기판의 제작단계에서 미리 형성된 상태로 패키지 공정에 투입되므로 인해, 패키지 공정상에서는 단지 솔더 레이어(5)를 형성하기 위한 스크린 프린팅 작업 및 리플로우만 행해지면 되므로 패키지 공정의 생산성을 향상시킬 수 있게 된다.
또한, 종래 패키지 공정에서는 솔더 볼(8)을 배선 기판에 부착하기 위하여 고가의 솔더 볼 부착용 장비를 사용하는 반면, 본 발명에 따른 패키지 제조 공정에서는 저가의 스크린 프린팅 장비를 사용하면 되므로 장비 구입에 따른 비용을 절감함과 동시에 장비의 투자 효율을 높일 수 있게 된다.
한편, 더블 레이어 범프(3)를 형성시킨 본 발명의 패키지는 종래의 솔더 볼(8) 구조의 패키지에 비해 스탠드 오프의 높이가 2배 이상 높아 배선 기판에 실장 후, 솔더 조인트의 신뢰성 특성이 2배 이상(신뢰성을 구하는 실험식에 근거함) 향상될 뿐만 아니라, 베이스 레이어(4)에 요철부(7a),(7b)를 형성할 경우 실장 신뢰성 특성이 3배 이상 향상되는 효과를 가져오게 된다.
뿐만 아니라, 본 발명의 패키지는 배선 기판의 제작시, 랜드(Land) 형태의 외부접속 단자를 사용하는 종래의 LGA 패키지의 경우에 비해서도 배선 기판 제조 비용을 절감할 수 있고, 생산성을 향상시킬 수 있으며, 실장 기판에의 실장시 반도체 패키지의 실장 수명을 연장시킬 수 있게 된다.
이와, 같이, 본 발명은 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 그 형성 방법을 개선하여 반도체 패키지의 솔더 조인트(Solder Joint) 신뢰성 특성 및 반도체 패키지의 실장 신뢰성 특성을 향상시킴과 동시에 반도체 패키지의 생산성을 향상시킬 수 있게 된다.

Claims (25)

  1. 반도체 칩이 내장되며 내부 배선이 형성된 패키지 본체와,
    상기 패키지 본체 저면에 부착된 더블 레이어 범프(Double Layer Bump)를 구비한 것을 특징으로 하는 표면 실장형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 더블 레이어 범프가 판 모양을 이루는 메탈층인 베이스 레이어와,
    상기 베이스 레이어 표면에 접합되어 형성된 솔더 레이어로 구성됨을 특징으로 하는 표면 실장형 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 베이스 레이어를 형성하는 메탈층이 Cu 박막임을 특징으로 하는 표면 실장형 반도체 패키지.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 패키지 본체의 베이스 레이어를 이루는 메탈층의 두께가 45㎛ 이상으로 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 베이스 레이어 표면에는 솔더 레이어와의 접촉면적이 늘어나도록 하기 위한 요부(凹部)가 형성됨을 특징으로 하는 표면 실장형 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 베이스 레이어 표면에는 솔더 레이어와의 접촉면적이 늘어나도록 하기 위한 철부(凸部)가 형성됨을 특징으로 하는 표면 실장형 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 베이스 레이어 표면에 상기 베이스 레이어와 솔더 레이어와의 접착력을 향상시키기 위한 도금면이 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 도금면이 Ni·Au 합금으로 된 것을 특징으로 하는 표면 실장형 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 도금면이 Sn·Pb 합금 도금면으로 된 것을 특징으로 하는 표면 실장형 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 베이스 레이어 표면에 도포되는 Ni·Au 합금 도금면이 그 두께가 5∼40㎛를 이루도록 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 베이스 레이어 표면에 도포되는 Sn·Pb 합금 도금면이 그 두께가 10∼100㎛를 이루도록 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
  12. 제 2 항에 있어서,
    상기 솔더 레이어가 Sn과 Pb 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 솔더 레이어를 이루는 Sn과 Pb의 기본 조성비가 90 : 10 임을 특징으로 하는 표면 실장형 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 Sn·Pb 합금 도금면 형성시 그 구성 금속인 Sn과 Pb의 기본 조성비가 90 : 10이 됨을 특징으로 하는 표면 실장형 반도체 패키지.
  15. 제 11항 또는 제 12 항에 있어서,
    상기 Sn·Pb 합금 도금면 및 솔더 레이어 형성시, Sn·Pb 합금에 표면 경도를 증가시키기 위한 Ag가 첨가됨을 특징으로 하는 표면 실장형 반도체 패키지.
  16. 패키지 본체를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판 내부의 외부 접속용 전극과 전기적으로 연결되는 베이스 레이어를 형성하는 단계와,
    패키지 공정시의 단위 공정인 칩 몰딩 공정이 끝난 후 상기 배선 기판상에 미리 형성된 베이스 레이어에 솔더 레이어를 접합시켜 더블 레이어 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  17. 제 16 항에 있어서,
    상기 베이스 레이어를 형성시킨 후, 베이스 레이어 표면에 상기 솔더 레이어와의 계면 접착력을 강화시키기 위해 도금면을 형성하는 단계가 더 포함됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  18. 제 17 항에 있어서,
    상기 도금면이 Ni·Au 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  19. 제 17 항에 있어서,
    상기 도금면이 Sn·Pb 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  20. 제 16 항에 있어서,
    상기 베이스 레이어의 베이스 메탈층이 포토·에칭 공정에 의해 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  21. 제 16 항에 있어서,
    상기 베이스 레이어를 이루는 메탈층이 1차 포토·에칭 공정 후 전해 또는 무전해 동도금에 의해 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  22. 제 16 항에 있어서,
    상기 베이스 레이어 표면에 접합되는 적층 구조의 솔더 레이어는 스크린 프린팅 작업에 의해 메탈 마스크 상의 솔더 페이스트가 베이스 레이어 위로 전사되어 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  23. 제 16 항에 있어서,
    상기 솔더 레이어를 열처리하여 솔더 레이어의 선단이 라운드되도록 리플로우(Reflow)시키는 단계가 추가적으로 포함되는 것을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  24. 제 22 항에 있어서,
    상기 베이스 레이어 표면에 스크린 프린팅 작업에 의해 적층 구조로 접합되는 솔더 레이어의 두께가 100∼500㎛임을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
  25. 제 16 항에 있어서,
    상기 베이스 레이어 및 솔더 레이어가 접합되어 형성된 더블 레이어 범프의 높이가 최소한 150㎛ 이상이 됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
KR1019960073492A 1996-12-27 1996-12-27 표면 실장형 반도체 패키지 및 그 제조 방법 KR100239406B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960073492A KR100239406B1 (ko) 1996-12-27 1996-12-27 표면 실장형 반도체 패키지 및 그 제조 방법
JP9219430A JP2986095B2 (ja) 1996-12-27 1997-08-14 表面実装型半導体パッケージ
DE19743767A DE19743767B4 (de) 1996-12-27 1997-10-02 Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip
US09/168,886 US6162664A (en) 1996-12-27 1998-10-09 Method for fabricating a surface mounting type semiconductor chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960073492A KR100239406B1 (ko) 1996-12-27 1996-12-27 표면 실장형 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR19980054344A true KR19980054344A (ko) 1998-09-25
KR100239406B1 KR100239406B1 (ko) 2000-01-15

Family

ID=19491360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960073492A KR100239406B1 (ko) 1996-12-27 1996-12-27 표면 실장형 반도체 패키지 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6162664A (ko)
JP (1) JP2986095B2 (ko)
KR (1) KR100239406B1 (ko)
DE (1) DE19743767B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440851B1 (ko) * 1999-09-06 2004-07-19 마이크로.텍 가부시끼가이샤 땜납 볼 형성 방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1352805A (zh) * 1999-05-20 2002-06-05 西门子公司 用于与一个布线焊接的至少带有两个用金属喷涂的聚合物突起的基底
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
US6564449B1 (en) * 2000-11-07 2003-05-20 Advanced Semiconductor Engineering, Inc. Method of making wire connection in semiconductor device
CN2457740Y (zh) * 2001-01-09 2001-10-31 台湾沛晶股份有限公司 集成电路晶片的构装
US7086600B2 (en) 2001-02-02 2006-08-08 Renesas Technology Corporation Electronic device and method of manufacturing the same
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US20070045840A1 (en) * 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
KR101194842B1 (ko) 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
US20110156090A1 (en) * 2008-03-25 2011-06-30 Lin Charles W C Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts
US8314438B2 (en) * 2008-03-25 2012-11-20 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and cavity in bump
US8310043B2 (en) * 2008-03-25 2012-11-13 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with ESD protection layer
US8203167B2 (en) * 2008-03-25 2012-06-19 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and adhesive between base and terminal
US8193556B2 (en) * 2008-03-25 2012-06-05 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and cavity in post
US8129742B2 (en) * 2008-03-25 2012-03-06 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and plated through-hole
US8067784B2 (en) 2008-03-25 2011-11-29 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and substrate
US8212279B2 (en) * 2008-03-25 2012-07-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader, signal post and cavity
US20100181594A1 (en) * 2008-03-25 2010-07-22 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and cavity over post
US8329510B2 (en) * 2008-03-25 2012-12-11 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a post/base heat spreader with an ESD protection layer
US8269336B2 (en) * 2008-03-25 2012-09-18 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and signal post
US8415703B2 (en) * 2008-03-25 2013-04-09 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/flange heat spreader and cavity in flange
US8288792B2 (en) * 2008-03-25 2012-10-16 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/post heat spreader
US20100052005A1 (en) * 2008-03-25 2010-03-04 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and conductive trace
US8531024B2 (en) * 2008-03-25 2013-09-10 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace
US20100072511A1 (en) * 2008-03-25 2010-03-25 Lin Charles W C Semiconductor chip assembly with copper/aluminum post/base heat spreader
US8232576B1 (en) 2008-03-25 2012-07-31 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and ceramic block in post
US8378372B2 (en) * 2008-03-25 2013-02-19 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and horizontal signal routing
US8207553B2 (en) * 2008-03-25 2012-06-26 Bridge Semiconductor Corporation Semiconductor chip assembly with base heat spreader and cavity in base
US20110163348A1 (en) * 2008-03-25 2011-07-07 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and inverted cavity in bump
US20110278638A1 (en) 2008-03-25 2011-11-17 Lin Charles W C Semiconductor chip assembly with post/dielectric/post heat spreader
US8354688B2 (en) 2008-03-25 2013-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump
US20090284932A1 (en) * 2008-03-25 2009-11-19 Bridge Semiconductor Corporation Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry
US8148747B2 (en) * 2008-03-25 2012-04-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/cap heat spreader
US8525214B2 (en) 2008-03-25 2013-09-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with thermal via
US8324723B2 (en) * 2008-03-25 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump
US8324653B1 (en) 2009-08-06 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with ceramic/metal substrate
CN102884459A (zh) * 2010-02-12 2013-01-16 艾洁莱特公司 用于同轴式光纤装置的具有带引脚的馈通线的气密性封装及其制造方法
JP2012049421A (ja) * 2010-08-30 2012-03-08 Keihin Corp 電子部品の実装構造
RU2636034C1 (ru) * 2016-05-25 2017-11-20 Акционерное общество "Научно-производственное предприятие "Пульсар" Способ пайки кристаллов дискретных полупроводниковых приборов к корпусу

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6235650A (ja) * 1985-08-09 1987-02-16 Mitsubishi Electric Corp 半導体装置の電極構造
JPH02185036A (ja) * 1989-01-12 1990-07-19 Matsushita Electric Ind Co Ltd 電気的接続接点
JPH02273929A (ja) * 1989-04-14 1990-11-08 Fujitsu Ltd 半導体装置の製造方法
JPH02276249A (ja) * 1989-04-18 1990-11-13 Seiko Epson Corp 半導体回路バンプの製造方法
JPH0350736A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体チップのバンプ製造方法
JP2836027B2 (ja) * 1989-12-18 1998-12-14 カシオ計算機株式会社 半田バンプの形成方法
JPH03222334A (ja) * 1990-01-26 1991-10-01 Shimadzu Corp はんだバンプ構造
JP2992067B2 (ja) * 1990-09-18 1999-12-20 シチズン時計株式会社 バンプの形成方法
JPH05190552A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH05219303A (ja) * 1992-01-31 1993-08-27 Rohm Co Ltd イメージセンサ
JPH06177136A (ja) * 1992-10-09 1994-06-24 Nippondenso Co Ltd バンプ電極をもつ回路装置
JP3119739B2 (ja) * 1992-11-06 2000-12-25 松下電器産業株式会社 半導体装置用電極の形成方法ならびに実装体
JPH06181193A (ja) * 1992-12-15 1994-06-28 Hitachi Ltd 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JPH06349988A (ja) * 1993-06-04 1994-12-22 Hitachi Ltd Ｌｓｉの冷却装置
JPH0714942A (ja) * 1993-06-15 1995-01-17 Shinko Electric Ind Co Ltd 半導体装置
JPH0778827A (ja) * 1993-06-30 1995-03-20 Fujitsu Ltd 半導体チップ及びその製造方法並びに実装方法
US5442852A (en) * 1993-10-26 1995-08-22 Pacific Microelectronics Corporation Method of fabricating solder ball array
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
KR950021293A (ko) * 1993-12-03 1995-07-26 빈센트 비. 인그라시아 반도체 다이를 다이 패드에 부착하도록 산화물층을 이용한 회로 및 방법
JPH0846084A (ja) * 1994-08-02 1996-02-16 Shinko Electric Ind Co Ltd 表面実装型半導体パッケージ及びその製造方法並びに半導体装置
JP2837355B2 (ja) * 1994-09-09 1998-12-16 川崎製鉄株式会社 半導体ｉｃチップのパッケージ及びその製造方法並びにリード・フレーム
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
US5714803A (en) * 1995-07-28 1998-02-03 Sgs-Thomson Microelectronics, Inc. Low-profile removable ball-grid-array integrated circuit package
US5736790A (en) * 1995-09-21 1998-04-07 Kabushiki Kaisha Toshiba Semiconductor chip, package and semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440851B1 (ko) * 1999-09-06 2004-07-19 마이크로.텍 가부시끼가이샤 땜납 볼 형성 방법

Also Published As

Publication number Publication date
DE19743767B4 (de) 2009-06-18
KR100239406B1 (ko) 2000-01-15
JPH10200005A (ja) 1998-07-31
US6162664A (en) 2000-12-19
DE19743767A1 (de) 1998-07-02
JP2986095B2 (ja) 1999-12-06

Similar Documents

Publication Publication Date Title
KR100239406B1 (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
US6777788B1 (en) Method and structure for applying thick solder layer onto die attach pad
US7125745B2 (en) Multi-chip package substrate for flip-chip and wire bonding
US7274088B2 (en) Flip-chip semiconductor package with lead frame as chip carrier and fabrication method thereof
US7368328B2 (en) Semiconductor device having post-mold nickel/palladium/gold plated leads
US6550666B2 (en) Method for forming a flip chip on leadframe semiconductor package
US7662672B2 (en) Manufacturing process of leadframe-based BGA packages
JP2520575B2 (ja) 集積回路チップ・パッケ―ジを基板の表面に電気的に且つ機械的に接続する弾力性リ―ド及びこれの製造方法
WO2006014418A2 (en) Encapsulated semiconductor device with reliable down bonds
KR20070019809A (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
US20110115089A1 (en) Semiconductor device, production method for the same, and substrate
KR100234694B1 (ko) 비지에이 패키지의 제조방법
US20040183166A1 (en) Preplated leadframe without precious metal
JP4360873B2 (ja) ウエハレベルｃｓｐの製造方法
KR102222146B1 (ko) 저비용 전도성 금속 구조체를 이용한 반도체 패키지
KR100761863B1 (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
US9601374B2 (en) Semiconductor die assembly
KR20000008347A (ko) 플립칩bga 패키지 제조방법
KR100192758B1 (ko) 반도체패키지의 제조방법 및 구조
KR20010070088A (ko) 반도체장치, 외부접속단자 구조체 및 반도체장치의 제조방법
JPH11186440A (ja) 半導体装置
KR20020028018A (ko) 멀티 칩 패키지
JP2549278Y2 (ja) 混成集積回路基板
JPH09148334A (ja) バンプ、バンプを有する半導体チップ及びパッケージ並びに実装方法及び半導体装置
JP3493323B2 (ja) 半導体チップ用ｂｇａパッケージおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 17

EXPY Expiration of term