JPH06181193A - 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 - Google Patents
半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置Info
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- JPH06181193A JPH06181193A JP33434192A JP33434192A JPH06181193A JP H06181193 A JPH06181193 A JP H06181193A JP 33434192 A JP33434192 A JP 33434192A JP 33434192 A JP33434192 A JP 33434192A JP H06181193 A JPH06181193 A JP H06181193A
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Abstract
(57)【要約】
【目的】 半導体集積回路素子の製造方法において、エ
ピタキシャル成長層の膜厚を均一にし、平坦性を大幅に
向上させる。 【構成】 鏡面研磨を施したサファイア基板１の主面上
に、エピタキシャル成長層２を形成させ、そのエピタキ
シャル成長層２の表面２ａに再度鏡面研磨を施すことに
より、エピタキシャル成長層２の膜厚を均一にし、平坦
性を大幅に向上させる。
ピタキシャル成長層の膜厚を均一にし、平坦性を大幅に
向上させる。 【構成】 鏡面研磨を施したサファイア基板１の主面上
に、エピタキシャル成長層２を形成させ、そのエピタキ
シャル成長層２の表面２ａに再度鏡面研磨を施すことに
より、エピタキシャル成長層２の膜厚を均一にし、平坦
性を大幅に向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウエハの製造技
術およびその半導体ウエハを用いた半導体装置に関し、
特に、エピタキシャルウエハの製造技術およびエピタキ
シャル成長層に半導体集積回路を形成するのに適用して
有効な技術に関するものである。
術およびその半導体ウエハを用いた半導体装置に関し、
特に、エピタキシャルウエハの製造技術およびエピタキ
シャル成長層に半導体集積回路を形成するのに適用して
有効な技術に関するものである。
【０００２】
【従来の技術】いわゆるエピタキシャルウエハは、鏡面
研磨を施したミラーウエハの主面上にエピタキシャル成
長法により、エピタキシャル層を形成したウエハであ
る。
研磨を施したミラーウエハの主面上にエピタキシャル成
長法により、エピタキシャル層を形成したウエハであ
る。
【０００３】このようなエピタキシャルウエハの製造工
程は、鏡面研磨を施したウエハ基板の主面上に、エピタ
キシャル成長法により、単結晶シリコンからなるエピタ
キシャル成長層を形成させる。その後に、ウエハプロセ
スに移行する。
程は、鏡面研磨を施したウエハ基板の主面上に、エピタ
キシャル成長法により、単結晶シリコンからなるエピタ
キシャル成長層を形成させる。その後に、ウエハプロセ
スに移行する。
【０００４】一方、ＳＯＩ(Silicon-on-Insulator)基板
の場合、たとえば、イオン注入により、ウエハ基板の表
面下に、高濃度の酸素イオンを打ち込み、１０００℃程
度の高温でアニーリングを施して、埋め込み酸化膜を形
成させ、その後に、ウエハプロセスに移行する。
の場合、たとえば、イオン注入により、ウエハ基板の表
面下に、高濃度の酸素イオンを打ち込み、１０００℃程
度の高温でアニーリングを施して、埋め込み酸化膜を形
成させ、その後に、ウエハプロセスに移行する。
【０００５】
【発明が解決しようとする課題】ところが、サファイア
基板上にエピタキシャル層を形成させた場合、シリコン
とウエハ基板の結晶構造の整合性が不完全であること、
シリコンとウエハ基板の熱膨張係数が大きく異なること
等により、エピタキシャル成長層には、数多くの結晶欠
陥を生じてしまう。
基板上にエピタキシャル層を形成させた場合、シリコン
とウエハ基板の結晶構造の整合性が不完全であること、
シリコンとウエハ基板の熱膨張係数が大きく異なること
等により、エピタキシャル成長層には、数多くの結晶欠
陥を生じてしまう。
【０００６】そのため、エピタキシャル成長層の膜厚は
一定とならず、その表面は、平坦性が劣化してしまうの
で、微細なパターンを必要とする半導体集積回路素子を
形成すると、ゲート耐圧の劣化等の特性劣化をきたし易
いという問題がある。
一定とならず、その表面は、平坦性が劣化してしまうの
で、微細なパターンを必要とする半導体集積回路素子を
形成すると、ゲート耐圧の劣化等の特性劣化をきたし易
いという問題がある。
【０００７】また、通常の鏡面研磨されたシリコン基板
上にエピタキシャル成長した場合でもエピタキシャル成
長速度の面方位依存性のために、その表面の凹凸は大き
くなり、前述したような問題が生ずる。
上にエピタキシャル成長した場合でもエピタキシャル成
長速度の面方位依存性のために、その表面の凹凸は大き
くなり、前述したような問題が生ずる。
【０００８】本発明の目的は、エピタキシャルウエハの
膜厚を均一にし、表面の平坦性を大幅に向上させること
のできる半導体ウエハの製造技術およびその半導体ウエ
ハを用いた半導体装置を提供することにある。
膜厚を均一にし、表面の平坦性を大幅に向上させること
のできる半導体ウエハの製造技術およびその半導体ウエ
ハを用いた半導体装置を提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体ウエハの製造方
法は、鏡面研磨処理後の半導体ウエハにエピタキシャル
成長処理を施した後、その半導体ウエハの少なくともエ
ピタキシャル成長層が形成された主面上を鏡面研磨した
ものである。
法は、鏡面研磨処理後の半導体ウエハにエピタキシャル
成長処理を施した後、その半導体ウエハの少なくともエ
ピタキシャル成長層が形成された主面上を鏡面研磨した
ものである。
【００１２】また、鏡面研磨処理後の半導体ウエハの基
板にエピタキシャル成長処理を施した後、その半導体ウ
エハの基板のエピタキシャル成長層が形成された主面上
に酸化膜を形成させる。さらに、もう一方の絶縁体基板
の表面にも酸化膜を形成させ、前記両基板の酸化膜形成
面どうしを密着させ、加熱し、接着させ、半導体ウエハ
のエピタキシャル成長基板側の主面上を、前記エピタキ
シャル成長層が露出するまで鏡面研磨を施すこともでき
る。
板にエピタキシャル成長処理を施した後、その半導体ウ
エハの基板のエピタキシャル成長層が形成された主面上
に酸化膜を形成させる。さらに、もう一方の絶縁体基板
の表面にも酸化膜を形成させ、前記両基板の酸化膜形成
面どうしを密着させ、加熱し、接着させ、半導体ウエハ
のエピタキシャル成長基板側の主面上を、前記エピタキ
シャル成長層が露出するまで鏡面研磨を施すこともでき
る。
【００１３】さらに、上記エピタキシャル成長処理を施
す半導体ウエハは、鏡面研磨を行なわずに、エピタキシ
ャル成長処理を施してもよい。
す半導体ウエハは、鏡面研磨を行なわずに、エピタキシ
ャル成長処理を施してもよい。
【００１４】
【作用】上記した請求項１または２の半導体ウエハの製
造方法によれば、エピタキシャル成長処理後に鏡面研磨
処理を施すことにより、半導体ウエハの基板上に形成さ
れたエピタキシャル成長層の膜厚を均一にすることがで
きる。
造方法によれば、エピタキシャル成長処理後に鏡面研磨
処理を施すことにより、半導体ウエハの基板上に形成さ
れたエピタキシャル成長層の膜厚を均一にすることがで
きる。
【００１５】それにより、エピタキシャルウエハのエピ
タキシャル成長層形成側の表面の平坦性を向上させるこ
とができる。
タキシャル成長層形成側の表面の平坦性を向上させるこ
とができる。
【００１６】また、請求項４によれば、エピタキシャル
成長処理前の半導体ウエハの基板の鏡面研磨処理の工程
を削除したことにより、半導体ウエハの製造工程を増加
させることなく、エピタキシャルウエハの膜厚を均一に
し、表面の平坦性を向上させることができる。
成長処理前の半導体ウエハの基板の鏡面研磨処理の工程
を削除したことにより、半導体ウエハの製造工程を増加
させることなく、エピタキシャルウエハの膜厚を均一に
し、表面の平坦性を向上させることができる。
【００１７】
【実施例１】図１（ａ）は、本発明の実施例１によるサ
ファイア基板を用いたエピタキシャル成長層の鏡面研磨
前の断面図、図１（ｂ）は、エピタキシャル成長層の鏡
面研磨後の断面図である。
ファイア基板を用いたエピタキシャル成長層の鏡面研磨
前の断面図、図１（ｂ）は、エピタキシャル成長層の鏡
面研磨後の断面図である。
【００１８】本実施例１において、たとえば、鏡面研磨
された半導体ウエハの基板であるサファイア基板１の主
面上に、単結晶シリコンからなるエピタキシャル成長層
２を形成する。
された半導体ウエハの基板であるサファイア基板１の主
面上に、単結晶シリコンからなるエピタキシャル成長層
２を形成する。
【００１９】次に、そのエピタキシャル成長層２の表面
２ａを、たとえば、強アルカリ溶液中にコロイダルシリ
カを分散させた研磨材を用いて研磨を行う。すなわち、
アルカリ溶液による化学的研磨と、シリカによる機械的
研磨とを組み合わせて、所定の研磨布により、図１
（ａ）のエピタキシャル成長層２の表面２ａが図１
（ｂ）の表面２ｂのように充分平坦になるまで鏡面研磨
する。
２ａを、たとえば、強アルカリ溶液中にコロイダルシリ
カを分散させた研磨材を用いて研磨を行う。すなわち、
アルカリ溶液による化学的研磨と、シリカによる機械的
研磨とを組み合わせて、所定の研磨布により、図１
（ａ）のエピタキシャル成長層２の表面２ａが図１
（ｂ）の表面２ｂのように充分平坦になるまで鏡面研磨
する。
【００２０】ただし、この鏡面研磨処理は、エピタキシ
ャル成長層２の表面２ａだけでなく、サファイア基板１
のエピタキシャル成長層２を形成していない基板表面１
ａ側の両面に施してもよい。
ャル成長層２の表面２ａだけでなく、サファイア基板１
のエピタキシャル成長層２を形成していない基板表面１
ａ側の両面に施してもよい。
【００２１】それにより、本実施例１によれば、エピタ
キシャル成長層２の膜厚が一定となり、かつその表面が
平坦になるので、バイポーラＬＳＩやＭＯＳ・ＬＳＩ等
の微細なパターンを必要とする半導体集積回路素子をエ
ピタキシャル成長層２の表面２ｂ上に形成しても、ゲー
ト耐圧の劣化等の特性劣化を防止することができる。
キシャル成長層２の膜厚が一定となり、かつその表面が
平坦になるので、バイポーラＬＳＩやＭＯＳ・ＬＳＩ等
の微細なパターンを必要とする半導体集積回路素子をエ
ピタキシャル成長層２の表面２ｂ上に形成しても、ゲー
ト耐圧の劣化等の特性劣化を防止することができる。
【００２２】したがって、本実施例の半導体ウエハを用
いた半導体装置は、きわめて良好な特性を備えたものと
することができる。
いた半導体装置は、きわめて良好な特性を備えたものと
することができる。
【００２３】なお、本実施例のサファイア基板１の主面
上は、鏡面研磨を行わずにエピタキシャル成長層２を形
成することができる。ここでは基板として、サファイア
基板の代わりに通常のシリコン基板を用いてもよい。
上は、鏡面研磨を行わずにエピタキシャル成長層２を形
成することができる。ここでは基板として、サファイア
基板の代わりに通常のシリコン基板を用いてもよい。
【００２４】
【実施例２】図２（ａ）は、本発明の実施例２によるＳ
ＯＩ基板の接着前の断面図、図２（ｂ）は、ＳＯＩ基板
の接着後の断面図、図３は、ＳＯＩ基板の接着後に鏡面
研磨を施した断面図である。
ＯＩ基板の接着前の断面図、図２（ｂ）は、ＳＯＩ基板
の接着後の断面図、図３は、ＳＯＩ基板の接着後に鏡面
研磨を施した断面図である。
【００２５】本実施例２では、鏡面研磨処理後のシリコ
ン基板３の主面上に、単結晶シリコンからなるエピタキ
シャル成長層２を形成させ、エピタキシャル成長層２の
主面上にシリコン酸化膜４を形成させる。さらに、もう
一方のシリコン基板５の主面上にも、シリコン酸化膜６
を形成させる。
ン基板３の主面上に、単結晶シリコンからなるエピタキ
シャル成長層２を形成させ、エピタキシャル成長層２の
主面上にシリコン酸化膜４を形成させる。さらに、もう
一方のシリコン基板５の主面上にも、シリコン酸化膜６
を形成させる。
【００２６】次に、両基板３，５のシリコン酸化膜４，
６を密着させ、たとえば１１００℃程度の高温に加熱
し、シリコン酸化膜４，６を接着させ、シリコン酸化膜
７を形成させる。
６を密着させ、たとえば１１００℃程度の高温に加熱
し、シリコン酸化膜４，６を接着させ、シリコン酸化膜
７を形成させる。
【００２７】その後、この接着した基板３，５のうち、
エピタキシャル成長層２を形成した側のシリコン基板３
の主面上を鏡面研磨する。この鏡面研磨は、エピタキシ
ャル成長層２の表面が完全に露出するまで行われる。
エピタキシャル成長層２を形成した側のシリコン基板３
の主面上を鏡面研磨する。この鏡面研磨は、エピタキシ
ャル成長層２の表面が完全に露出するまで行われる。
【００２８】それにより、図３に示すようにエピタキシ
ャル成長層２の表面８は、膜厚が均一となり、平坦性が
向上する。
ャル成長層２の表面８は、膜厚が均一となり、平坦性が
向上する。
【００２９】したがって、本実施例の半導体ウエハを用
いても、きわめて良好な半導体装置を得ることができ
る。
いても、きわめて良好な半導体装置を得ることができ
る。
【００３０】また、本実施例のシリコン基板３の主面上
も、鏡面研磨を行わずにエピタキシャル成長層２を形成
することができる。
も、鏡面研磨を行わずにエピタキシャル成長層２を形成
することができる。
【００３１】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
【００３２】たとえば、半導体ウエハの基板の材質につ
いては、前記実施例以外のものでもよい。
いては、前記実施例以外のものでもよい。
【００３３】
【発明の効果】本発明によって開示される発明のうち、
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
【００３４】(1) 本発明によれば、半導体ウエハの基板
上に形成されたエピタキシャル成長層の膜厚を均一にす
ることができ、膜表面の平坦性を大幅に向上することが
きる。
上に形成されたエピタキシャル成長層の膜厚を均一にす
ることができ、膜表面の平坦性を大幅に向上することが
きる。
【００３５】(2) また、エピタキシャル成長処理前の鏡
面研磨処理を削除したことにより、半導体ウエハの製造
工程数を増加させることなく、エピタキシャル成長層の
膜厚を均一にすることができる。
面研磨処理を削除したことにより、半導体ウエハの製造
工程数を増加させることなく、エピタキシャル成長層の
膜厚を均一にすることができる。
【００３６】(3) さらに、エピタキシャル成長層の膜厚
が均一で、平坦性が大幅に向上したことにより、バイポ
ーラＬＳＩやＭＯＳ・ＬＳＩ等の微細なパターンを必要
とする半導体集積回路素子の形成に好適であり、パター
ンの微細化が実現できる。
が均一で、平坦性が大幅に向上したことにより、バイポ
ーラＬＳＩやＭＯＳ・ＬＳＩ等の微細なパターンを必要
とする半導体集積回路素子の形成に好適であり、パター
ンの微細化が実現できる。
【図１】（ａ）は、本発明の実施例１によるサファイア
基板を用いたエピタキシャル成長層の鏡面研磨前の断面
図、（ｂ）は、エピタキシャル成長層の鏡面研磨後の断
面図である。
基板を用いたエピタキシャル成長層の鏡面研磨前の断面
図、（ｂ）は、エピタキシャル成長層の鏡面研磨後の断
面図である。
【図２】（ａ）は、本発明の実施例２によるＳＯＩ基板
の接着前の断面図、（ｂ）は、ＳＯＩ基板の接着後の断
面図である。
の接着前の断面図、（ｂ）は、ＳＯＩ基板の接着後の断
面図である。
【図３】本発明の実施例２によるＳＯＩ基板の接着後に
鏡面研磨を施した断面図である。
鏡面研磨を施した断面図である。
【符号の説明】 １ サファイア基板 １ａ 基板表面 ２ エピタキシャル成長層 ２ａ 表面 ２ｂ 表面 ３ シリコン基板 ４ シリコン酸化膜 ５ シリコン基板 ６ シリコン酸化膜 ７ シリコン酸化膜 ８ 表面
Claims (5)
- 【請求項１】 鏡面研磨処理後の半導体ウエハの基板に
エピタキシャル成長処理を施した後、その半導体ウエハ
の基板の少なくともエピタキシャル成長層が形成された
主面上を鏡面研磨したことを特徴とする半導体ウエハの
製造方法。 - 【請求項２】 鏡面研磨処理後の半導体ウエハの基板に
エピタキシャル成長処理を施した後、その半導体ウエハ
の基板のエピタキシャル成長層が形成された主面上に酸
化膜を形成させ、さらに、もう一方の半導体ウエハの基
板の表面にも酸化膜を形成させ、前記両基板の酸化膜面
を密着させ、加熱し、接着させることを特徴とする半導
体ウエハの製造方法。 - 【請求項３】 前記請求項２記載の接着された両基板の
うち、前記エピタキシャル成長層が形成された基板側の
主面上を、前記エピタキシャル成長層が露出するまで鏡
面研磨を施すことを特徴とする半導体ウエハの製造方
法。 - 【請求項４】 エピタキシャル成長処理を施す半導体ウ
エハの基板が、鏡面研磨処理されていないことを特徴と
する請求項１または２記載の半導体ウエハの製造方法。 - 【請求項５】 前記請求項１，２，３または４記載の製
造方法により得られた半導体ウエハを用いた半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33434192A JPH06181193A (ja) | 1992-12-15 | 1992-12-15 | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33434192A JPH06181193A (ja) | 1992-12-15 | 1992-12-15 | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181193A true JPH06181193A (ja) | 1994-06-28 |
Family
ID=18276281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33434192A Pending JPH06181193A (ja) | 1992-12-15 | 1992-12-15 | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705423A (en) * | 1994-11-14 | 1998-01-06 | Shin-Etsu Handotai Co., Ltd. | Epitaxial wafer |
| US6162664A (en) * | 1996-12-27 | 2000-12-19 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a surface mounting type semiconductor chip package |
-
1992
- 1992-12-15 JP JP33434192A patent/JPH06181193A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705423A (en) * | 1994-11-14 | 1998-01-06 | Shin-Etsu Handotai Co., Ltd. | Epitaxial wafer |
| US6162664A (en) * | 1996-12-27 | 2000-12-19 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a surface mounting type semiconductor chip package |
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