KR100234694B1 - 비지에이 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 비지에이 패키지의 제조방법에 관한 것으로, 서브스트레이트에 미리 외부단자를 통상적인 포토리소그라피 공정과 플래팅 공정을 통해 형성시킨 다음에 그 서브스트레이트에 반도체 칩을 부착시키고 와이어를 연결시키며 몰딩부를 형성하여 패키지를 환성함으로써, 볼 마운팅 공정에서 발생하던 위치맞춤의 부정확성으로 인한 외부단자와 내부단자간의 연결불량 및 서브스트레이트와 솔더볼의 접착성이 나빠 부분적으로 외부리드가 떨어져 나가는 등의 불량요인을 제거하여 패키지의 생산성이 향상된다.
또한, 고가의 볼마운팅 장비를 사용하지 않게 되어 생산단가를 낮추어 저렴한 반도체 패키지를 제조할 수 있다.

Description

비지에이 패키지의 제조방법
본 발명은 비지에이(BGA ; Ball Grid Array) 패키지에 관한 것으로, 특히 반도체 칩을 부착하기 전에 서브스트레이트에 미리 범프를 형성시켜 범프의 형성을 용이하게 하고 서브스트레이트와의 접착성을 향상시키며 생산단가를 낮추고 범프의 고집적화가 가능하게 되는 비지에이 패키지의 제조방법에 관한 것이다.
일반적인 비지에이 패키지는 제 1 도에 도시된 바와 같이, 서브스트레이트(1)의 상면에 반도체 칩(2)이 부착되어 있고, 상기 서브 스트레이트(1)의 하면에는 다수개의 솔더볼(도면에선 6개)(3)이 부착되어 있으며, 상기 서브스트레이트(1)의 내부에는 상, 하방향으로 다수개의 내부리드(도면에선 2개만 도시)(4)가 형성되어 있다.
또한, 상기 반도체 칩(2)과 상기 내부리드(4)의 상면은 금속와이어(5)로 연결되어 있고, 상기 반도체 칩(2), 금속와이어(5)를 감싸도록 상기 서브스크레이트(1)의 상면부에는 몰딩부(6)가 형성되어 있으며, 상기 다수개의 솔더볼(3)을 기판(미도시)의 상면에 실장되도록 되어 있다.
도면중 미설명 부호인(1a)(1b)는 다이패들과 접착제이다.
상기와 같이 구성되는 일반적인 피비지에이 패키지는 다음과 같은 공정을 거치면서 제조된다.
즉, 도 1 및 도 2에 도시된 바와 같이. 웨이퍼를 구획하는 소잉 공정(10)과, 서브스트레이트(1)의 다이 패들(1a) 위에 상기 칩(2)을 올려 놓고 접착시키는 다이본딩 공정(20)과, 상기 서브 스트레이트(1)에 내장된 랜드(4)와 상기 칩(2)을 연결하는 와이어본딩 공정(30)과, 상기 반도체 칩(2)과 와이어(5) 등이 외부로부터 보호되게 하기 위한 몰딩 공정(40)과, 상기 몰딩 공정(40)을 마치고 플럭스 공정(50)을 실시한다.
이후, 상기 서브 스트레이트(1)의 하단면에 솔더볼(3)을 부착하는 볼 마운팅 공정(60)과, 그 외의 리플로(70)와 플러싱 공정(80)을 거친 다음에 옵션 공정(90)을 통해 단품의 비지에이 패키지가 제조되는 것이었다.
그러나, 상기와 같은 종래의 비지에이 패키지 제조방법에 있어서는, 상기 몰딩공정을 마친 서브스트레이트(1)의 하면에 솔더볼(3)을 부착하는 볼마운팅 공정(60)을 실시하게 되는데, 이 볼마운팅 공정(60)시 상기 서브스트레이트(1)와 볼마운팅방비(미도시) 사이의 정확한 위치맞춤이 어렵기 때문에 상기 내부리드(4)의 랜드(미부호) 위치에 정확하게 솔더볼(3)이 마운팅되지 않아, 내부리드(4)와 솔더볼(3) 사이의 연결불량 혹은 볼마운팅 후 솔더볼(3)과 서브스크레이트(1) 내부리드(4)의 접착성이 부족하여 부분적으로 솔더볼(3)이 떨어져 나가는 등 반도체 패키지의 제조시 불량발생율이 높은 단점이 있었다.
또한, 상기 볼마운팅장비(미도시)가 고가이기 때문에 반도체 패키지의 생산단가를 상승시키는 단점도 있었다.
또한, 상기 솔더볼(3)의 표준볼 직경이 0.76㎜로서, 솔더볼(3)의 크기를 최소화하는데 한계가 있기 때문에 솔더볼(3) 간의 피치가 1.27㎜ 이하를 요구하는 다핀구조의 반도체 패키지일 경우 적용하기가 어려운 단점도 있었다.
따라서, 본 발명은 상기와 같은 종래 비지에이 패키지가 가지는 문제점을 감안하여 안출한 것으로, 상기 서브스트레이트에 솔더볼을 부착하는 볼 마운팅 공정 대신 서브스트레이트에 직접 범프를 형성함으로써 비지에이 패키지의 불량유발 요인을 제거할 수 있는 비지에이 패키지의 제조방법을 제공하려는데 본 발명의 목적이 있다.
또한, 고가의 볼 마운팅 장비를 사용하지 않으므로써 생산단가를 낮출 수 있는 비지에이 패키지의 제조방법을 제공하려는데도 본 발명의 목적이 있다.
또한, 상기 범프의 평균직경을 0.76㎜ 이하로 하여 다핀ㄱ조의 비지에이 패키지에 적용할 수 있는 비지에이 패키지의 제조방법을 제공하려는데도 본 발명의 목적이 있다.
제1도는 종래 비지에이 패키지를 보인 종단면도.
제2도는 종래 비지에이 패키지를 제조하기 위한 순서도.
제3도는 본 발명의 비지에이 패키지를 제조하기 위한 순서도.
제4a도 내지 제4f 도는 본 발명에 의한 외부단자 형성과정의 일례를 보인 종단면도.
제5a도 내지 제5f도는 본 발명에 의한 외부단자 형성과정의 변형예를 보인 종단면도.
〈도면의 주요부분에 대한 부호의 설명〉
110 : 랜드형성 단계 120 : 감광막형성 단계
130 : 1차 감광막제거 단계 140 : 플래팅 단계
150 : 2차 감광막제거 단계 121 : 서브스트레이트
122 : 구리 랜드 123 : 감광막
124 : 구리 125a : 니켈
125b : 금 224 : 숄더
이와 같은 본 발명의 목적을 달성하기 위하여, 내부리드를 갖는 서브스트레이트의 일면에 그 내부리드와 연결되도록 랜드를 형성시키고, 그 랜드가 형성된 면에 감광제를 코팅하며, 그 코팅면을 노광시켜 랜드부위의 감광막을 제거하고, 그 코팅면 전체에 범프부재를 플레팅하며, 그 범프부재를 제외한 남은 감광막을 제거하여 서브스트레이트에 외부단자를 형성시키는 외부단자 형성공정과 ; 상기 서브스트레이트에 소잉공정을 통해 구비된 낱개의 반도체 칩을 부착하는 다이본딩 공정과 ; 상기 외부단자가 형성되지 않은 서브스크레이트의 타면측 내부리드와 반도체 칩의 패드를 전기적으로 연결시키는 와이어본딩 공정과 ; 상기 반도체 칩이 부착된 서브스트레이트의 타면측을 몰딩하는 몰딩 공정으로 수행하여 이루어지는 것을 특징으로 하는 비지에이 패키지가 제공된다.
이하, 본 발명에 의한 비지에이 패키지의 제조방법을 첨부된 도면에 도시된 일실시예에 의거하여 상세하게 설명한다.
도3는 본 발명에 의한 피지에이 패키지의 공정을 개략적으로 보인 것으로 이에 도시된 바와 같이, 본 발명에 의한 비지에이 패키지의 제조방법은 웨이퍼를 낱개의 반도체 칩으로 구획하는 소잉 공정(110)을 하고, 상기 서브스트레이트의 랜드에 감광막 코팅 및 감광막 제거 및 범프부재의 도포 그리고 잔존 감광막 제거 등을 통해 외부단자 형성공정(120)을 하며, 상기 외부단자가 형성된 서브스트레이트(120)에 반도체 칩을 부착하는 다이본딩 공정(130)을 하고, 그 반도체 칩과 서브스트레이트를 전기적으로 연결시키는 와이어본딩 공정(140)을 하며, 상기 반도체 칩과 와이어를 몰딩하는 몰딩공정(150)을 하고, 이후 단품의 패키지를 후가공하는 트리밍 공정(160)을 하여 마무리 한다.
즉, 상기 서브스트레이트에 미리 외부단자를 형성시킨 다음에 그 서브스트레이트에 반도체 칩을 부착시키고 와이어를 연결시키며 몰딩부를 형성하여 패키지를 완성하는 것이다.
여기서, 상기 서브스트레이트에 외부단자를 형성시키는 과정은 다음과 같다.
먼저, 도4a에 도시된 바와 같이, 상기 서브스트레이트(121)의 내부리드(미도시) 상단에 두께 10∼50㎜정도의 구리로 된 랜드(122)를 인반적인 인쇄기판의 회로형성 공정을 이용하여 형성한다.
다음, 도4b에서와 같이, 상기 구리 랜드(122)가 형성된 기판 전면에 포토레지스트 감광막(123)을 50∼100㎜정도로 도포하고 나서, 도4c에서와 같이 상기 서브스트레이트(121)의 구리 랜드(122) 부분 위의 감광막(123)을 일반적인 포토리소그라피 공정을 실시하여 제거함으로써 구리 랜드(122)의 상면만을 노출시킨다.
이어서, 도4d에 도시된 바와 같이, 노출된 구리 랜드(122) 위에 무전해 도금법을 이용하여 구리(124)로 플래팅함으로써 범프부재를 형성한다. 이때 외부단자간의 피치가 약 1.27㎜인 경우 상기 범프부재끼리의 브릿지 현상을 방지하기 위해 범프부재의 직경은 250∼700㎛로 형성하고, 또한 완성된 비지에이 패키지의 실장시 실장 온도에 의해 범프가 용융되어 실장높이가 낮아지는 것을 고려하여 범프부재의 높이는 100∼700㎛로 형성하는 것이 바람직하다. 상기 범프부재의 높이는 플래팅 반응 속도를 기초로 하여 반응시간을 측정함으로써 제어할 수 있다.
다음, 도4e에서와 같이, 상기 서브스트레이트(121) 위에 남아 있는 감광막(123)을 제거한 후, 상기 구리(124)로된 범프부재는 전기전도성이 우수하지만 PCB기판(미도시) 실장시 접착성이 좋지 않기 때문에 이를 개선하기 위해 도4f에 도시된 바와 같이, 구리 범프부재(124) 표면에 니켈(Ni)(125a)을 5∼30㎛정도 그리고 그 이에 금(Au)(125b)을 5㎛이하로 플래팅하여 외부단자를 형성한다.
한편, 도5a 내지 도5f는 본 발명에 의한 외부단자 형성과정의 변형예를 도시한 것으로, 먼저 내부리드가 형성되어 있는 서브스트레이트(121) 위에 일반적인 인쇄기판의 회로형성 공정을 이용하여 구리 랜드(122)을 형성하고, 상기 서브스트레이트(121) 전면(前面)에 감광막(123)을 형성한 후, 구리 핸드(122)가 형성된 부분의 감광막(123)을 포토리소그라피 공정에 의해 제거하여 구리 랜드(122)의 상면을 노출시킨다. 상기 노출된 구리 랜드(122) 위에 솔더(224)를 플래팅하여 범프부재를 형성한다. 이어서, 서브스트레이트(121) 위에 잔존하는 감광막(123)을 완전히 제거한 후 솔더 범프부재(224)를 리플로우하여 범프부재의 형상을 매끄러운 구의 형상으로 만들어 준다. 이때 상기 서브스트레이트(121)는 리플로우 온도에 의해 형향을 받지 않도록 용융온도가 300℃이상인 PCB 혹은 세라믹 재질을 사용하는 것이 바람직하다.
또한, 상기 솔더 범프부재(224)는 실장시 실장온도에 의한 용융으로 범프의 높이가 낮아져, 외부단자간의 브릿지가 발생하는 것을 방지하기 위하여 솔더 페이트스(Sn/Pb비가 63/37)보다는 용융점이 높은 주석(Sn)/납(Pb)의 비율이 90/10 내지 80/20인 고융점 솔더를 사용하는 것이 바람직하다.
이상에서 설명한 바와 같이 본 발명에 의한 비지에이 패키지의 제조방법은, 상기 서브스트레이트에 미리 외부단자를 통상적인 포토리소그라피 공정과 플래팅 공정을 통해 형성시킨 다음에 그 서브스트레이트에 반도체 칩을 부착시키고 와이어를 연결시키며 몰딩부를 형성하여 패키지를 완성함으로써, 볼 마운팅 공정에서 발생하던 위치맞춤의 부정확성으로 인한 외부단자와 내부단자간의 연결불량 및 서브스트레이트와 솔더볼 접착성이 나빠 부분적으로 외부리드가 떨어져 나가는 등의 불량요인을 제거하여 패키지의 생산성이 향상된다.
또한, 고가의 볼마운팅 장비를 사용하지 않게 되어 생산단가를 낮추어 저렴한 반도체 패키지를 제조할 수 있다.

Claims (3)

  1. 내부리드를 갖는 서브스트레이트의 일면에 그 내부리드와 연결되도록 랜드를 형성시키고, 그 랜드가 형성된 면에 감광제를 코팅하며, 그 코팅면을 노광시켜 랜드부위의 감광막을 제거하고, 그 코팅면 전체에 범프부재를 플레팅하며, 그 범프부재를 제외한 남은 감광막을 제거하여 서브스트레이트에 외부단자를 형성시키는 외부단자 형성공정과 ; 상기 서브스트레이트에 소잉공정을 통해 구비된 낱개의 반도체 칩을 부착하는 다이본딩 공정과 ; 상기 외부단자가 형성되지 않은 서브스트레이트의 타면측 내부리드와 반도체 칩의 패드를 전기적으로 연결시키는 와이어본딩 공정과 ; 상기 반도체 칩이 부착된 서브스트레이트의 타면측을 몰딩하는 몰딩 공정으로 수행하여 이루어지는 것을 특징으로 하는 비지에이 패키지의 제조방법.
  2. 제1항에 있어서, 상기 범프부재는 구리로 하되, 그 외표면에 니켈과 금을 순서대로 부가하는 것을 특징으로 하는 비지에이 패키지의 제조방법.
  3. 제2항에 있어서, 상기 니켈과 금은 플래팅하여 형성하는 것을 특징으로 하는 비지에이 패키지의 제조방법.
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