DE19715926A1 - Herstellungsverfahren für externen Anschluß für Kugelgitterarray-Bauteil - Google Patents
Herstellungsverfahren für externen Anschluß für Kugelgitterarray-BauteilInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Halbleitervor
richtungs-Bauteil-Herstellungsverfahren und insbesondere auf ein
Herstellungsverfahren für einen äußeren Anschluß für ein Kugel
gitterarray-(BGA-)Bauteil, das die Notwendigkeit für einen Kugel
montierschritt ausschließt, indem direkt Kontaktwarzen auf ein
Substrat plattiert werden, wenn externe Anschlüsse gebildet wer
den, die als die Kugeln für das BGA-Bauteil dienen.
Wie in Fig. 1 gezeigt ist, gibt es in einem herkömmlichen BGA-Bauteil
eine Vielzahl von inneren Leitungen, die aus Kupfer ge
bildet sind und durch ein Substrat 1 verlaufen, um die Ober- und
Unterseiten des Substrates 1 zu verbinden. Eine Vielzahl von
Bondfingern 2a werden an jeweiligen oberen Teilen der inneren
Leitungen 2 erzeugt. Ein Spritzplättchen 3 ist auf der Oberfläche
des Substrates 1 befestigt. Ein Halbleiterchip 4 ist auf dem
Plättchen 3 mittels eines Haftstoffes 5 angebracht. Die Bondfin
ger 2a der inneren Leitungen 2 sind jeweils mit Bondkissen auf
dem Chip 4 durch metallische Drähte 6 verbunden. Den Chip 4 und
die metallischen Drähte 6 umgebend ist eine Formeinheit 7 gebil
det, die einen bestimmten Bereich auf dem Substrat 1 mittels
einer Epoxy-Verbindung bedeckt. Eine Vielzahl von Lotkugeln 8 ist
auf den jeweiligen Kupferinseln 10 angebracht, die an den jewei
ligen unteren Enden der inneren Leitungen 2 auf der Unterseite
des Substrates 1 vorgesehen und elektrisch mit dem Chip 4 über
die jeweiligen inneren Leitungen 2 verbunden sind, welche durch
das Substrat 1 verlaufen.
Das so aufgebaute herkömmliche BGA-Bauteil wird durch die folgen
den Schritte hergestellt.
Zunächst wird eine Vielzahl von Durchgangslöchern in einem Sub
strat durch Musterbildung einer dünnen gedruckten Schaltungs
platte (PCB) und durch Stanzen der gemusterten Teile gebildet, um
ein Bauteilsubstrat herzustellen. Eine Vielzahl von PCBs mit dort
ausgebildeten Durchgangslöchern wird gestapelt, und sodann wird
das Substrat 1 mit dort durchführenden inneren Leitungen 2 durch
Füllen mit Cu-Metall in die jeweiligen Durchgangslöcher gebildet,
um die Ober- und Unterseiten des Substrates 1 zu verbinden.
Sodann wird das Spritzplättchen 3, auf das das Haftmittelkissen 5
geklebt ist, auf dem Substrat 1 mit den dort durchführenden inne
ren Leitungen 2 befestigt, und ein Spritzbonden wird ausgeführt,
um den Chip 4 auf dem Haftmittel 5 anzubringen.
Ein Drahtbonden wird mittels metallischer Drähte 6 vorgenommen,
um jeweilige (nicht gezeigte) Bondkissen, die auf dem Chip 4 ge
bildet sind, mit jeweiligen Bondfingern 2a zu verbinden, die an
jeweiligen oberen Enden der inneren Leitungen 2 vorhanden sind.
Um den Chip 4 und die Drähte 6 vor einer äußeren Beschädigung zu
schützen, wird darüber eine Formeinheit 7 mittels einer Epoxy-Formverbindung gebildet.
Damit die Kupferinseln 10 und Lotkugeln 8, die auf der Unter
fläche des Substrates 1 vorgesehen sind, ein besseres Haftver
mögen haben, wird ein Flußschritt ausgeführt, um eine Lotpaste
auf dem Substrat 1 auszubreiten.
Die Position zwischen dem Substrat 1 und einer (nicht gezeigten)
Kugelbefestigungsvorrichtung wird eingestellt, und demgemäß wer
den Lotkugeln 8 befestigt. Nach dem Befestigen der Logkugeln 8
wird übriggelassener Lotrest entfernt, ein erneuter Flußschritt
ausgeführt, um die Kugeln in der Höhe auszugleichen, und die Ober
fläche des Substrates wird mittels Alkohol, Aceton oder derglei
chen gereinigt, um so die BGA-Bauteilherstellung abzuschließen.
Jedoch ist es bei dem herkömmlichen BGA-Bauteilherstellungs
verfahren während des Kugelbefestigungsschrittes zum Anbringen
der Lotkugeln 8 auf der Unterfläche des Substrates 1 schwierig,
eine geeignete Position zwischen dem Substrat und einer Kugelbe
festigungsvorrichtung (nicht gezeigt) anzupassen, so daß die Lot
kugeln nicht genau auf gewünschten Positionen für die Kupferin
seln 10 befestigt sind, die die jeweiligen unteren Enden der inne
ren Leitungen 2 darstellen, und demgemäß kann ein Verbindungsfeh
ler zwischen den inneren Leitungen 2 und den Lotkugeln (äußeren
Leitungen) 8 oder ein schwaches Haftvermögen zwischen den Lotku
geln 8 und den inneren Leitungen 2 nach einem Kugelbefestigen
auftreten, um so dazu zu führen, daß die Lotkugeln 8 von den
äußeren Leitungen gelöst werden. Auch ist eine aufwendige Kugel
befestigungsvorrichtung erforderlich, was die Herstellungskosten
steigert.
Weiterhin beträgt ein Standarddurchmesser für Lotkugeln 0,76 mm,
so daß eine Grenze im Minimieren der Abmessung der Lotkugeln be
steht, und deren Anwendung wird in dem Fall eines hochdichten,
mit zahlreichen Stiften versehenen Halbleiterbauteiles immer
schwieriger.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Herstel
lungsverfahren für einen externen Anschluß für ein Kugelgitter
array-(BGA-)Bauteil zu schaffen, um ein fehlerverursachendes Ele
ment in einem BGA-Bauteil zu entfernen, indem Kontaktwarzen di
rekt auf ein Substrat plattiert werden, anstelle eine Lotkugel
auf einem Substrat zu befestigen; dabei sollen die Herstellungs
kosten verminderbar sein, indem keine aufwendige Kugelbefesti
gungsausrüstung erforderlich ist; schließlich soll ein mittlerer
Durchmesser von Kontaktwarzen kleiner als 0,76 mm sein, um so
eine Anwendung für ein BGA-Bauteil zu ermöglichen, das mehrere
Stifte hat.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung ein
Verfahren mit den Merkmalen des Patentanspruches 1 vor.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den
Unteransprüchen.
Die Erfindung schafft also ein Herstellungsverfahren für externe
oder äußere Anschlüsse für ein BGA-Bauteil, das die folgenden
Schritte hat: Bilden einer Vielzahl von leitenden Inseln, die
voneinander beabstandet sind, auf einer Oberseite eines Substra
tes, Erzeugen eines Photoresistfilmes auf der Oberseite des Sub
strates, Freilegen der jeweiligen Inseln durch den Photoresist
film, Erzeugen eines leitenden Kontaktwarzengliedes auf jeder der
freiliegenden Inseln und Entfernen des auf dem Substrat zurück
bleibenden Photoresistfilmes.
Ein Herstellungsverfahren für äußere Anschlüsse für ein Kugel
gitterarray-(BGA-)Halbleiterbauteil, das direkt eine Kontaktwarze
auf einem Substrat bildet, umfaßt also die folgenden Schritte:
Erzeugen einer Vielzahl von leitenden Inseln, die voneinander beabstandet sind, auf einer Oberseite eines Substrates, Erzeugen eines Photoresistfilmes auf dem Substrat, Freilegen der jeweili gen Inseln durch den Photoresistfilm, Erzeugen eines leitenden Kontaktwarzengliedes auf jeder der freiliegenden Inseln und Ent fernen des Photoresistfilmes, der auf dem Substrat zurückbleibt.
Erzeugen einer Vielzahl von leitenden Inseln, die voneinander beabstandet sind, auf einer Oberseite eines Substrates, Erzeugen eines Photoresistfilmes auf dem Substrat, Freilegen der jeweili gen Inseln durch den Photoresistfilm, Erzeugen eines leitenden Kontaktwarzengliedes auf jeder der freiliegenden Inseln und Ent fernen des Photoresistfilmes, der auf dem Substrat zurückbleibt.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher er
läutert. Es zeigen:
Fig. 1 eine schematische Schnittdarstellung eines herkömmlichen
BGA-Bauteiles,
Fig. 2A bis 2F Prozeßdarstellungen, die ein Substratherstel
lungsverfahren für ein BGA-Bauteil nach einem ersten Ausführungs
beispiel der vorliegenden Erfindung veranschaulichen, und
Fig. 3A bis 3F Prozeßdarstellungen, die ein Substratherstel
lungsverfahren für ein BGA-Bauteil nach einem zweiten Ausführungs
beispiel der vorliegenden Erfindung veranschaulichen.
Anhand der begleitenden Zeichnungen wird ein Herstellungsverfah
ren für externe Anschlüsse für ein BGA-Bauteil im folgenden be
schrieben.
Wie in den Fig. 2A bis 2F gezeigt ist, die Prozeßdarstellungen
eines Herstellungsverfahrens für ein BGA-Bauteil nach einem
ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen,
ist ein fertig hergestelltes PCB-Substrat 1 vorgesehen, das eine
Vielzahl von dort durchführenden inneren Leitungen 2 hat. Wie nun
in Fig. 2A gezeigt ist, wird eine Vielzahl von Kupferinseln 122
mit einer Dicke von etwa 10 bis 50 µm auf der Oberseite des Sub
strates 1 gebildet, wo die inneren Leitungen 2 freiliegen, indem
ein üblicher schaltungsmuster-Herstellungsprozeß für eine PCB
verwendet wird.
Sodann wird, wie in Fig. 2B gezeigt ist, auf die Oberseite des
Substrates 1 mit den darauf befindlichen Kupferinseln 122 ein
Photoresistfilm 123 mit einer Dicke von 50 bis 100 µm aufgetragen
bzw. verteilt.
Sodann wird, wie in Fig. 2C gezeigt ist, der die Kupferin
seln 122 überlagernde Photoresistfilm 123 entfernt, indem ein
üblicher photolithographischer Prozeß ausgeführt wird, um so die
Kupferinseln 122 dort hindurch freizulegen.
Wie nun in Fig. 2D gezeigt ist, wird eine Kupferschicht auf den
freiliegenden Kupferinseln 122 plattiert, um eine Vielzahl von
Kontaktwarzengliedern 124 zu bilden, indem ein nicht-elektrolyti
scher Plattierprozeß angewandt wird. Zu dieser Zeit wird, wenn
ein Abstand oder eine Teilung zwischen den äußeren Anschlüssen
etwa 1,27 mm beträgt, der Durchmesser für die Kontaktwarzenglie
der 124 zu 250 bis 700 µm ausgebildet, um ein Überbrücken von
benachbarten Kontaktwarzengliedern 124 zu verhindern, und wei
terhin beträgt unter Berücksichtigung einer verminderten Befesti
gungshöhe nach einem Kontaktwarzenschmelzen unter einer Befesti
gungtemperatur, wenn das abgeschlossene BGA-Bauteil montiert
wird, die Höhe der Kontaktwarzenglieder 124 in bevorzugter Weise
100 bis 700 µm. Die Höhe der Kontaktwarzenglieder 124 kann gemäß
der Reaktionszeit aufgrund der Plattier-Reaktionsgeschwindigkeit
gesteuert werden.
Wie in Fig. 2F gezeigt ist, wird der verbleibende Photoresist
film 123 von dem Substrat 1 entfernt, und eine Ni-Schicht 125a
wird auf die Oberfläche der Kupfer-Kontaktwarzenglieder 124 bis
zu einer Dicke von 5 bis 30 µmm plattiert, und auf eine Oberseite
der plattierten Ni-Schicht 125a wird eine Au-Schicht bis zu einer
Dicke von weniger als 5 µm plattiert, um ein Haftvermögen zu
verbessern, wenn eine Montage auf einer (nicht gezeigten) PCB
erfolgt.
Insbesondere werden die als externe Anschlüsse für ein BGA-Bau
teil dienenden Kontaktwarzenglieder 124 gebildet, und auf einer
entgegengesetzten Seite des Substrates wird ein Spritzplättchen 3
befestigt, auf welchem ein Haftmittel 5 verteilt ist, und ein
Spritzbonden wird sodann durchgeführt, um einen Chip 4 darauf zu
befestigen, ein Drahtbondschritt wird vorgenommen, um die Bond
kissen des Chips 4 mit den Bondfingern 2a an den jeweiligen End
teilen der inneren Leitungen 2 mit metallischen Drähten 6 zu
verbinden, wodurch der Chip 4 und die externen Anschlüsse 8
elektrisch verbunden sind, und eine Epoxy-Verbindung wird ge
formt, um die metallischen Drähte 6 und den Chip 4 zu umgeben,
wodurch so die BGA-Bauteil-Herstellung abgeschlossen ist.
Wie in den Fig. 3A bis 3F gezeigt ist, die ein Herstellungs
verfahren für externe Anschlüsse für ein BGA-Bauteil gemäß einem
zweiten Ausführungsbeispiel der vorliegenden Erfindung veran
schaulichen, wird eine Vielzahl von Kupferinseln 222 auf einem
Substrat 1 gebildet, das dort eine Vielzahl von inneren Leitun
gen 2 hat, indem ein üblicher PCB-Musterbildungsprozeß angewandt
wird. Ein Photoresistfilm 223 wird auf dem Substrat 1 gebildet.
Die Teile des Photoresistfilmes 223, die über den Kupferin
seln 222 gebildet sind, werden mittels eines photolithographi
schen Prozesses entfernt, um dort hindurch die Inseln 222 frei
zulegen. Ein Lot wird auf die freiliegenden Kupferinseln 222
plattiert, um Kontaktwarzenglieder 224 zu erzeugen. Der auf dem
Substrat 1 zurückbleibende Photoresistfilm wird vollständig ent
fernt, und die Lot-Kontaktwarzenglieder 224 werden fließgelötet,
um kegelförmige Kugelgestalten zu bilden. Das Substrat 1 wird in
gewünschter Weise aus einer PCB oder einem keramischen Material
mit einem Schmelzpunkt von über 300°C gebildet. Die Kontaktwar
zenhöhe der Lot-Kontaktwarzenglieder 124 wird unter einer Montage
temperatur beim Befestigen abgesenkt, so daß es empfehlenswert
ist, ein Lot mit einem Verhältnis von Sn zu Pb von 90 : 10 bis
80 : 20 und einem höheren Schmelzpunkt eher als eine Lotpaste
(Verhältnis von Sn zu Pb beträgt 63 zu 37) zu verwenden, um so
ein Überbrücken zwischen benachbarten Anschlüssen zu verhindern.
Wie oben beschrieben ist, wird bei dem Herstellungsverfahren für
externe Anschlüsse für ein BGA-Bauteil nach der vorliegenden Er
findung ein Kugelbildungsprozeß angewandt, so daß ein herkömmli
cher Kugelbefestigungsprozeß weggelassen werden kann, um so feh
lerhafte Elemente, wie beispielsweise eine fehlerhafte Verbindung
zwischen internen und externen Anschlüssen aufgrund einer unge
nauen Anpassung in dem Kugelbefestigungsprozeß, oder die teilweise
Ablösung der externen Leitungen aufgrund eines schwachen Haftver
mögens zwischen dem Substrat und den Lotkugeln zu vermeiden, wo
durch die Produktivität bei der Halbleiterbauteil-Fertigung ge
steigert wird.
Indem weiterhin die Notwendigkeit für eine aufwendige Kugelbefe
stigungsvorrichtung ausgeschlossen wird, kann das erfindungs
gemäße Halbleiterbauteil mit geringeren Kosten gefertigt werden.
Claims (11)
1. Herstellungsverfahren für externen Anschluß für ein Kugel
gitterarray-(BGA-)Halbleiterbauteil, aufweisend die folgenden
Schritte:
Bilden einer Vielzahl von leitenden Inseln (122), die voneinander beabstandet sind, auf einer Oberseite eines Substrates (1),
Bilden eines Photoresistfilmes (123) auf dem Substrat (1),
Freilegen der jeweiligen Inseln (122) durch den Photoresist film (123),
Bilden einer leitenden Kontaktwarzeneinrichtung (124) auf jeder der freiliegenden Inseln (122), und
Entfernen des auf dem Substrat (1) zurückbleibenden Photoresist filmes (123).
Bilden einer Vielzahl von leitenden Inseln (122), die voneinander beabstandet sind, auf einer Oberseite eines Substrates (1),
Bilden eines Photoresistfilmes (123) auf dem Substrat (1),
Freilegen der jeweiligen Inseln (122) durch den Photoresist film (123),
Bilden einer leitenden Kontaktwarzeneinrichtung (124) auf jeder der freiliegenden Inseln (122), und
Entfernen des auf dem Substrat (1) zurückbleibenden Photoresist filmes (123).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
Kontaktwarzeneinrichtung (124) durch einen nicht-elektrolytischen
Prozeß gebildet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Inseln (122) aus Kupfer gebildet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn
zeichnet, daß die Kontaktwarzeneinrichtung (124) mit einer Höhe
von 100 bis 700 µm und einem Durchmesser von 250 bis 700 µm ge
bildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß die Kontaktwarzeneinrichtung (124) aus Kupfer gebil
det wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß auf
einer freiliegenden Oberfläche der Kontaktwarzeneinrichtung (124)
sequentiell eine Nickelschicht (125a) und eine Goldschicht gebil
det werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die
Nickelschicht (125a) und die Goldschicht durch einen Plattier
prozeß gebildet werden.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
Kontaktwarzeneinrichtung (124) aus einem Lot gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß ein
Fließlötprozeß nach Erzeugen der Kontaktwarzeneinrichtung durch
geführt wird.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das
Substrat aus einer gedruckten Schaltungsplatte und einer Keramik
mit einem Schmelzpunkt über 300°C gebildet wird.
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß in
der Kontaktwarzeneinrichtung ein Verhältnis von Sn:Pb von 90 : 10
bis 80 : 20 reicht.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR49456/96 | 1996-10-29 | ||
KR1019960049456A KR100234694B1 (ko) | 1996-10-29 | 1996-10-29 | 비지에이 패키지의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19715926A1 true DE19715926A1 (de) | 1998-05-07 |
DE19715926B4 DE19715926B4 (de) | 2004-09-23 |
Family
ID=19479431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1997115926 Expired - Fee Related DE19715926B4 (de) | 1996-10-29 | 1997-04-16 | Herstellungsverfahren für einen externen Anschluß für ein Kugelgitterarray-(BGA)Halbleiterbauteil |
Country Status (5)
Country | Link |
---|---|
US (1) | US5895231A (de) |
JP (1) | JPH10135366A (de) |
KR (1) | KR100234694B1 (de) |
CN (1) | CN1181618A (de) |
DE (1) | DE19715926B4 (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4428832B2 (ja) * | 1999-08-27 | 2010-03-10 | 富士通株式会社 | 金属配線構造、半導体装置及び半導体装置の製造方法 |
SG99877A1 (en) * | 2001-01-04 | 2003-11-27 | Inst Materials Research & Eng | Forming an electrical contact on an electronic component |
JP2003264260A (ja) * | 2002-03-08 | 2003-09-19 | Toshiba Corp | 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板 |
DE10392377T5 (de) * | 2002-03-12 | 2005-05-12 | FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) | Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer |
US20040007779A1 (en) * | 2002-07-15 | 2004-01-15 | Diane Arbuthnot | Wafer-level method for fine-pitch, high aspect ratio chip interconnect |
JP3721175B2 (ja) * | 2003-06-03 | 2005-11-30 | 沖電気工業株式会社 | 半導体装置の製造方法 |
CN100340962C (zh) * | 2004-06-15 | 2007-10-03 | 日月光半导体制造股份有限公司 | 触摸传感封装构造 |
US7417220B2 (en) * | 2004-09-09 | 2008-08-26 | Toyoda Gosei Co., Ltd. | Solid state device and light-emitting element |
DE102008042107A1 (de) * | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
JP5642473B2 (ja) * | 2010-09-22 | 2014-12-17 | セイコーインスツル株式会社 | Bga半導体パッケージおよびその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2721580B2 (ja) * | 1990-05-17 | 1998-03-04 | シャープ株式会社 | 半導体装置の製造方法 |
US5535101A (en) * | 1992-11-03 | 1996-07-09 | Motorola, Inc. | Leadless integrated circuit package |
SG49779A1 (en) * | 1993-11-26 | 1998-06-15 | Delco Electronics Corp | Method of forming solder bumps on an integrated circuit flip chip |
US5508229A (en) * | 1994-05-24 | 1996-04-16 | National Semiconductor Corporation | Method for forming solder bumps in semiconductor devices |
US5466635A (en) * | 1994-06-02 | 1995-11-14 | Lsi Logic Corporation | Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating |
JP3199963B2 (ja) * | 1994-10-06 | 2001-08-20 | 株式会社東芝 | 半導体装置の製造方法 |
US5646068A (en) * | 1995-02-03 | 1997-07-08 | Texas Instruments Incorporated | Solder bump transfer for microelectronics packaging and assembly |
JPH08250827A (ja) * | 1995-03-08 | 1996-09-27 | Shinko Electric Ind Co Ltd | 半導体装置用パッケージ及びその製造方法並びに半導体装置 |
US5639696A (en) * | 1996-01-31 | 1997-06-17 | Lsi Logic Corporation | Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array |
-
1996
- 1996-10-29 KR KR1019960049456A patent/KR100234694B1/ko not_active IP Right Cessation
-
1997
- 1997-04-14 CN CN97103772A patent/CN1181618A/zh active Pending
- 1997-04-16 DE DE1997115926 patent/DE19715926B4/de not_active Expired - Fee Related
- 1997-10-23 JP JP29076597A patent/JPH10135366A/ja active Pending
- 1997-10-29 US US08/960,210 patent/US5895231A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR19980030097A (ko) | 1998-07-25 |
CN1181618A (zh) | 1998-05-13 |
KR100234694B1 (ko) | 1999-12-15 |
JPH10135366A (ja) | 1998-05-22 |
DE19715926B4 (de) | 2004-09-23 |
US5895231A (en) | 1999-04-20 |
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Legal Events
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OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
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