JPH02273929A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH02273929A
JPH02273929A JP1095815A JP9581589A JPH02273929A JP H02273929 A JPH02273929 A JP H02273929A JP 1095815 A JP1095815 A JP 1095815A JP 9581589 A JP9581589 A JP 9581589A JP H02273929 A JPH02273929 A JP H02273929A
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JP
Japan
Prior art keywords
bump
terminal
lead frame
plating
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1095815A
Other languages
English (en)
Inventor
Hiroshi Kaneda
寛 金田
Hitoshi Hasegawa
長谷川 斉
Takaharu Nawata
名和田 隆治
Ude Suzuki
腕 鈴木
Yoshimi Shirakawa
良美 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1095815A priority Critical patent/JPH02273929A/ja
Publication of JPH02273929A publication Critical patent/JPH02273929A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積回路製造に用いられるICチップと
リードフレームの間の結線技術に関し。
特に、ICチップ上のバンプ電極の改良により。
強固な結線を図った電極形成法である。
3、発明の詳細な説明 〔概要〕 本発明は大規模集積回路の製造に用いられるICチップ
とリードフレームとの間の結線技術に関し。
ICチップ上のバンプとリードフレーム接点の〔従来の
技術〕 第3図は従来例のバンプ電極形状である。
図において、15はシリコン(St)基板、16は二酸
化シリコン(Sing)膜、17はアルミニウム(^2
)パッド、18は燐珪酸ガラス(PSG)膜、19はバ
リアメタル、20はw4(Cu)バンプ、21は金(A
u)めっき、22はリードフレームである。
バンプによる結線技術に関して、従来のバンプの形状は
大別して、下記の2種類となる。
第1は第3図(a)に示されるような、マツシュルーム
バンプである。
マツシュルームバンプは、そのバンプの巾W+aを小さ
くすることが困難で、バンプ間の距離をできるだけ小さ
くすることが要求される近年の高集積回路の結線技術上
の大きな問題となっている。
この問題を解決するために、第3図(b)に示されるよ
うな、ストレートバンプが考案されている。
ストレートバンプは、その電極の巾W−が、マツシュル
ームバンプの巾W−に比べて小さくすることが可能であ
るが9反面、製造プロセス上、バンプの上部とリードフ
レームの端子との間に第3図(b)に示すような空隙を
生じてしまい、リードフレームとのボンディング効率が
悪くなるという新たな問題を生じている。
即ち、ストレートバンプは、第4図(a)に示すように
、レジストに開けられたストレートホール内にCuめっ
きにより形成される。
この−際、 Cuめっきは下地のバリアメタルの表面形
状を反映した形で成長し始め、メツキが成長するにつれ
て+ Cuバンプの上部の窪みが顕著になってくる。
例えば、レジストにあけられたストレートホールの径が
小さく作られる場合、めっき成長を続けると第4図(b
)のようなバンプ形状となる。
銅めっきの部分が第4図(b)に示した形状に至るまで
のめっき部分の途中形状のtlからt、迄の時間経過を
示したものが第5図である。
このように、めっき部分の凹凸が成長とともに激しくな
っていくのは、凸状の部分にめっき電解液中での電界集
中が生じて、その部分のめっきレートが平坦部分に比べ
て大きくなるからである。
〔発明が解決しようとする課題〕
従って、ICチップをリードフレームに接続するときに
、バンプとリードフレームの接点の接着が不完全となり
、リード剥がれや、チップ脱落。
接触不良を起こしていた。このため9本発明は。
バンプとリードフレームの確実且つ強固な結線が達成さ
れることを目的として、提供されるものである。
〔課題を解決するための手段〕
第1図は本発明の原理説明図である。
図において、1は基板、2はバンプ、3は端子である。
本発明、は、前述しためっきの特徴的な性質であるとこ
ろの、めっき液の電界集中による突起部のめっきが厚く
なることを逆に利用する。
即ち、第1図に示すような、基板1上のストレートバン
プ2の上面中央が凹部となった形状のめっき部分を、I
Cチップをリードフレーム等の端子3に接続する時の台
座として利用する。
即ち、バンプ2の上面中央の凹部に対応して。
リードフレーム等の端子3の先端に半球状の接点を有し
たものを9本発明では使用する。
〔作用〕
本発明によれば、従来技術によるマツシュルームバンプ
の短所、即ちバンプの巾が大きくなってしまうことをス
トレートバンプの採用により改善するとともに、ストレ
ートバンプで生じたリードフレームとパン1間で生じた
空隙によりボンディングの信韻性が低下する問題も、第
1図に示したバンプ上面の凹部とリードフレーム等の端
子上に対応して設けられた半球状の接点との間の面接触
により解消できる。
又1本発明では、半球状の凸と凹の形状を有する部分の
間の接続であるため、広い面積に亙る面接触が可能とな
ると同時に、バンプとリードフレーム等の接点との間の
オートアライン効果も加わり、座りの良い接着が確実か
つ容易に行えるとい、う長所を有する。
〔実施例〕
第2図は本発明の一実施例である。
図において、4はSiO□膜、5はANバッド、6はP
SG膜、7はチタン(Ti)膜、8はレジスト、9はバ
ンプ、10はAuめっき、11はリードフレーム。
12は八Uめっき、13はSnめっき、14はAu−5
n共晶合金である。
第2図(a)に示すように、ICチップ上に被覆したS
iO□膜4の上にA2パッド5を形成したのち、 CV
O法で、 PSG膜6を1μの厚さに全面被覆し、 A
iパッド上面をバターニングして開口する。
次に、第2図(b)に示すように、バリアメタルとして
、 Tiを3.000人の厚さに、 PSG膜6及び^
2パッド5上全面に被覆する。
更に、25μの厚さにレジストを厚く被覆し、ストレー
トバンプ形成領域にストレートホールを開口する。
このストレートホール内に、第2図(C)に示すように
、めっき法により+ Cuを100μの径で25μの厚
さにめっきする。この場合、下地のPSG膜6及びTi
膜7の影響により、 Cuのバンプ9はバンプ中央部が
半球状の凹部となる。
続いて、第2図(d)に示すように、 Cuのバンプ9
の上面にAuめっき10を1μの厚さにめっきする。そ
してレジストをレジスト剥離液により除去する。
バンプに接続するリードフレームは、第2図(e)に示
すように、 Cu製のリードフレーム11の端子先端の
接続部に半球状のAuめっき12を形成し。
端子先端全面に錫(Sn)めっき13をしたものを使用
する。
ICチップはバンプ9をマスクとして、バンプ下地のT
i膜7を除いて、チップ上のTiを希塩酸でエツチング
除去する。
そして、バンプ9の凹部にリードフレーム11の接点を
軽く圧力を掛けて、加熱接着する。
第2図(f)に示すように、加熱接着された。
リードフレーム11とバンプ9は接点表面のSnと。
バンプ上面のAuがAu−5nの共晶合金となり、接着
する。
〔発明の効果〕
以上説明したように1本発明によれば、従来技術におけ
る問題点、即ち、マツシュルームバンプにおける。バン
プの横方向の寸法が大きく、バンプ間隔が小さくできな
いので、集積効率が上がらないことや、ストレートバン
プにおける下地のバリアメタルによる凹凸を反映したバ
ンプ表面の中央部に窪みが生じて、接続面の強度の確保
が困難な点が解消される。
また、リードフレーム等の端子接点とバンプの間に、相
互に半球状の広い面接触による自動整合性があるために
、ボンディングが容易に、速やかに且つ確実に行なえる
利点がある。
である。
図において。
1は基板。
3は端子。
5はA2パッド。
7はTi膜。
9はバンプ。
11はリードフレーム。
13はSnめっき。
14はAu−5n共晶合金 2はバンプ。
4は5i(h膜。
6はPSG膜。
8はレジスト。
10は八Uめっき。
12はAuめっき。
【図面の簡単な説明】
第1図は本発明の原理説明図である。 第2図は本発明の一実施例の工程順模式断面図である。 第3図はバンプとリードフレームの接続断面図。 第4図はパッドのめっき時の断面図。 第5図はバンドのめっき厚さの時間経過本発明−滑(里
澱、明図 第 区 木5 elllめ一欠お仔・神り招、頑損式町面図第2 図(j’)2) 、#全Bf4/)−ハ己伊1nL程傾損へ町面図茅 2
図(ぞのυ イ芝来例ηターVフレームとバンプ梓剰ヒ驕σ面図第

Claims (1)

  1. 【特許請求の範囲】 基板(1)上の電極接続部分に、上面に凹部を有するバ
    ンプ(2)を形成する工程と、 該バンプ(2)と電気的に接続すべき端子(3)の接続
    部分を、半球状の凹部に形成する工程と、 該バンプ(2)の凹部と該端子(3)の凸部を当接して
    接続する工程とを有することを特徴とする半導体装置の
    製造方法。
JP1095815A 1989-04-14 1989-04-14 半導体装置の製造方法 Pending JPH02273929A (ja)

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JP1095815A JPH02273929A (ja) 1989-04-14 1989-04-14 半導体装置の製造方法

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Publications (1)

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JPH02273929A true JPH02273929A (ja) 1990-11-08

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ID=14147919

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JP1095815A Pending JPH02273929A (ja) 1989-04-14 1989-04-14 半導体装置の製造方法

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JP (1) JPH02273929A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19743767B4 (de) * 1996-12-27 2009-06-18 LG Semicon Co., Ltd., Cheongju Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip

Cited By (1)

* Cited by examiner, † Cited by third party
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DE19743767B4 (de) * 1996-12-27 2009-06-18 LG Semicon Co., Ltd., Cheongju Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip

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