JPH02271533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271533A JPH02271533A JP1092467A JP9246789A JPH02271533A JP H02271533 A JPH02271533 A JP H02271533A JP 1092467 A JP1092467 A JP 1092467A JP 9246789 A JP9246789 A JP 9246789A JP H02271533 A JPH02271533 A JP H02271533A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は集積回路素子をリードフレームに接着するバン
プ技術に関し。
プ技術に関し。
集積回路素子のバンプ先端形状をを滑らかにして、より
完全な接着を行って、信鎖度を向上することを目的とし
。
完全な接着を行って、信鎖度を向上することを目的とし
。
バンプ形成部に、第一の金属からなるバンプを〔産業上
の利用分野〕 本発明はバンプ技術に関する。
の利用分野〕 本発明はバンプ技術に関する。
近年のＬＳＩの高集積化に伴って、ボンディング数が増
加している。これに対応する技術としてバンプ技術が注
目されている。
加している。これに対応する技術としてバンプ技術が注
目されている。
バンプ技術は多端子対応技術として、ウェハー・スケー
ル・インテグレーションに用いられる。
ル・インテグレーションに用いられる。
第３図は従来例の模式断面図である。
図において、１６は半導体基板、１７はバンプ、 １Ｂ
はリードフレーム、１９は絶縁膜、 ２０はアルミニウ
ム（Ａ２）パッド、２１は燐珪酸ガラス（ＰＳＧ）膜、
２２はバリアメタル、２３はレジスト２４は金（Ａｕ）
バンプである。
はリードフレーム、１９は絶縁膜、 ２０はアルミニウ
ム（Ａ２）パッド、２１は燐珪酸ガラス（ＰＳＧ）膜、
２２はバリアメタル、２３はレジスト２４は金（Ａｕ）
バンプである。
バンプはボンディングの部分を、メツキ、蒸着等の方法
で太き（隆起させ、チップ外部と電気的コンタクトを採
るためのものである。
で太き（隆起させ、チップ外部と電気的コンタクトを採
るためのものである。
第３図（ａ）に示すように、半導体基板１６上のバンプ
１７をリードフレーム１８に接続する時に、従来のバン
プは先端に下地形状の影響を受け、凹凸が生じて、リー
ドフレーム１８との間に空隙が生じる。
１７をリードフレーム１８に接続する時に、従来のバン
プは先端に下地形状の影響を受け、凹凸が生じて、リー
ドフレーム１８との間に空隙が生じる。
これが電気的コンタクト不良を生じる原因となっていた
。
。
このバンプ先端に凹凸の生ずる原因を、第３図（ｂ）に
バンプ１７の構造明細を示す従来例の模式断面図により
説明する。
バンプ１７の構造明細を示す従来例の模式断面図により
説明する。
半導体基板上の絶縁膜１９に下地電極としてへ２パッド
２０を形成し、 ＰＳＧ膜２１を被覆したあと、バンプ
形成部を開口する。この時に先ず、 ＰＳＧ膜の厚さ
に相当する段差が生ずる。
２０を形成し、 ＰＳＧ膜２１を被覆したあと、バンプ
形成部を開口する。この時に先ず、 ＰＳＧ膜の厚さ
に相当する段差が生ずる。
次にバリアメタル２２を半導体基板全面に形成するが、
バリアメタルは一般に厚さが薄いので、下地のＰＳＧ膜
２１の段差とおなし段差が生ずる。
バリアメタルは一般に厚さが薄いので、下地のＰＳＧ膜
２１の段差とおなし段差が生ずる。
このバリアメタル２２の層の上にめっきするバンプ２４
の厚さに相当する厚いレジスト２３を塗布する。
の厚さに相当する厚いレジスト２３を塗布する。
次に、レジスト２３のバンプ形成部分をフォトリソグラ
フィで開口し、この開口部にＡｕを厚くメツキし、 Ａ
ｕバンプ２４とする。
フィで開口し、この開口部にＡｕを厚くメツキし、 Ａ
ｕバンプ２４とする。
この時、めっきされるＡｕバンプ２４の表面形状は。
下地のバリアメタル２２の形状の影響を受け１周辺部が
高く、中央部が低くなる。更に、めっき液の電解質によ
り突起や高い部分に電界集中が起こるので、下地電極の
段差による高さや凹凸は、更に加速されて、めっき表面
はより凸凹となる。
高く、中央部が低くなる。更に、めっき液の電解質によ
り突起や高い部分に電界集中が起こるので、下地電極の
段差による高さや凹凸は、更に加速されて、めっき表面
はより凸凹となる。
このため、第３図（ｂ）に示すように、 Ａｕバンプ２
４の表面も下地のバリアメタル２２の段差より。
４の表面も下地のバリアメタル２２の段差より。
大き（、Ａｕバンプ２４の先端の中央が凹むこととなる
。
。
バンプ先端の凹凸が接着不良の原因となり、信頼性を損
なう大きな原因となっていた。
なう大きな原因となっていた。
このためにバンプの形状を大きくする等の対策が必要で
あったが８本発明ではこのバンプの先端を滑らかにする
ことを考案した。
あったが８本発明ではこのバンプの先端を滑らかにする
ことを考案した。
第１図は本発明の原理説明図である。
図において、１は基板、２は下地絶縁膜、３はパッド、
４は絶縁膜、５はバリアメタル、６はバンプ、７は金属
層である。
４は絶縁膜、５はバリアメタル、６はバンプ、７は金属
層である。
第１図で示すように、下地絶縁膜２で覆われた半導体の
基板１上に下地電極としてのパッド３を形成し、パッド
３の上に絶縁膜４を被覆し、電極接続部を開口する 次に、パッド３上にバリアメタル５を形成する。
基板１上に下地電極としてのパッド３を形成し、パッド
３の上に絶縁膜４を被覆し、電極接続部を開口する 次に、パッド３上にバリアメタル５を形成する。
更に、バリアメタル５の上面にバンプ６を形成する。こ
の時、バンプ６の表面は、下地段差の影響を受け１周辺
部が高く、中央部が低く、凹部の状態となる。
の時、バンプ６の表面は、下地段差の影響を受け１周辺
部が高く、中央部が低く、凹部の状態となる。
次に金属層７をバンプ６の上に形成する。
最後に、金属層７をその融点以上の温度で融解（メルト
）して９表面を滑らかにする。
）して９表面を滑らかにする。
本発明では、第一の金属からなるバンプの上に。
第一の金属より融点の低い第二の金属を載せ、この第二
の金属からなる金属層を溶かすことにより。
の金属からなる金属層を溶かすことにより。
従来凹凸が多く、リードフレームとの接合が不完全であ
ったバンプの形状を滑らかにすることができ、これによ
って、完全な接着が行える。
ったバンプの形状を滑らかにすることができ、これによ
って、完全な接着が行える。
第２図は本発明の一実施例の工程順模式断面図である。
図において、８はシリコン（Ｓｔ）基板６９は二酸化シ
リコン（Ｓｉｎｇ）膜、１０はＡ１パッド、１１はＰＳ
Ｇ膜、 １２はヂタン（Ｔｉ）、 １３はレジスト１４
はＡｕバンプ、１５は鉛−錫（Ｐｂ−５ｎ）はんだであ
る。
リコン（Ｓｉｎｇ）膜、１０はＡ１パッド、１１はＰＳ
Ｇ膜、 １２はヂタン（Ｔｉ）、 １３はレジスト１４
はＡｕバンプ、１５は鉛−錫（Ｐｂ−５ｎ）はんだであ
る。
第２図（ａ）に示すように、 ＳｉＯ□膜９を１μの厚
さに被覆したＳｔ基板８上にＡｊ２バッド１０を１μの
厚さに形成したのち、 ＣＶＤ法でＰＳＧ膜１１を１μ
の厚さに全面被覆し、Ａｆパッド１０上面をパタニング
して開口する。
さに被覆したＳｔ基板８上にＡｊ２バッド１０を１μの
厚さに形成したのち、 ＣＶＤ法でＰＳＧ膜１１を１μ
の厚さに全面被覆し、Ａｆパッド１０上面をパタニング
して開口する。
次に、第２図（ｂ）に示すように、バリアメタルとして
、 Ｔｉ１２を３，０００人の厚さにＳｉ基板８上全面
にスパッタで積層する。
、 Ｔｉ１２を３，０００人の厚さにＳｉ基板８上全面
にスパッタで積層する。
ポジ型のレジスト１３をオートスピナーで１５μの厚さ
に厚く塗布し、１５０°Ｃで１０分間のボストベーキン
グを行う。
に厚く塗布し、１５０°Ｃで１０分間のボストベーキン
グを行う。
フォトリソグラフィにより、バンプ形成領域をパタニン
グして開口する。
グして開口する。
めっきにより１５μの厚さにＡｕバンプ１４を形成する
。この時、 Ａｕバンプ１４の周辺が、下地Ｔｉ１２の
影響で、盛り上がる。
。この時、 Ａｕバンプ１４の周辺が、下地Ｔｉ１２の
影響で、盛り上がる。
基板全面にＡ ｕ −Ｓ ｎよりなるはんだ１５を５μ
の厚さに塗布する。第２図（Ｃ）に示すように、レジス
ト３をビールオフにより、 Ａｕバンプ１４をマスクと
してレジスト剥離液で剥離して除去する。
の厚さに塗布する。第２図（Ｃ）に示すように、レジス
ト３をビールオフにより、 Ａｕバンプ１４をマスクと
してレジスト剥離液で剥離して除去する。
次に、 Ａｕバンプ１４をマスクとして、 Ｔｉ１２を
希塩酸でエツチングする。
希塩酸でエツチングする。
最後に、第２図（ｄ）に示すように、 ５ｎ−Ｐｂのは
んだ１５が融ける５００°Ｃで５分間メルトする。この
メルトにより、はんだ１５が融けて滑らかになる。
んだ１５が融ける５００°Ｃで５分間メルトする。この
メルトにより、はんだ１５が融けて滑らかになる。
この場合、はんだ１５は融けても１表面張力によりＡｕ
バンプ１４からこぼれ落ちることはない。
バンプ１４からこぼれ落ちることはない。
〔発明の効果）
以上説明した様に２本発明によれば、従来技術によるバ
ンプ表面の凸凹に起因するり−ドフレーム ＋とバンプの部分的接着不良が解消することができ、バ
ンプ表面の形状が滑らかになり、リードフレームとコン
タクトが良好になる。
ンプ表面の凸凹に起因するり−ドフレーム ＋とバンプの部分的接着不良が解消することができ、バ
ンプ表面の形状が滑らかになり、リードフレームとコン
タクトが良好になる。
この結果、リッドフレームとバンプの接合が容易となり
、バンプの信頼性１歩留りが向上する。
、バンプの信頼性１歩留りが向上する。
目
第１図は本発明の原理説明図である。
第２図は本発明の一実施例の工程順模式断面図である。
第３図は従来例の模式断面図である。
図において。
■は基板、 ２は下地絶縁膜。
３はパッド、 ４は絶縁膜。
５はバリアメタル
７は金属層。
９はＳｉＯ□膜
１１はＰＳＧ膜。
１３はレジスト
１５ははんだ
６はバンプ。
８はＳｉ基板。
１０はＡｌバッド。
１２はＴｉ。
１４はＡｕバンプ。
不発明の原理説明図
第 １ 図
Claims (1)
- バンプ形成部に、第一の金属からなるバンプ（６）を形
成し、該バンプ（６）の上面に該バンプ（６）より低い
融点を持つ第二の金属からなる金属層（７）を被覆し、
該金属層（７）をメルトする工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092467A JPH02271533A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092467A JPH02271533A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271533A true JPH02271533A (ja) | 1990-11-06 |
Family
ID=14055148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092467A Pending JPH02271533A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271533A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134646A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、及び電気光学装置、並びに電子機器 |
| US6786385B1 (en) | 1997-09-08 | 2004-09-07 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| JP2016174134A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2019087644A (ja) * | 2017-11-07 | 2019-06-06 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-04-12 JP JP1092467A patent/JPH02271533A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6786385B1 (en) | 1997-09-08 | 2004-09-07 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| JP2004134646A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、及び電気光学装置、並びに電子機器 |
| JP2016174134A (ja) * | 2015-03-17 | 2016-09-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2019087644A (ja) * | 2017-11-07 | 2019-06-06 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| US11545452B2 (en) | 2017-11-07 | 2023-01-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device bonding area including fused solder film and manufacturing method |
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