JP2019087644A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2019087644A
JP2019087644A JP2017214885A JP2017214885A JP2019087644A JP 2019087644 A JP2019087644 A JP 2019087644A JP 2017214885 A JP2017214885 A JP 2017214885A JP 2017214885 A JP2017214885 A JP 2017214885A JP 2019087644 A JP2019087644 A JP 2019087644A
Authority
JP
Japan
Prior art keywords
solder
film
pedestal
opening
solder film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017214885A
Other languages
English (en)
Other versions
JP7005291B2 (ja
Inventor
正典 進藤
Masanori Shindo
正典 進藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2017214885A priority Critical patent/JP7005291B2/ja
Priority to US16/181,383 priority patent/US10910331B2/en
Priority to CN201811317194.2A priority patent/CN109755137A/zh
Publication of JP2019087644A publication Critical patent/JP2019087644A/ja
Priority to US17/137,657 priority patent/US11545452B2/en
Application granted granted Critical
Publication of JP7005291B2 publication Critical patent/JP7005291B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0331—Manufacturing methods by local deposition of the material of the bonding area in liquid form
    • H01L2224/0332—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03466—Conformal deposition, i.e. blanket deposition of a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03828—Applying flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/03849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/03902—Multiple masking steps
    • H01L2224/03903—Multiple masking steps using different masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H01L2224/11903—Multiple masking steps using different masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3656—Formation of Kirkendall voids

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】外部接続端子内におけるボイドの発生を抑制する。【解決手段】電極を有する半導体基板を用意する。電極に接続された配線を形成する。配線を部分的に露出させる第１の開口部を有する第１の絶縁膜を形成する。配線の、第１の開口部から露出した部分に接続され、第１の開口部に対応する凹部を有する導電体からなる台座部を形成する。台座部の表面に半田膜を形成する。第１の熱処理により半田膜を構成する半田を溶融させ、溶融した半田によって凹部を埋める。【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ）は、ウエハプロセスで再配線の形成、外部接続端子の形成、樹脂封止及びダイシングまでを行う半導体装置のパッケージング技術である。外部接続端子として半田ボールが用いられる場合が多い。
例えば特許文献１には、マザーチップのメタルポスト上に半田膜を形成する第１工程と、第１工程の後に、マザーチップ上に半田ペーストを印刷し、リフローすることで、半田ボールを形成する第２工程と、を含む半導体装置の製造方法が記載されている。
特開２００７−１６５６７１号公報
ＷＬ−ＣＳＰにおいては、再配線の表面を覆う絶縁膜に開口部を設けることで再配線を部分的に露出させ、再配線の露出部分に、バリアメタルとして機能する台座部を介して外部接続端子としての半田ボールが設けられる。台座部は、絶縁膜の開口部に対応する部位に凹部を有して形成される。外部接続端子としての半田ボールは、台座部を覆うように半田ペーストを印刷した後、熱処理（リフロー処理）を行うことで形成されるが、台座部が凹部を有している場合、凹部内の空気が、熱処理（リフロー処理）後においても半田ボール内に残留し、半田ボール内にボイドが形成されるおそれがある。外部接続端子内にボイドが形成されると、当該半導体装置と、外部接続端子に接合される接合対象物（例えばプリント基板）との接合強度が低下し、また、接合部における電気抵抗が高くなり損失が増大する。更に、長期間の使用により接合不良を生じるおそれがある。ＷＬ−ＣＳＰの更なる小型化の要請に応じるべく、外部接続端子のサイズの縮小化を進めた場合には、凹部の幅ｗと凹部の深さｄとの比（ｄ/ｗ）が大きくなり、凹部内の空気を除去することが更に困難となる。
フィリングめっきにより、台座部の凹部を埋めるメタルポストを形成する対応も考えられる。しかしながら、この場合、フィリングめっきを行うための専用の装置が必要となる。また、フィリングめっきに用いられるめっき液は、組成による特性変動が大きく、安定しためっき処理を行うために、めっき液の組成の管理工数が必要となる。これらの理由により、フィリングめっきを用いる場合、半導体装置の製造コストが上昇する。
本発明は、上記の点に鑑みてなされたものであり、外部接続端子内におけるボイドの発生を抑制することを目的とする。
本発明に係る半導体装置の製造方法は、電極を有する半導体基板を用意する工程と、前記電極に接続された配線を形成する工程と、前記配線を部分的に露出させる第１の開口部を有する第１の絶縁膜を形成する工程と、前記配線の、前記第１の開口部から露出した部分に接続され、前記第１の開口部に対応する凹部を有する導電体からなる台座部を形成する工程と、前記台座部の表面に半田膜を形成する工程と、第１の熱処理により前記半田膜を構成する半田を溶融させ、溶融した半田によって前記凹部を埋める工程と、を含む。
本発明に係る半導体装置は、電極を有する半導体基板と、前記電極に接続された配線と、前記配線を部分的に露出させる第１の開口部を有する第１の絶縁膜と、前記配線の、前記第１の開口部から露出した部分に接続され、前記第１の開口部に対応する凹部を有する導電体からなる台座部と、前記台座部の表面に設けられ、前記凹部を埋める半田膜と、を含む。
本発明によれば、外部接続端子内におけるボイドの発生が抑制される。
本発明の実施形態に係る半導体装置の構成の一例を示す断面図である。 本発明の実施形態に係る半導体装置の構成の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
図１は、本発明の実施形態に係る半導体装置１０の構成の一例を示す断面図である。半導体装置１０は、パッケージの形態が、ＷＬ−ＣＳＰの形態を有する。すなわち、半導体装置１０は、パッケージの平面サイズが、半導体基板１１の平面サイズと略同じである。半導体装置１０は、半導体基板１１上に設けられた下層絶縁膜１５と、下層絶縁膜１５の表面に設けられた再配線２２と、下層絶縁膜１５及び再配線２２を覆う上層絶縁膜３０と、再配線２２に接続された台座部４２と、台座部４２の表面を覆う半田膜５０と、を備えている。
半導体基板１１の表面には、トランジスタ、抵抗素子及びキャパシタ等の半導体素子（図示せず）が形成されている。半導体基板１１の表面は、ＳｉＯ２等の絶縁体からなる層間絶縁膜１２で覆われている。層間絶縁膜１２の表面には、半導体素子に接続されたチップ電極１３、及びチップ電極１３の表面を部分的に露出させる開口部を有するパッシベーション膜（保護膜）１４が設けられている。
パッシベーション膜１４の表面は、ポリイミド及びＰＢＯ（ポリベンゾオキサゾール）等の感光性有機系絶縁部材によって構成される、厚さ５〜１０μｍ程度の下層絶縁膜１５で覆われている。下層絶縁膜１５には、チップ電極１３の表面を部分的に露出させる開口部１５Ａが設けられている。
下層絶縁膜１５の表面には、ＵＢＭ膜２１を介して再配線２２が設けられている。ＵＢＭ膜２１は、下層絶縁膜１５と再配線２２との密着性を高めるためＴｉ膜を含む密着層を含んで構成されている。再配線２２は、例えばＣｕを含んで構成されている。再配線２２は、下層絶縁膜１５の開口部１５Ａにおいてチップ電極１３に接続されている。
下層絶縁膜１５及び再配線２２は、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材によって構成される、厚さ５〜１０μｍ程度の上層絶縁膜３０で覆われている。上層絶縁膜３０には、台座部４２の形成位置に再配線２２を部分的に露出させる開口部３０Ａが設けられている。
台座部４２は、再配線２２の、開口部３０Ａから露出した部分に、ＵＢＭ膜４１を介して接続されている。台座部４２は、厚さ５μｍ程度のＮｉ膜によって構成されている。台座部４２は、再配線２２を構成するＣｕの、外部接続端子６０（図２参照）への拡散を抑制するバリアメタルとして機能する。台座部４２は、再配線２２の表面を覆う部分の表面高さ位置と、上層絶縁膜３０の表面を覆う部分の表面高さ位置とが互いに異なっている。すなわち、台座部４２は、上層絶縁膜３０の開口部３０Ａに対応する凹部４２Ａを有する。
半田膜５０は、Ｓｎ−Ａｇを含む半田によって構成されており、台座部４２の表面を覆っている。台座部４２の凹部４２Ａは、半田膜５０によって埋められており、半田膜５０の凹部４２Ａに対応する表面は平坦面となっている。すなわち、上層絶縁膜３０の開口部３０Ａに伴って台座部４２の表面に形成された凹凸は、半田膜５０によって平坦化されている。なお、半田膜５０の表面は、平坦に限らず、凸状の曲面であってもよい。
半田膜５０と台座部４２との界面には、半田膜５０に含まれるＳｎと、台座部４２に含まれるＮｉとを含む、厚さ１μｍ程度の合金層（Ｎｉ−Ｓｎ合金層）５１が形成されている。合金層５１は、熱処理（リフロー）によって半田膜５０を溶融させることで形成される。合金層５１は、台座部４２の全域に亘り半田膜５０で覆われていることが好ましい。換言すれば、合金層５１が半田膜５０の表面に表出していないことが好ましい。Ｎｉ−Ｓｎ合金を含んで構成される合金層５１は、それ自体、半田濡れ性が低い。従って、合金層５１が半田膜５０の表面に表出すると、半田膜５０を介して台座部４２と外部接続端子６０とを接合する際に、外部接続端子６０を構成する半田の濡れ性が低下し、台座部４２と外部接続端子６０との接合強度が低下する。例えば、半田膜５０の成膜時における膜厚が薄い場合には、熱処理（リフロー）後において、合金層５１が半田膜５０の表面に表出するおそれがある。従って、半田膜５０の成膜時における膜厚を、合金層５１が半田膜５０の表面に表出しない十分な膜厚とすることが好ましい。
ここで、半田膜５０の成膜時における体積をＶ、台座部４２の凹部４２Ａの体積をＡ、合金層５１の厚さをｔ、台座部４２の半田膜５０との接触面における面積をＳとしたとき、下記の（１）式を満たすことで、半田膜５０によって台座部４２の凹部４２Ａを埋めることができ、更に、合金層５１が半田膜５０の表面に表出することを抑制できる。
Ｖ＞Ａ＋（ｔ×Ｓ） ・・・（１）
半導体装置１０は、図２に示すように、台座部４２に接続された外部接続端子６０を更に含み得る。外部接続端子６０は、Ｓｎ−Ａｇを含む半田によって構成されており、半田ボールの形態を有している。外部接続端子６０は、半田膜５０の側面及び台座部４２との接触面とは反対側の面、並びに台座部４２の側面を覆っている。すなわち、台座部４２及び半田膜５０は、外部接続端子６０の内部に埋設されている。なお、図２においては、外部接続端子６０と半田膜５０とが別々に示されているが、外部接続端子６０を構成する半田及び半田膜５０を構成する半田は、互いに融合しており、外部接続端子６０と半田膜５０は、一体となっている。
以下に半導体装置１０の製造方法を、図３Ａ〜図３Ｐを参照しつつ説明する。はじめに、ウエハプロセスが完了した半導体基板１１を用意する（図３Ａ）。ウエハプロセスは、半導体基板１１上にトランジスタ等の半導体素子（図示せず）を形成する工程、半導体基板１１の表面にＳｉＯ２等の絶縁体からなる層間絶縁膜１２を形成する工程、層間絶縁膜１２の表面に、半導体素子に接続されたチップ電極１３を形成する工程、及び層間絶縁膜１２の表面にチップ電極１３を部分的に露出させる開口部を有するパッシベーション膜１４を形成する工程を含む。
次に、例えば、スピンコート法を用いて、ウエハプロセスが完了した半導体基板１１の表面に、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材を、５μｍ程度の膜厚で塗布することで、パッシベーション膜１４及びチップ電極１３の表面を覆う下層絶縁膜１５を形成する。続いて、下層絶縁膜１５に露光及び現像処理を施すことにより、チップ電極１３の表面を部分的に露出させる開口部１５Ａを下層絶縁膜１５に形成する。その後、熱処理によって下層絶縁膜１５を硬化させる。熱硬化により下層絶縁膜１５は収縮し、開口部１５Ａの側面は、順テーパ形状となる（図３Ｂ）。
次に、下層絶縁膜１５の表面、及び下層絶縁膜１５の開口部１５Ａにおいて露出しているチップ電極１３の表面を覆うＵＢＭ膜２１を形成する（図３Ｃ）。ＵＢＭ膜２１は、密着層及びシード層の積層膜により構成される。密着層は、下層絶縁膜１５と再配線２２との密着性を高める役割を担い、例えば厚さ１５０ｎｍ程度のＴｉ膜によって構成される。シード層は、再配線２２を電解めっき法によって形成する際の通電層としての役割を担い、例えば厚さ３００ｎｍ程度のＣｕ膜によって構成される。密着層及びシード層は、それぞれ、例えばスパッタ法によって形成される。
次に、再配線２２の形成予定位置に開口部１００Ａを備えたレジストマスク１００をＵＢＭ膜２１上に形成する（図３Ｄ）。レジストマスク１００は、スピンコート法を用いて感光性有機系絶縁部材からなるレジスト材をＵＢＭ膜２１上に塗布した後、このレジスト材を露光及び現像処理によってパターニングすることで形成される。
次に、電解めっき法を用いて、レジストマスク１００の開口部１００Ａにおいて露出しているＵＢＭ膜２１上に厚さ５μｍ程度のＣｕ膜によって構成される再配線２２を形成する（図３Ｅ）。電解めっきでは、めっき液に半導体基板１１の表面を浸漬した状態で、半導体基板１１の外周に設けられためっき電極（図示せず）を介してＵＢＭ膜２１を構成するシード層に電流を流す。これにより、ＵＢＭ膜の露出部分にＣｕが析出し、ＵＢＭ膜上に再配線２２を構成するＣｕ膜が形成される。ＵＢＭ膜２１を構成するシード層は、再配線２２を構成するＣｕに取り込まれる。
次に、アッシングプロセスまたは有機溶剤などを用いてレジストマスク１００を除去する。続いて、再配線２２をマスクとして用いたウェットエッチング処理によりＵＢＭ膜２１を構成するシード層（Ｃｕ）及び密着層（Ｎｉ）を順次除去する（図３Ｆ）。
次に、例えば、スピンコート法を用いて、ポリイミド及びＰＢＯ等の感光性有機系絶縁部材を、１０μｍ程度の膜厚で塗布することで、再配線２２及び下層絶縁膜１５を覆う上層絶縁膜３０を形成する。続いて、上層絶縁膜３０に露光及び現像処理を施すことにより、台座部４２の形成予定位置に、再配線２２を部分的に露出させる開口部３０Ａを上層絶縁膜３０に形成する。その後、熱処理によって上層絶縁膜３０を硬化させる。熱硬化により上層絶縁膜３０は収縮し、開口部３０Ａの側面は、順テーパ形状となる（図３Ｇ）。
次に、上層絶縁膜３０の表面、及び再配線２０の、上層絶縁膜３０の開口部３０Ａから露出している部分の表面を覆うＵＢＭ膜４１を形成する（図３Ｈ）。ＵＢＭ膜４１は、密着層及びシード層の積層膜により構成される。密着層は、上層絶縁膜３０と台座部４２との密着性を高める役割を担い、例えば厚さ１５０ｎｍ程度のＴｉ膜によって構成される。シード層は、台座部４２及び半田膜５０を電解めっき法によって形成する際の通電層としての役割を担い、例えば厚さ５００ｎｍ程度のＣｕ膜によって構成される。密着層及びシード層は、それぞれ、例えばスパッタ法によって形成される。
次に、台座部４２の形成予定位置に開口部１０１Ａを備えた、厚さ２０μｍ程度のレジストマスク１０１をＵＢＭ膜４１上に形成する。レジストマスク１０１の開口部１０１Ａは、上層絶縁膜３０の開口部３０Ａを内包している（図３Ｉ）。レジストマスク１０１は、スピンコート法を用いて感光性有機系絶縁部材からなるレジスト材をＵＢＭ膜４１上に塗布した後、このレジスト材を露光及び現像処理によってパターニングすることで形成される。
次に、電解めっき法を用いて、レジストマスク１０１の開口部１０１Ａにおいて露出しているＵＢＭ膜４１上に、厚さ５μｍ程度のＮｉ膜によって構成される台座部４２を形成する（図３Ｊ）。台座部４２は、再配線２２の表面を覆う部分の表面高さ位置と、上層絶縁膜３０の表面を覆う部分の表面高さ位置とが互いに異なっている。すなわち、台座部４２は、上層絶縁膜３０の開口部３０Ａに対応する凹部４２Ａを有して形成される。台座部４２は、再配線２２を構成するＣｕの、外部接続端子６０（図２参照）への拡散を抑制するバリアメタルとして機能する。
次に、電解めっき法を用いて、レジストマスク１０１の開口部１０１Ａにおいて露出している台座部４２上に、厚さ５μｍ程度のＳｎ−Ａｇを含んで構成される半田膜５０を形成する（図３Ｋ）。これにより、レジストマスク１０１の開口部１０１Ａ内に台座部４２と半田膜５０を含む積層膜が形成される。半田膜５０は、台座部４２の形成に用いられるレジストマスク１０１と共通のレジストマスク１０１を用いて形成される。半田膜５０は、台座部４２の表面に沿って形成され、台座部４２の凹部４２Ａに対応する凹部を有して形成される。ここで、半田膜５０の成膜時における体積Ｖが、上記の（１）式を満たすことが好ましい。
一方、半田膜５０の表面の高さ位置は、レジストマスク１０１の表面の高さ位置よりも低いことが好ましい。めっき処理によって形成される半田膜５０は、処理時間の経過に伴って等方的に成長する。外部接続端子６０（図２参照）が高密度に形成されるＷＬ−ＣＳＰでは、半田膜５０の表面の高さ位置が、レジストマスク１０１の表面の高さ位置を超えた場合には、半田膜５０はレジストマスク１０１上で横方向に広がり、隣接する外部接続端子６０との間でショートを引き起こすおそれがある。半田膜５０の表面の高さ位置を、レジストマスク１０１の表面の高さ位置よりも低くすることで、隣接する外部接続端子６０との間でのショートを防止することができる。例えば、レジストマスク１０１の厚さが２０μｍ、台座部４２の厚さが５μｍである場合、半田膜５０の厚さは１５μｍ以下であることが好ましい。
次に、アッシングプロセスまたは有機溶剤などを用いてレジストマスク１０１を除去する。続いて、半田膜５０及び台座部４２をマスクとして用いたウェットエッチング処理によりＵＢＭ膜４１を構成するシード層（Ｃｕ）及び密着層（Ｎｉ）を順次除去する（図３Ｌ）。
次に、上層絶縁膜３０と半田膜５０上にフラックスを塗布した後、熱処理（リフロー）を実施することによって、半田膜５０を構成する半田を溶融させる。溶融した半田は、台座部４２の凹部４２Ａ内に流れ込む。また、半田膜５０に含まれるＳｎ−Ａｇと、台座部４２を構成するＮｉとが反応し、半田膜５０と台座部４２との界面に、Ｎｉ−Ｓｎ合金を含む合金層５１が形成される。半田膜５０の成膜時における体積Ｖが、上記の（１）式を満たすことで、台座部４２の凹部４２Ａは、半田膜５０によって完全に埋められる。また、合金層５１は、台座部４２の全域に亘り、半田膜５０で覆われる。すなわち、半田膜５０は、合金層５１が半田膜５０の表面に表出しない厚さで形成される。また、本実施形態において、半田膜５０は、表面が平坦となる厚さで形成される（図３Ｍ）。なお、半田膜５０の表面は、平坦に限らず、凸状の曲面であってもよい。本工程における熱処理（リフロー）は、本発明における第１の熱処理の一例である。
次に、台座部４２及び半田膜５０を内包する開口部１０２Ａを備えた印刷用マスク１０２を用いた印刷法により、Ｓｎ−Ａｇを含む半田ペースト６０ａを形成する。半田ペースト６０ａは、印刷用マスク１０２の開口部１０２Ａ内に充填され、半田膜５０及び台座部４２は、半田ペースト６０ａの内部に埋設される。すなわち、半田膜５０の、台座部４２との接触面とは反対側の面及び側面、並びに台座部４２の側面は、半田ペースト６０ａで覆われる。台座部４２の凹部４２Ａは、半田膜５０によって埋められているので、凹部４２Ａ内の空気が半田ペースト６０ａ内に残留することを抑制できる（図３Ｎ）。
次に、印刷用マスク１０２を除去する（図３Ｏ）。その後、２回目の熱処理（リフロー）を実施することによって、半田ペースト６０ａを溶融させる。これにより、半田ペースト６０ａの形状は、ボール状となり、半田ボールの形態を有する外部接続端子６０が形成される（図３Ｐ）。２回目の熱処理により、半田膜５０を構成する半田も溶融し、外部接続端子６０と融合する。上記のように、台座部４２の凹部４２Ａが半田膜５０によって埋められ、これによって、凹部４２Ａ内の空気が半田ペースト６０ａ内に残留することが抑制されるので、外部接続端子６０の内部におけるボイドの発生を抑制することができる。なお、外部接続端子６０の形成前に上層絶縁膜３０の表面に保護テープを貼り付け、半導体基板１１の裏面から半導体基板１１を研削して半導体基板１１の薄膜化を行ってもよい。本工程における熱処理（リフロー）は、本発明における第２の熱処理の一例である。
上記工程の後、半導体基板１１を複数の半導体デバイスに分割することで、ＷＬ−ＣＳＰ型の半導体装置１０が完成する。
本実施形態に係る半導体装置１０及びその製造方法によれば、台座部４２と外部接続端子６０との間に設けられた半田膜５０によって、台座部４２の凹部４２Ａが埋められる。これにより、凹部４２Ａ内の空気が半田ペースト６０ａ内に残留することが抑制され、外部接続端子６０の内部におけるボイドの発生を抑制することができる。これにより、外部接続端子６０に接合される接合対象物（例えばプリント基板）と、半導体装置１０との接合において、十分な強度が確保され、また、接合部における電気抵抗を低く抑えることができる。更に、長期間の使用により接合不良を生じるリスクを低減できる。また、ＷＬ−ＣＳＰの更なる小型化の要請に応じるべく、外部接続端子の縮小化及び高密度化にも対応することが可能となる。
また、本実施形態に係る半導体装置１０及びその製造方法によれば、半田膜５０は、成膜時における体積Ｖが上記の（１）式を満たすように形成される。これにより、合金層５１が、台座部４２の全域に亘り半田膜５０で覆われるので、外部接続端子６０を構成する半田の濡れ性の低下を抑制することができ、台座部４２と外部接続端子６０との接合強度を確保することできる。
上層絶縁膜３０は、本発明における第１の絶縁膜の一例である。開口部３０Ａは、本発明における第１の開口部の一例である。レジストマスク１０１は、本発明における第１のマスクの一例である。印刷用マスク１０２は、本発明における第２のマスクの一例である。下層絶縁膜１５は、本発明における第２の絶縁膜の一例である。開口部１５Ａは、本発明における第２の開口部の一例である。
１０ 半導体装置
１１ 半導体基板
１２ 層間絶縁膜
１３ チップ電極
１５ 下層絶縁膜
１５Ａ 開口部
２２ 再配線
３０ 上層絶縁膜
３０Ａ 開口部
４２ 台座部
４２Ａ 凹部
５０ 半田膜
５１ 合金層
６０ 外部接続端子
６０ａ 半田ペースト

Claims (16)

  1. 電極を有する半導体基板を用意する工程と、
    前記電極に接続された配線を形成する工程と、
    前記配線を部分的に露出させる第１の開口部を有する第１の絶縁膜を形成する工程と、
    前記配線の、前記第１の開口部から露出した部分に接続され、前記第１の開口部に対応する凹部を有する導電体からなる台座部を形成する工程と、
    前記台座部の表面に半田膜を形成する工程と、
    第１の熱処理により前記半田膜を構成する半田を溶融させ、溶融した半田によって前記凹部を埋める工程と、
    を含む半導体装置の製造方法。
  2. 前記第１の熱処理後に、前記半田膜の表面を覆う半田ペーストを形成する工程と、
    第２の熱処理により、前記半田ペースト及び前記半田膜を構成する半田を溶融させ、前記台座部に接続された外部接続端子を形成する工程と、
    を更に含む請求項１に記載の製造方法。
  3. 前記半田膜は、めっき処理により形成され、
    前記半田ペーストは、印刷により形成され、
    前記半田膜及び前記台座部は、前記半田ペーストの内部に埋設される
    請求項２に記載の製造方法。
  4. 前記半田膜は、前記第１の開口部を内包する開口部を備えた第１のマスクを用いて、前記半田膜の表面の高さ位置が、前記第１のマスクの表面の高さ位置を超えない厚さで形成される
    請求項３に記載の製造方法。
  5. 前記半田ペーストは、前記台座部及び前記半田膜を内包する第２のマスクを用いた印刷により形成される
    請求項３または請求項４に記載の製造方法。
  6. 前記第１の熱処理において、前記半田膜と前記台座部との界面に、前記台座部の材料と前記半田膜の材料とを含む合金層が形成される
    請求項１から請求項５のいずれか１項に記載の製造方法。
  7. 前記半田膜の成膜時における体積をＶ、前記凹部の体積をＡ、前記合金層の厚さをｔ、前記台座部の前記半田膜との接触面における面積をＳとしたとき、
    Ｖ＞Ａ＋（ｔ×Ｓ）を満たす
    請求項６に記載の製造方法。
  8. 前記合金層は、前記台座部の全域に亘り、前記半田膜で覆われる
    請求項６または請求項７に記載の製造方法。
  9. 前記第１の熱処理後において、前記半田膜の表面が平坦である
    請求項１から請求項８のいずれか１項に記載の製造方法。
  10. 前記電極を部分的に露出させる第２の開口部を有する第２の絶縁膜を形成する工程を更に含み、
    前記配線は、前記第２の絶縁膜の表面に形成され、前記電極の、前記第２の開口部から露出した部分に接続される
    請求項１から請求項９のいずれか１項に記載の製造方法。
  11. 電極を有する半導体基板と、
    前記電極に接続された配線と、
    前記配線を部分的に露出させる第１の開口部を有する第１の絶縁膜と、
    前記配線の、前記第１の開口部から露出した部分に接続され、前記第１の開口部に対応する凹部を有する導電体からなる台座部と、
    前記台座部の表面に設けられ、前記凹部を埋める半田膜と、
    を含む半導体装置。
  12. 前記半田膜と前記台座部との界面に、前記台座部の材料と前記半田膜の材料とを含む合金層を有する
    請求項１１に記載の半導体装置。
  13. 前記半田膜の成膜時における体積をＶ、前記凹部の体積をＡ、前記合金層の厚さをｔ、前記台座部の前記半田膜との接触面における面積をＳとしたとき、
    Ｖ＞Ａ＋（ｔ×Ｓ）を満たす
    請求項１２に記載の半導体装置。
  14. 前記合金層は、前記台座部の全域に亘り、前記半田膜で覆われている
    請求項１２または請求項１３に記載の半導体装置。
  15. 前記半田膜の表面は平坦である
    請求項１１から請求項１４のいずれか１項に記載の半導体装置。
  16. 前記台座部を内部に埋設した外部接続端子を更に含む
    請求項１１から請求項１５のいずれか１項に記載の半導体装置。
JP2017214885A 2017-11-07 2017-11-07 半導体装置及び半導体装置の製造方法 Active JP7005291B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017214885A JP7005291B2 (ja) 2017-11-07 2017-11-07 半導体装置及び半導体装置の製造方法
US16/181,383 US10910331B2 (en) 2017-11-07 2018-11-06 Semiconductor device bonding area including fused solder film and manufacturing method
CN201811317194.2A CN109755137A (zh) 2017-11-07 2018-11-07 半导体装置以及半导体装置的制造方法
US17/137,657 US11545452B2 (en) 2017-11-07 2020-12-30 Semiconductor device bonding area including fused solder film and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017214885A JP7005291B2 (ja) 2017-11-07 2017-11-07 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019087644A true JP2019087644A (ja) 2019-06-06
JP7005291B2 JP7005291B2 (ja) 2022-01-21

Family

ID=66327509

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017214885A Active JP7005291B2 (ja) 2017-11-07 2017-11-07 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (2) US10910331B2 (ja)
JP (1) JP7005291B2 (ja)
CN (1) CN109755137A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233024B2 (en) 2019-12-23 2022-01-25 Micron Technology, Inc. Methods for forming substrate terminal pads, related terminal pads and substrates and assemblies incorporating such terminal pads
US11450567B2 (en) 2020-05-27 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package component with stepped passivation layer
CN113363158B (zh) * 2020-05-27 2024-05-24 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271533A (ja) * 1989-04-12 1990-11-06 Fujitsu Ltd 半導体装置の製造方法
JP2006313929A (ja) * 2006-07-14 2006-11-16 Kyocera Corp フリップチップ型ｉｃの製造方法、および、フリップチップ型ｉｃ実装回路基板の製造方法
JP2010283035A (ja) * 2009-06-02 2010-12-16 Toshiba Corp 電子部品とその製造方法
JP2017152646A (ja) * 2016-02-26 2017-08-31 富士通株式会社 電子部品、電子装置及び電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
CN1805661A (zh) * 2005-01-13 2006-07-19 华通电脑股份有限公司 于电路板上形成增高型焊接凸块的方法
JP4742844B2 (ja) 2005-12-15 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP2099065A4 (en) * 2006-12-25 2011-02-23 Rohm Co Ltd SEMICONDUCTOR COMPONENT
US8581420B2 (en) * 2010-10-18 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump metallization (UBM) structure and method of forming the same
JP2012204788A (ja) * 2011-03-28 2012-10-22 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271533A (ja) * 1989-04-12 1990-11-06 Fujitsu Ltd 半導体装置の製造方法
JP2006313929A (ja) * 2006-07-14 2006-11-16 Kyocera Corp フリップチップ型ｉｃの製造方法、および、フリップチップ型ｉｃ実装回路基板の製造方法
JP2010283035A (ja) * 2009-06-02 2010-12-16 Toshiba Corp 電子部品とその製造方法
JP2017152646A (ja) * 2016-02-26 2017-08-31 富士通株式会社 電子部品、電子装置及び電子機器

Also Published As

Publication number Publication date
US11545452B2 (en) 2023-01-03
JP7005291B2 (ja) 2022-01-21
US10910331B2 (en) 2021-02-02
US20210118831A1 (en) 2021-04-22
US20190139918A1 (en) 2019-05-09
CN109755137A (zh) 2019-05-14

Similar Documents

Publication Publication Date Title
TWI582937B (zh) 封裝結構
US8212151B2 (en) Wiring substrate and semiconductor package
JP5664392B2 (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
JP6572673B2 (ja) 電子装置及び電子装置の製造方法
JP6458801B2 (ja) 半導体装置およびその製造方法
US11545452B2 (en) Semiconductor device bonding area including fused solder film and manufacturing method
JP7048153B2 (ja) 半導体装置及び半導体装置の製造方法
US11133234B2 (en) Semiconductor device and semiconductor device manufacturing method
KR101926713B1 (ko) 반도체 패키지 및 그 제조방법
JP6319013B2 (ja) 電子装置及び電子装置の製造方法
JP2002217226A (ja) はんだバンプ形成方法
CN111063668A (zh) 布线结构、半导体装置结构及其制造方法
US20120126397A1 (en) Semiconductor substrate and method thereof
KR101758999B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2007258629A (ja) チップサイズパッケージの製造方法
JP6152434B2 (ja) 半導体装置
JP7382170B2 (ja) 半導体装置
JP5873146B2 (ja) 半導体装置
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP7271754B2 (ja) 半導体装置
JP7582775B2 (ja) 半導体装置
JP2011040610A (ja) 半導体装置及びその製造方法
JPH1174298A (ja) はんだバンプの形成方法
JP2010135554A (ja) 半導体装置の製造方法
JP2021034573A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200908

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220105

R150 Certificate of patent or registration of utility model

Ref document number: 7005291

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150