JP6572673B2 - 電子装置及び電子装置の製造方法 - Google Patents

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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05699—Material of the matrix
    • H01L2224/057—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05738—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/05838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05839—Silver [Ag] as principal constituent
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/058—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05844—Gold [Au] as principal constituent
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    • H01L2224/05599—Material
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    • H01L2224/05798—Fillers
    • H01L2224/05799—Base material
    • H01L2224/058—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05838—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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Description

本発明は、電子装置及び電子装置の製造方法に関する。
半導体装置に関し、導体上に、その一部に通じる開口部を有する絶縁体（保護膜）を設ける技術、その導体の、絶縁体の開口部から露出する部位に、ワイヤやバンプを接続する技術が知られている。
このような導体に、ワイヤボンディングの衝撃で発生する応力を吸収する、空孔を備えた多孔質金属膜を用いる技術が提案されている。また、導体に、パッド電極と、バンプ電極材料のバリア膜との積層構造を用いる技術、更に、絶縁体の開口部から露出するバリア膜上に、ニッケル（Ｎｉ）等の導電性微粒子膜を設ける技術が提案されている。
特開２０１２−２１６７７２号公報 特開２０１０−１０９３８０号公報
導体上に、その一部に通じる開口部を有する絶縁体を設ける構造では、導体と絶縁体との間の密着性が低いと、絶縁体が導体から剥離してしまうことが起こり得る。このような導体からの絶縁体の剥離が生じると、絶縁体による保護効果の低下、絶縁体下の導体を用いる電気接続の不良等を招く恐れがある。
導体からの絶縁体の剥離は、半導体装置に限らず、導体と絶縁体について同様の構造を採用する半導体素子や回路基板等、各種電子装置で同様に起こり得る。
本発明の一観点によれば、第１絶縁部を有する第１基板と、前記第１絶縁部の上方に設けられた多孔質の第１導体と、前記第１導体の第１部位の表面及び細孔内に設けられ、前記第１導体の第２部位に通じる開口部を有する絶縁体とを含む電子装置が提供される。
また、本発明の一観点によれば、上記のような電子装置の製造方法が提供される。
開示の技術によれば、導体とそれに通じる開口部を有する絶縁体との密着性に優れる電子装置を実現することが可能になる。
第１の例に係る電子装置の説明図（その１）である。 第１の例に係る電子装置の説明図（その２）である。 第２の例に係る電子装置の説明図である。 第３の例に係る電子装置の説明図（その１）である。 第３の例に係る電子装置の説明図（その２）である。 第１の実施の形態に係る電子装置の一例を示す図である。 第１の実施の形態に係る電子装置の形成方法の説明図（その１）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その２）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その３）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その４）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その５）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その６）である。 第１の実施の形態に係る電子装置の形成方法の説明図（その７）である。 第２の実施の形態に係る電子装置の一例を示す図である。 第２の実施の形態に係る電子装置の形成方法の説明図（その１）である。 第２の実施の形態に係る電子装置の形成方法の説明図（その２）である。 第２の実施の形態に係る電子装置の形成方法の別例を示す図である。 第３の実施の形態に係る電子装置の一例を示す図である。 第４の実施の形態に係る電子装置の一例を示す図である。 第５の実施の形態に係る電子装置の一例を示す図である。 第６の実施の形態に係る電子装置の一例を示す図である。 第７の実施の形態に係る電子装置の一例を示す図である。 第８の実施の形態に係る電子装置の一例を示す図である。 第９の実施の形態に係る電子装置の一例を示す図である。 半導体チップの構成例を示す図である。 半導体パッケージの構成例を示す図である。 半導体パッケージの別の構成例を示す図である。 回路基板の構成例を示す図である。
はじめに、半導体装置や回路基板といった電子装置の構成例（第１〜第３の例）について述べる。
図１及び図２は第１の例に係る電子装置の説明図である。図１及び図２には、第１の例に係る電子装置の形成方法の、各工程の要部断面を、模式的に図示している。図１及び図２に示す方法は、電解めっき法を用いて電子装置を形成する方法の一例である。
この方法では、まず、図１（Ａ）に示すように、電子装置の本体部である基板１０１上に、銅（Ｃｕ）等の電解めっきにより、ランドやパッド等の電極層１０２を形成する。次いで、電極層１０２を覆うように絶縁材料を形成し、その絶縁材料の一部を除去し、図１（Ｂ）に示すような、電極層１０２の一部に通じる開口部１０３ａを有する絶縁層１０３を形成する。次いで、図１（Ｃ）に示すように、スパッタ法により、全面にチタン（Ｔｉ）、Ｃｕ等をシード層１０４として形成する。次いで、図１（Ｄ）に示すように、シード層１０４上に、絶縁層１０３の開口部１０３ａを含む領域に開口部１０５ａを有するフォトレジスト１０５を形成する。
フォトレジスト１０５の形成後、図２（Ａ）に示すように、電解めっきにより、フォトレジスト１０５の開口部１０５ａ内のシード層１０４上に、Ｎｉ等のバリア層１０６を形成し、更にその上に、金（Ａｕ）等の表面処理層１０７を形成する。その後、図２（Ｂ）に示すように、フォトレジスト１０５を除去し、図２（Ｃ）に示すように、フォトレジスト１０５の除去後に露出するシード層１０４をエッチングにより除去する。
例えば、このようにして形成される電子装置１００の、バリア層１０６及び表面処理層１０７の上に、半田が接合される。表面処理層１０７は、半田接合前のバリア層１０６等の酸化を抑制する機能を有し、半田接合時には比較的容易に半田と合金を形成する。バリア層１０６は、下に設けられる電極層１０２と、上に設けられる半田との間を導通させると共に、電極層１０２と半田との間の、互いの成分の拡散、合金化を抑制する機能を有する。電極層１０２と半田との間の、互いの成分の拡散、合金化を抑制することで、電極層１０２の劣化、電極層１０２の更に下地導体部の劣化、半田と電極層１０２の間の接合強度の劣化等を抑制する。
上記のような、電解めっき法を用いた電子装置１００の形成は、少なくとも上記図１及び図２に示すような７工程を要し、比較的工数が多くなる。
図３は第２の例に係る電子装置の説明図である。図３には、第２の例に係る電子装置の形成方法の、各工程の要部断面を、模式的に図示している。図３に示す方法は、電解めっき法及び無電解めっき法を用いて電子装置を形成する方法の一例である。
この方法では、まず、上記図１（Ａ）と同様に、図３（Ａ）に示すように、基板１０１上に、Ｃｕ等の電解めっきにより、電極層１０２を形成する。次いで、電極層１０２を覆うように絶縁材料を形成し、その絶縁材料の一部を除去し、上記図１（Ｂ）と同様に、図３（Ｂ）に示すような、電極層１０２の一部に通じる開口部１０３ａを有する絶縁層１０３を形成する。その後、図３（Ｃ）に示すように、絶縁層１０３の開口部１０３ａから露出する電極層１０２上に、無電解めっきにより、Ｎｉ等のバリア層１０６を形成し、更にその上に、Ａｕ等の表面処理層１０７を形成する。尚、このような無電解めっきにより形成されるバリア層１０６には、リン（Ｐ）やホウ素（Ｂ）が含有され得る。
このような、無電解めっき法を用いる電子装置１１０の形成では、上記電子装置１００の形成（図１及び図２）に比べて、工数を減らすことができる。
また、この図３のような方法で形成される電子装置１１０では、電極層１０２の面積をバリア層１０６の面積よりも広くすることができる。そのため、この電極層１０２下に、比較的大径のビアを接続したり、或いは、比較的小径のビアを多数接続したり、或いはまた、比較的大面積の導体パターンを接続（積層）したりすることが可能になり、大電流を流すことのできる電子装置１１０が実現可能になる。
但し、この電子装置１１０では、絶縁層１０３の開口部１０３ａの開口サイズが小さくなると、無電解めっきによるバリア層１０６の形成が難しくなる。これは、開口部１０３ａが小さくなると、開口部１０３ａ内に露出する下地の電極層１０２の表面積が小さくなって、それとめっき液との接触面積が小さくなり、バリア層１０６が成長するための核が生成し難くなるためである。例えば、開口部１０３ａが直径２０μｍ以下といった開口サイズになると、このようなことが起こり易くなる傾向がある。
これに対し、電解めっきによってバリア層１０６を形成する上記電子装置１００では、通電によって強制的にめっき成分を析出させる。そのため、めっき液と絶縁層１０３との間に一定の濡れ性があれば、開口部１０３ａが直径２０μｍ以下といった開口サイズであっても、バリア層１０６を形成することが可能である。しかし、電解めっきであっても、開口部１０３ａが直径１０μｍ以下といった更に小さな開口サイズになると、やはりバリア層１０６の形成は難しくなる。
図４及び図５は第３の例に係る電子装置の説明図である。
図４に示す電子装置１２０は、電極層１０２の上面を覆うようにバリア層１０６が設けられ、それらの上に、バリア層１０６の一部に通じる開口部１０３ａを有する絶縁層１０３が設けられている点で、上記電子装置１１０（図３（Ｃ））と相違する。
図４に示すような電子装置１２０を形成する場合は、例えば、上記図３（Ａ）に示すような電極層１０２の形成に続けて、無電解めっきによるバリア層１０６の形成を行う。その後、上記図３（Ｂ）の例に従い、電極層１０２及びバリア層１０６を覆うように絶縁材料を形成し、その絶縁材料の一部を除去し、バリア層１０６の一部に通じる開口部１０３ａを有する絶縁層１０３を形成する。そして、開口部１０３ａから露出する一部のバリア層１０６上に、上記図３（Ｃ）の例に従い、表面処理層１０７を形成する。このような方法により、図４に示すような電子装置１２０を形成することができる。
図４に示すような電子装置１２０では、開口部１０３ａを有する絶縁層１０３の形成前にバリア層１０６を形成するため、開口部１０３ａの開口サイズによらず、開口部１０３ａ内にバリア層１０６を設けることができる。
しかし、この電子装置１２０では、バリア層１０６と絶縁層１０３との間の密着性が低いと、半田接合時のリフロー等の加熱処理により、例えば図５に示すように、バリア層１０６から絶縁層１０３が剥離してしまうことが起こり得る。一例として、バリア層１０６にＮｉを用い、絶縁層１０３に樹脂を用いる場合、Ｎｉと樹脂とは密着性が比較的低いことから、図５に示すようなバリア層１０６からの絶縁層１０３の剥離が生じ易い傾向がある。
このような絶縁層１０３の剥離が生じると、絶縁層１０３の保護膜としての機能が低下し、衝撃によってバリア層１０６や電極層１０２を含む回路が断線したり破損したりする等、電子装置１２０の機械的強度が低下する恐れがある。
また、バリア層１０６上に半田が接合される場合、接合時の加熱で溶融する半田が、バリア層１０６とそこから剥離した絶縁層１０３との間に流れ込む恐れがある。バリア層１０６と絶縁層１０３との間に半田が流れ込むと、電極層１０２と半田とが接触しそれらの合金化が進行したり、形成される半田バンプに高さばらつきが発生したり、流れ込んだ半田を介してショートが発生したりする恐れがある。
更にまた、バリア層１０６とそこから剥離した絶縁層１０３との間から水分等が浸入し易くなり、バリア層１０６や電極層１０２の寿命が短くなったり、エレクトロマイグレーションが発生し易くなったりする恐れがある。
この図５に示すような絶縁層１０３の剥離は、図４に示すような、絶縁層１０３がバリア層１０６の上面に接触する電子装置１２０に限らず、上記図３に示すような、絶縁層１０３が電極層１０２の上面に接触する電子装置１１０でも同様に起こり得る。例えば、電子装置１１０であっても、その製造の熱処理時や、熱サイクル試験等の試験時、或いは動作時に印加される熱によって、電極層１０２と絶縁層１０３との間の密着性が劣化し、絶縁層１０３の剥離が起こり得る。
以上のような点に鑑み、ここでは、以下に実施の形態として示すような技術を用い、電子装置における導体部分と絶縁体部分との間の密着性を高め、導体部分からの絶縁体部分の剥離を抑制する。
まず、第１の実施の形態について説明する。
図６は第１の実施の形態に係る電子装置の一例を示す図である。図６には、第１の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図６に示す電子装置１０は、基板１１、電極層１２、多孔質導体層１３及び絶縁層１４を含む。
電子装置１０は、半導体チップ（半導体素子）や、半導体チップと当該半導体チップが搭載されたパッケージ基板（回路基板）とを含む半導体パッケージ等の半導体装置、或いは回路基板である。尚、半導体装置及び回路基板の構成例については後述する（図２５〜図２８）。
基板１１は、電子装置１０の本体部である。電子装置１０の本体部としては、トランジスタ等の素子が形成されたシリコン（Ｓｉ）等の半導体基板、配線層又は再配線層が形成された半導体基板や樹脂層、回路基板の内層（電極層１２を含む表層が形成される層）等が挙げられる。
電極層１２は、所定の基板１１の、所定の領域に設けられる。電極層１２は、基板１１の内部に設けられる配線やビア等の導体部（図示せず）に電気的に接続される。電極層１２は、例えば、ランドやパッドである。電極層１２には、Ｃｕ、Ｎｉ、タングステン（Ｗ）等、各種導体材料が用いられる。尚、図６には、電極層１２下に、その形成時に用いられるシード層１２ａが設けられている場合を例示している。
多孔質導体層１３には、細孔１３ａを有する多孔質の導体材料が用いられる。多孔質導体層１３は、電極層１２の表面（この例では上面及び側面）を覆うように設けられる。多孔質導体層１３は、例えば、電極層１２と、電子装置１０を他の電子装置に接合する際に電極層１２上方に設けられる半田との間の、互いの成分の拡散、合金（固溶体又は金属間化合物）の形成を抑制するバリア層として設けられる。この場合、多孔質導体層１３には、電極層１２の導体材料に比べて半田との反応が遅い導体材料、換言すれば半田に対する拡散係数の小さい導体材料が用いられる。例えば、電極層１２にＣｕが用いられる場合、Ｃｕよりも半田に対する拡散係数の小さい導体材料としてはＮｉ等が挙げられ、このような導体材料を用いて多孔質導体層１３が形成される。
絶縁層１４は、多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａを有し、絶縁層１４は、多孔質導体層１３の、中央部Ｘ１外側の端部Ｘ２の表面（この例では上面及び側面）並びに細孔１３ａ内に設けられる。多孔質導体層１３の中央部Ｘ１の細孔１３ａ内には絶縁層１４が設けられず、中央部Ｘ１の細孔１３ａは空孔の状態になっている。絶縁層１４には、例えば、パッシベーション膜やソルダーレジスト等の保護絶縁層として利用される各種樹脂材料が用いられる。絶縁層１４に用いられる樹脂材料としては、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等が挙げられる。また、絶縁層１４には、樹脂に、シリカ等の絶縁性のフィラーを含有させた材料や、ガラス等の繊維を含有させた材料が用いられてもよい。
多孔質導体層１３及びその細孔１３ａ内に絶縁層１４の一部が設けられる点の詳細については後述する。
第１の実施の形態に係る電子装置１０では、電極層１２と、その表面に設けられた多孔質導体層１３とを備える端子が設けられ、その端子表面の多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａを有する絶縁層１４が、保護絶縁層として設けられる。電子装置１０では、図６に示すように、絶縁層１４が、多孔質導体層１３の端部Ｘ２において、その表面を覆うように設けられると共に、その表面から細孔１３ａ内にも設けられる。このように絶縁層１４の一部が多孔質導体層１３の細孔１３ａ内に設けられることで、絶縁層１４についてアンカー効果が発現され、多孔質導体層１３に対する絶縁層１４の密着性が高められている。
尚、図６には、１つの電極層１２とそれを覆う多孔質導体層１３、及びその多孔質導体層１３に通じる開口部１４ａを有する絶縁層１４を例示したが、基板１１上には、このような構造が、所定の複数の領域に設けられ得る。
また、図６には、多孔質導体層１３が電極層１２の上面及び側面を覆う構成を例示したが、多孔質導体層１３が電極層１２の上面のみを覆う構成であっても、上記のようなアンカー効果により、絶縁層１４の密着性を高めることが可能である。
続いて、図６に例示した構成を例に、電子装置１０の形成方法について述べる。
図７〜図１３は第１の実施の形態に係る電子装置の形成方法の説明図である。以下、図７〜図１３を参照して、第１の実施の形態に係る電子装置の形成方法の一例について説明する。
図７は第１の実施の形態に係る電極層形成工程の一例を示す図である。図７（Ａ）〜図７（Ｄ）には、第１の実施の形態に係る電極層形成工程の要部断面を模式的に図示している。
まず、図７（Ａ）に示すような基板１１（電子装置１０の本体部）を準備する。そして、図７（Ａ）に示すように、準備した基板１１上に、スパッタ法により、例えばＴｉ及びＣｕを堆積し、シード層１２ａを形成する。シード層１２ａの厚さは、それを給電層に用いた電解めっきを行うことができるものであれば、特に限定されない。但し、シード層１２ａは、後述のように、電極層１２の形成後に露出する部位がエッチングにより除去される。そのエッチングが長時間になるのを抑えるためには、シード層１２ａの厚さを１μｍ以下としておくことが好ましい。
シード層１２ａの形成後、図７（Ｂ）に示すように、フォトレジスト１５を形成し、その露光及び現像を行って、電極層１２を形成する領域に開口部１５ａを形成する。
この開口部１５ａを有するフォトレジスト１５をマスクにし、シード層１２ａを給電層に用いたＣｕ等の電解めっきを行って、図７（Ｃ）に示すように、電極層１２を形成する。
電極層１２の形成後、図７（Ｄ）に示すように、フォトレジスト１５を除去し、フォトレジスト１５の除去後に露出するシード層１２ａをエッチングにより除去する。
このようにして、基板１１上に電極層１２（及びシード層１２ａ）を形成する。
図８は第１の実施の形態に係る多孔質導体層形成工程の一例を示す図である。図８には、第１の実施の形態に係る多孔質導体層形成工程の要部断面を模式的に図示している。
電極層１２の形成後、図８に示すように、電極層１２の表面（この例では上面及び側面）に多孔質導体層１３を形成する。例えば、無電解めっきにより、電極層１２の表面に、Ｎｉを主体とする多孔質導体層１３を形成する。
ここで、図９は第１の実施の形態に係る多孔質導体層形成時の無電解めっき工程の説明図である。
無電解めっきによる多孔質導体層１３の形成では、まず、電極層１２の形成まで行った基板１１を、図９に示すように、ホルダ２０にセットし、めっき槽３０内の所定のめっき液３１に浸漬する。
めっき液３１には、例えば、Ｎｉ及びＰを含有するもの、或いは、Ｎｉ及びＢを含有するものが用いられる。この場合、形成される多孔質導体層１３のＰ濃度が増加すると半田付け性が悪化する傾向があることから、めっき液３１のＰ濃度は１２％以下に設定することが望ましい。また、形成される多孔質導体層１３のＢ濃度は半田付け性には影響しない傾向があることから、めっき液３１のＢ濃度は特に限定されない。
めっき液３１には、ポリテトラフルオロエチレン（ＰＴＦＥ）等の樹脂粒子３２が含有される。樹脂粒子３２には、例えば、平均粒径１μｍ以下のものが用いられる。
樹脂粒子３２を含有する、所定の温度に設定しためっき液３１に、電極層１２の形成まで行った基板１１を浸漬し、無電解Ｎｉ−Ｐめっき、或いは、無電解Ｎｉ−Ｂめっきを行う。無電解Ｎｉ−Ｐめっきでは、めっき液３１の温度を、例えば８０℃〜９０℃に設定する。無電解Ｎｉ−Ｂめっきでは、めっき液３１の温度を、例えば５０℃〜６５℃に設定する。
基板１１上の電極層１２の表面には、無電解めっきにより、樹脂粒子３２を含有するＮｉ−Ｐめっき層或いはＮｉ−Ｂめっき層が析出する。めっき槽３０から基板１１を引き上げた後、電極層１２の表面に析出したＮｉ−Ｐめっき層或いはＮｉ−Ｂめっき層から、含有される樹脂粒子３２を選択的に除去する。例えば、用いた樹脂粒子３２の材料に応じ、加熱処理によって樹脂粒子３２を揮発させたり、薬液処理によって樹脂粒子３２を溶解させたりすることで、Ｎｉ−Ｐめっき層或いはＮｉ−Ｂめっき層から樹脂粒子３２を選択的に除去する。Ｎｉ−Ｐめっき層或いはＮｉ−Ｂめっき層から、樹脂粒子３２を選択的に除去することで、その樹脂粒子３２が除去された部位を細孔１３ａとする多孔質導体層１３が形成される。
半田接合時のバリア性（電極層１２と半田の成分の相互拡散抑制）実現の観点から、厚さが１μｍ〜５μｍの多孔質導体層１３を形成することが望ましい。
多孔質導体層１３及びその形成について更に述べる。
図１０は第１の実施の形態に係る多孔質導体層の一例を示す図である。図１０には、第１の実施の形態に係る、電極層表面に形成される多孔質導体層の一例の要部断面を模式的に図示している。
図１０に示すように、多孔質導体層１３は、その細孔１３ａのサイズ（平均細孔径（平均径））が、電極層１２側で比較的小さく、多孔質導体層１３の表面側で比較的大きい細孔分布となるように形成することができる。例えば、多孔質導体層１３は、その細孔１３ａの平均径が、電極層１２側から表面側に向かって徐々に大きくなるような細孔分布とされる。
一例として、多孔質導体層１３の、電極層１２付近での細孔１３ａの平均径は０．２μｍ程度となり、表面側に向かって細孔１３ａの平均径が徐々に大きくなる。多孔質導体層１３の厚さが１μｍの場合は表面付近での細孔１３ａの平均径は１μｍ程度になり、多孔質導体層１３の厚さが３μｍの場合は表面付近での細孔１３ａの平均径は３μｍ程度になる。このように、多孔質導体層１３の厚さに概ね比例して表面付近での細孔１３ａの平均径が増大する傾向がある。
図１０に示すような細孔分布を有する多孔質導体層１３は、例えば、次のようにして形成される。
即ち、電極層１２の形成まで行った基板１１を、樹脂粒子３２を含有するめっき液３１に浸漬し、無電解めっきを行うと、まず電極層１２の表面付近に、樹脂粒子３２を含有する、Ｎｉ−ＰやＮｉ−Ｂのめっき層下層部１３ｂが析出する。
更に無電解めっきを行うと、そのめっき層下層部１３ｂ上に、樹脂粒子３２を含有する、Ｎｉ−ＰやＮｉ−Ｂのめっき層中層部１３ｃが析出する。その下地となるめっき層下層部１３ｂには、樹脂粒子３２が含有されているため、樹脂粒子３２が含有されていない場合に比べ、Ｎｉ−ＰやＮｉ−Ｂの露出面積が小さくなり、新たなＮｉ−ＰやＮｉ−Ｂが成長できる領域の面積が小さくなる。そのため、めっき層下層部１３ｂ上に析出されるめっき層中層部１３ｃは、めっき層下層部１３ｂに比べ、Ｎｉ−ＰやＮｉ−Ｂの占める体積が減少し、代わりに樹脂粒子３２の占める体積が増大する。
更に無電解めっきを行い、めっき層中層部１３ｃ上に、樹脂粒子３２を含有する、Ｎｉ−ＰやＮｉ−Ｂのめっき層上層部１３ｄを析出する際にも、同様のことが起こる。即ち、めっき層下層部１３ｂよりも更にＮｉ−ＰやＮｉ−Ｂの露出面積が小さくなっためっき層中層部１３ｃ上に析出されるめっき層上層部１３ｄは、めっき層中層部１３ｃに比べ、Ｎｉ−ＰやＮｉ−Ｂの占める体積が減少し、樹脂粒子３２の占める体積が増大する。
このように無電解めっきが進行することで、電極層１２上には、めっき層下層部１３ｂ、めっき層中層部１３ｃ、めっき層上層部１３ｄの順に、樹脂粒子３２の占める体積が増大した、Ｎｉ−Ｐめっき層或いはＮｉ−Ｂめっき層が形成される。このようなＮｉ−Ｐめっき層或いはＮｉ−Ｂめっき層から、樹脂粒子３２を選択的に除去することで、図１０に示すような、内部から表面に近付くにつれて細孔１３ａの平均径が大きくなるような細孔分布を有する多孔質導体層１３が形成される。
尚、図１０には、めっき層下層部１３ｂ、めっき層中層部１３ｃ及びめっき層上層部１３ｄの、３層に分割されためっき層を例示したが、分割層数は３層に限定されるものではなく、また、めっき層は必ずしも複数層に明確に分割されたものであることを要しない。めっき層は、１回の無電解めっき処理で形成されてもよいし、複数回の無電解めっき処理で形成されてもよい。めっき層を、複数回の無電解めっき処理で形成する場合には、各回でめっき液３１に含有させる樹脂粒子３２のサイズを変更（上層形成時ほど樹脂粒子３２のサイズを大きく）してもよい。
多孔質導体層１３の形成後は、絶縁層１４の形成が行われる。
図１１は第１の実施の形態に係る絶縁層形成工程の一例を示す図である。図１１（Ａ）には、第１の実施の形態に係る絶縁材料形成工程の要部断面を模式的に図示している。図１１（Ｂ）には、第１の実施の形態に係る開口部形成工程の要部断面を模式的に図示している。
まず、図１１（Ａ）に示すように、多孔質導体層１３の形成まで行った基板１１上に、絶縁材料１４ｂを形成する。絶縁材料１４ｂには、例えば、感光性のＰＩやＰＢＯ等の樹脂が用いられる。絶縁材料１４ｂに用いられる樹脂には、絶縁性のフィラーや繊維等が含有されてもよい。
例えば、上記のような所定の樹脂を基板１１上に塗布し、ホットプレート等の加熱器具でプリベークし、絶縁材料１４ｂを形成する。絶縁材料１４ｂの形成後、その露光及び現像を行い、図１１（Ｂ）に示すように、多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａを形成する。このようにして開口部１４ａを形成した絶縁材料１４ｂを、イナートオーブン等を用いた低酸素雰囲気での熱処理によって固化することで、絶縁層１４を形成する。
ここで、図１２は第１の実施の形態に係る絶縁層形成工程の説明図である。図１２（Ａ）及び図１２（Ｂ）には、第１の実施の形態に係る絶縁材料形成工程の要部断面を模式的に図示している。図１２（Ｃ）には、第１の実施の形態に係る開口部形成工程の要部断面を模式的に図示している。
上記図１１（Ａ）のようにして基板１１上に絶縁材料１４ｂを形成（塗布）した時には、図１２（Ａ）、更に図１２（Ｂ）に示すように、多孔質導体層１３の表面に形成された絶縁材料１４ｂが、毛細管現象により、その表面から細孔１３ａ内に浸入する。このように絶縁材料１４ｂは、多孔質導体層１３の表面及び細孔１３ａ内に形成される。上記のように内部よりも表面の細孔１３ａの平均径が大きくなる細孔分布を有する多孔質導体層１３を形成しておくと、絶縁材料１４ｂの、毛細管現象による多孔質導体層１３内への浸入が進み易い。
多孔質導体層１３の表面及び細孔１３ａ内に形成された絶縁材料１４ｂに対して露光及び現像が行われ、上記図１１（Ｂ）のように、多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａが形成される。開口部１４ａの形成時には、露光及び現像により、図１２（Ｃ）に示すように、多孔質導体層１３の中央部Ｘ１の表面に形成された絶縁材料１４ｂ、及び中央部Ｘ１の細孔１３ａ内に形成された絶縁材料１４ｂが除去される。多孔質導体層１３の端部Ｘ２の表面及び細孔１３ａ内に形成された絶縁材料１４ｂは、開口部１４ａの形成後も残存する。
このようにして、多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａを有し、端部Ｘ２の表面及び細孔１３ａ内に設けられた絶縁層１４（図１１（Ｂ）及び図１２（Ｃ））が得られる。絶縁層１４は、その一部が多孔質導体層１３の細孔１３ａ内に設けられることで、多孔質導体層１３と一体化されると言うこともできる。一部が多孔質導体層１３の細孔１３ａ内に設けられた絶縁層１４は、アンカー効果により、多孔質導体層１３と強く密着する。その結果、熱や外力が付与された場合でも、絶縁層１４の、多孔質導体層１３からの剥離を、効果的に抑制することが可能になる。
以上のような方法により、絶縁層１４の密着性に優れる電子装置１０（図６）が形成される。
一例として、第１の実施の形態に係る電子装置について得られた走査イオン顕微鏡（Scanning Ion Microscopy；ＳＩＭ）像を図１３に例示する。尚、この図１３に例示するＳＩＭ像は、後述の実施例１に示す条件で形成される電子装置について得られたＳＩＭ像の一例である。
多孔質導体層１３に通じる開口部１４ａを有する絶縁層１４の形成後に得られた平面ＳＩＭ像の一例を図１３（Ａ）に、断面ＳＩＭ像の一例を図１３（Ｂ）に、それぞれ示している。また、熱処理後に得られた断面ＳＩＭ像の一例を図１３（Ｃ）に示している。
図１３（Ａ）及び図１３（Ｂ）に示すように、絶縁層１４の開口部１４ａには、細孔１３ａを有する多孔質導体層１３の中央部Ｘ１が露出し、多孔質導体層１３の端部Ｘ２の表面及び細孔１３ａ内に、絶縁層１４が浸入している。開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の、その細孔１３ａの絶縁層１４（絶縁材料１４ｂ）は、除去されている。絶縁層１４の形成後、所定の条件で熱処理を行っても、図１３（Ｃ）に示すように、絶縁層１４の、多孔質導体層１３からの剥離は認められない。
以上説明したように、第１の実施の形態に係る電子装置１０では、電極層１２の表面に多孔質導体層１３を設ける。そして、その多孔質導体層１３の中央部Ｘ１に通じる開口部１４ａを有する絶縁層１４の一部、即ち多孔質導体層１３の端部Ｘ２を覆う絶縁層１４の一部を、多孔質導体層１３の細孔１３ａ内に設ける。これにより、絶縁層１４についてアンカー効果が発現され、絶縁層１４の密着性に優れる電子装置１０が実現される。
この電子装置１０は、例えば半田を用いて、他の電子装置と接合することができる。この場合、半田は、電子装置１０側については、その絶縁層１４の開口部１４ａから露出する多孔質導体層１３に接合される。多孔質導体層１３は、バリア機能を有し、電極層１２と半田との間の成分の相互拡散を抑制する。これにより、一定接合強度の半田接合部を得ることができる。尚、半田は、その一部が多孔質導体層１３の細孔１３ａ内に浸入する場合もある。このような場合でも、多孔質導体層１３がバリア機能を有することで、上記同様の効果を得ることができる。
次に、第２の実施の形態について説明する。
図１４は第２の実施の形態に係る電子装置の一例を示す図である。図１４には、第２の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図１４に示す電子装置１０Ａは、絶縁層１４の開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の、その細孔１３ａ内に、導体部１６Ａが設けられている点で、上記第１の実施の形態に係る電子装置１０と相違する。
多孔質導体層１３の中央部Ｘ１の細孔１３ａ内に設けられる導体部１６Ａには、電子装置１０Ａを他の電子装置と接合する際に用いられる半田と合金を形成する導体材料が用いられる。導体部１６Ａには、例えば、半田に対する拡散係数が、多孔質導体層１３の導体材料と同じか同程度、又はそれよりも大きい導体材料が用いられる。導体部１６Ａには、Ｃｕ、Ｎｉ、銀（Ａｇ）、Ａｕ等が用いられる。
電子装置１０Ａは、例えば、次のようにして形成される。
図１５及び図１６は第２の実施の形態に係る電子装置の形成方法の説明図である。図１５及び図１６には、第２の実施の形態に係る無電解めっき工程の要部断面を模式的に図示している。
電子装置１０Ａの形成では、上記電子装置１０の形成について図１１及び図１２で述べたような、開口部１４ａを有する絶縁層１４の形成後に、無電解めっきを行う。その際は、開口部１４ａを有する絶縁層１４の形成まで行った基板１１（上記電子装置１０）を、図１５に示すように、導体部１６Ａに用いるＣｕ、Ｎｉ、Ａｇ、Ａｕ等の所定の成分を含有するめっき液３３に浸漬する。めっき液３３は、毛細管現象により、絶縁層１４の開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の、その細孔１３ａ内に浸入する（図１５に太矢印で図示）。多孔質導体層１３の中央部Ｘ１の細孔１３ａ内にめっき液３３が浸入することで、図１６に示すように、中央部Ｘ１の細孔１３ａ内に導体部１６Ａが形成（析出）される。
導体部１６Ａは、例えば、絶縁層１４の開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の、その厚み分以上、つまり中央部Ｘ１の全細孔１３ａが導体部１６Ａで充填されるように、形成される。
上記第１の実施の形態に係る電子装置１０と同様に、この第２の実施の形態に係る電子装置１０Ａにおいても、電極層１２の表面に多孔質導体層１３を設ける。そして、その多孔質導体層１３の端部Ｘ２を覆う絶縁層１４の一部を、多孔質導体層１３の細孔１３ａ内に設ける。これにより、絶縁層１４についてアンカー効果が発現され、絶縁層１４の密着性に優れる電子装置１０Ａが実現される。
更に、第２の実施の形態に係る電子装置１０Ａでは、絶縁層１４の開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の、その細孔１３ａ内に、導体部１６Ａを設ける。ここで、他の電子装置との接合に用いられる半田と合金を形成する導体部１６Ａを用いると、半田との合金形成にこの導体部１６Ａの成分が用いられ、電極層１２への半田成分の拡散、電極層１２からの電極成分の拡散が抑制される。これにより、電極層１２等の劣化が抑制される。また、導体部１６Ａと半田との合金形成により、一定接合強度の半田接合部が得られる。
以上のように、第２の実施の形態に係る電子装置１０Ａでは、絶縁層１４の剥離が、その下地の多孔質導体層１３の細孔１３ａ内に一部が浸入することによるアンカー効果により、効果的に抑制される。更に、電子装置１０Ａでは、電極層１２と、他の電子装置との接合に用いられる半田との間の成分の相互拡散が、バリア機能を有する多孔質導体層１３と、その細孔１３ａ内の導体部１６Ａとにより、効果的に抑制される。
尚、この第２の実施の形態に係る電子装置１０Ａにおいて、多孔質導体層１３の中央部Ｘ１の細孔１３ａ内に設ける導体部１６Ａは、１種に限定されない。
図１７は第２の実施の形態に係る電子装置の形成方法の別例を示す図である。図１７（Ａ）には、第２の実施の形態に係る第１の導体材料形成工程の要部断面を模式的に図示している。図１７（Ｂ）には、第２の実施の形態に係る第２の導体材料形成工程の要部断面を模式的に図示している。
この例では、開口部１４ａを有する絶縁層１４の形成後、まず、図１７（Ａ）に示すように、多孔質導体層１３の中央部Ｘ１の細孔１３ａ内に、中央部Ｘ１の厚さを下回るような厚さ分、第１導体部１６Ａａを形成する。第１導体部１６Ａａは、無電解めっきにより形成する。第１導体部１６Ａａには、例えばＣｕ、Ｎｉ又はＡｇが用いられる。
第１導体部１６Ａａの形成後、図１７（Ｂ）に示すように、多孔質導体層１３の中央部Ｘ１の、第１導体部１６Ａａが未形成の残りの細孔１３ａ内に、第２導体部１６Ａｂを形成する。第２導体部１６Ａｂは、無電解めっきにより形成する。第２導体部１６Ａｂには、例えばＡｕが用いられる。
この例のように、多孔質導体層１３の中央部Ｘ１の細孔１３ａ内には、導体部１６Ａとして、第１導体部１６Ａａと第２導体部１６Ａｂの２種を設けてもよい。尚、ここでは、第１導体部１６Ａａと第２導体部１６Ａｂの２種を例示したが、導体部１６Ａとして、３種以上の導体材料が設けられてもよい。
また、電子装置１０Ａでは、多孔質導体層１３の中央部Ｘ１の全細孔１３ａを１種又は２種以上の導体部で埋め、多孔質導体層１３上及びその中央部Ｘ１の全細孔１３ａを埋める導体部上に更に、１種又は２種以上の導体部を形成することもできる。
次に、第３の実施の形態について説明する。
図１８は第３の実施の形態に係る電子装置の一例を示す図である。図１８には、第３の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図１８に示す電子装置１０Ｂは、他の電子装置との接合に用いられる半田と合金を形成する導体材料が用いられた多孔質導体層１３Ｂと、その中央部Ｘ１の細孔１３ａ内に設けられバリア機能を有する導体部１６Ｂとを備える。ここで、多孔質導体層１３Ｂには、半田に対する拡散係数が、電極層１２の導体材料と同じか同程度、又はそれよりも大きい導体材料が用いられる。導体部１６Ｂには、半田に対する拡散係数が、多孔質導体層１３Ｂの導体材料よりも小さい導体材料が用いられる。例えば、多孔質導体層１３Ｂには、Ｃｕ、Ａｇ等が用いられ、導体部１６Ｂには、Ｎｉ等が用いられる。電子装置１０Ｂは、このような点で、上記第２の実施の形態に係る電子装置１０Ａと相違する。
電子装置１０Ｂは、上記第１及び第２の実施の形態で述べた方法の例に従って、形成される。
即ち、上記図７の例に従って電極層１２の形成まで行った基板１１に対し、ここではＣｕ等の無電解めっきにより、多孔質導体層１３Ｂを形成する。例えば、Ｃｕの無電解めっきによって多孔質導体層１３Ｂを形成する場合は、Ｃｕ成分のほかポリアセチレングリコール系の添加剤を含有しためっき液に、電極層１２の形成まで行った基板１１を浸漬する。これにより、平均径が１μｍ以下の細孔１３ａを有するＣｕの多孔質導体層１３Ｂが形成される。
また、多孔質導体層１３Ｂは、上記図８及び図９の例に従って形成してもよい。この場合、多孔質導体層１３Ｂには、上記図１０と同様に、内部から表面に近付くにつれて平均径が大きくなるような細孔分布を有する細孔１３ａが形成され得る。
多孔質導体層１３Ｂの形成後、上記図１１及び図１２の例に従い、絶縁層１４を形成する。この絶縁層１４の形成時に、基板１１上に形成（塗布）された絶縁材料１４ｂが、毛細管現象によって多孔質導体層１３Ｂの細孔１３ａ内に浸入する。そして、多孔質導体層１３Ｂの中央部Ｘ１の表面及び細孔１３ａ内の絶縁材料１４ｂが除去され、開口部１４ａを有する絶縁層１４が形成される。
絶縁層１４の形成後、上記図１４〜図１６の例に従い、その開口部１４ａから露出する多孔質導体層１３Ｂの中央部Ｘ１の細孔１３ａ内に、ここではＮｉ−ＰやＮｉ−Ｂ等の無電解めっきによって導体部１６Ｂを形成する。多孔質導体層１３Ｂの中央部Ｘ１の細孔１３ａ内には、上記図１７の例に従い、導体部１６Ｂとして、複数種の導体材料を形成してもよい。例えば、多孔質導体層１３Ｂの中央部Ｘ１の細孔１３ａ内に、まず中央部Ｘ１の厚さを下回るような厚さ分、Ｎｉ−ＰやＮｉ−Ｂ等を形成し、Ｎｉ−ＰやＮｉ−Ｂ等が未形成の細孔１３ａ内に、Ａｕを形成する。このようにして複数種の成分を含む導体部１６Ｂを形成する。
例えばこのような方法により、図１８に示すような電子装置１０Ｂが形成される。
また、多孔質導体層１３Ｂには、焼結体を用いてもよい。多孔質導体層１３Ｂに焼結体を用いる場合には、所定の導体粉末を含有する樹脂組成物（ペースト）を、マスクを用いて電極層１２の表面に印刷し、これを、樹脂が蒸発し且つ導体粉末が焼結するような温度で熱処理することで、導体粉末の焼結体を形成する。例えば、平均粒径が０．１μｍ〜１μｍ程度のＡｇ粒子を含有するＡｇペーストを、メタルマスクを用いて電極層１２の表面に印刷し、これを所定の温度で熱処理することで、多孔質のＡｇの焼結体を形成する。このような焼結体の多孔質導体層１３Ｂを形成した後、開口部１４ａを有する絶縁層１４の形成、及び導体部１６Ｂの形成を行い、電子装置１０Ｂを得る。
第３の実施の形態に係る電子装置１０Ｂでは、電極層１２の表面に多孔質導体層１３Ｂを設け、その端部Ｘ２を覆う絶縁層１４の一部を、多孔質導体層１３Ｂの細孔１３ａ内に設けることで、絶縁層１４について、アンカー効果による優れた密着性が得られる。ここで、多孔質導体層１３Ｂには、導体部１６Ｂに比べ、他の電子装置との接合に用いられる半田と比較的容易に合金を形成するものを用いる。これにより、半田との合金形成にこの多孔質導体層１３Ｂの成分が用いられ、電極層１２への半田成分の拡散、電極層１２からの電極成分の拡散が抑制され、電極層１２等の劣化が抑制される。また、多孔質導体層１３Ｂと半田との合金形成により、一定接合強度の半田接合部が得られる。
更に、第３の実施の形態に係る電子装置１０Ｂでは、絶縁層１４の開口部１４ａから露出する多孔質導体層１３Ｂの中央部Ｘ１の、その細孔１３ａ内に、導体部１６Ｂを設ける。ここで、導体部１６Ｂには、多孔質導体層１３Ｂに比べ、比較的半田と合金を形成し難いものを用いる。これにより、導体部１６Ｂがバリア機能を発揮する。このようなバリア機能を有する導体部１６Ｂは、上記のように、例えば無電解めっきによって多孔質導体層１３Ｂの細孔１３ａ内に形成される。この場合、多孔質導体層１３Ｂは、多孔質でない導体層に比べ、その表面積が大きく、導体部１６Ｂの成長に必要な核の形成確率が高い。そのため、絶縁層１４の開口部１４ａが直径２０μｍ以下といった比較的微細な開口サイズであっても、その開口部１４ａ内に、バリア機能を有する部位、即ち導体部１６Ｂを設けることができる。
以上のように、第３の実施の形態に係る電子装置１０Ｂでは、絶縁層１４の剥離が、その下地の多孔質導体層１３Ｂの細孔１３ａ内に一部が浸入することによるアンカー効果により、効果的に抑制される。更に、電子装置１０Ｂでは、電極層１２と半田との間の成分の相互拡散が、多孔質導体層１３Ｂと、その細孔１３ａ内に設けられた、バリア機能を有する導体部１６Ｂとにより、効果的に抑制される。
次に、第４の実施の形態について説明する。
図１９は第４の実施の形態に係る電子装置の一例を示す図である。図１９には、第４の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図１９に示す電子装置１０Ｃは、絶縁層１４側の多孔質性の部位（多孔質部）１３ｅと、電極層１２側の非多孔質性の部位（非多孔質部）１３ｆとを含む多孔質導体層１３Ｃが設けられている点で、上記第２の実施の形態に係る電子装置１０Ａと相違する。電子装置１０Ｃでは、多孔質導体層１３Ｃの、絶縁層１４の開口部１４ａから露出する多孔質部１３ｅの細孔１３ａ内に、導体部１６Ａが設けられる。
このような電子装置１０Ｃの多孔質導体層１３Ｃは、上記図７の例に従って基板１１上に電極層１２を形成した後、まず、非多孔質部１３ｆを形成し、次いで、多孔質部１３ｅを形成することで、得られる。ここで、非多孔質部１３ｆは、例えば、Ｎｉ−ＰやＮｉ−Ｂ等の無電解めっきによって形成することができる。尚、非多孔質部１３ｆは、このような無電解めっき技術のほか、電解めっきやスパッタ法等の各種成膜（堆積）技術を用いて形成することもできる。多孔質部１３ｅは、非多孔質部１３ｆの形成まで行った基板１１に対し、上記図８〜図１０の例に従ってＮｉ−ＰやＮｉ−Ｂ等の無電解めっきを行うことで、形成することができる。
第４の実施の形態に係る電子装置１０Ｃによっても、上記第２の実施の形態に係る電子装置１０Ａについて述べたのと同様の効果を得ることができる。電子装置１０Ｃの多孔質導体層１３Ｃのように、電極層１２との接触部位を非多孔質部１３ｆとした場合でも、絶縁層１４の剥離を、その下地の多孔質部１３ｅの細孔１３ａ内に一部を浸入させることによるアンカー効果により、効果的に抑制することができる。
次に、第５の実施の形態について説明する。
図２０は第５の実施の形態に係る電子装置の一例を示す図である。図２０には、第５の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図２０に示す電子装置１０Ｄは、多孔質導体層１３の、電極層１２側の部位に、絶縁層１４が設けられていない空孔の状態の細孔１３ａが存在している点で、上記第２の実施の形態に係る電子装置１０Ａと相違する。
このような電子装置１０Ｄは、上記図１１及び図１２の例に従って絶縁層１４を形成する際、その絶縁材料１４ｂを、多孔質導体層１３の表面側から、その内部の、電極層１２に達しない深さの領域に浸入させることで、形成することができる。絶縁材料１４ｂの浸入深さは、絶縁材料１４ｂの粘度、塗布量、塗布からプリベークを開始するまでの時間、多孔質導体層１３の細孔１３ａのサイズや細孔分布等によって調整することができる。
第５の実施の形態に係る電子装置１０Ｄによっても、上記第２の実施の形態に係る電子装置１０Ａについて述べたのと同様の効果を得ることができる。
次に、第６の実施の形態について説明する。
図２１は第６の実施の形態に係る電子装置の一例を示す図である。図２１には、第６の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図２１に示す電子装置１０Ｅは、電極層１２の上面及び側面のうち、上面のみに多孔質導体層１３が設けられている点で、上記第２の実施の形態に係る電子装置１０Ａと相違する。
電子装置１０Ｅは、例えば、次のようにして形成される。
まず、上記図７（Ａ）〜図７（Ｃ）のように基板１１上に電極層１２を形成した後、フォトレジスト１５を除去する前に、上記図８〜図１０の例に従ってＮｉ−ＰやＮｉ−Ｂ等の無電解めっきを行い、電極層１２の上面に多孔質導体層１３を形成する。その後、上記図７（Ｄ）の例に従い、フォトレジスト１５を除去し、その除去後に露出するシード層１２ａをエッチングする。
次いで、上記図１１及び図１２の例に従い、絶縁層１４を形成する。電極層１２とその上面に形成された多孔質導体層１３を覆うように、基板１１上に絶縁材料１４ｂが形成（塗布）され、その絶縁材料１４ｂが、毛細管現象によって多孔質導体層１３の細孔１３ａ内に浸入する。そして、多孔質導体層１３の中央部Ｘ１の表面及び細孔１３ａ内の絶縁材料１４ｂが除去され、開口部１４ａを有する絶縁層１４が形成される。
絶縁層１４の形成後、上記図１４〜図１７の例に従い、その開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１の細孔１３ａ内に、導体部１６Ａを形成する。
例えばこのような方法により、図２１に示すような電子装置１０Ｅが形成される。
第６の実施の形態に係る電子装置１０Ｅによっても、上記第２の実施の形態に係る電子装置１０Ａについて述べたのと同様の効果を得ることができる。
次に、第７の実施の形態について説明する。
図２２は第７の実施の形態に係る電子装置の一例を示す図である。図２２には、第７の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図２２に示す電子装置１０Ｆは、基板１１と、基板１１上に設けられた多孔質導体層１３Ｆと、基板１１上に設けられ多孔質導体層１３Ｆの中央部Ｘ１に通じる開口部１４ａを有する絶縁層１４とを含む。絶縁層１４は、多孔質導体層１３Ｆの、中央部Ｘ１外側の端部Ｘ２の表面（この例では上面及び側面）並びに細孔１３ａ内に設けられる。多孔質導体層１３Ｆの中央部Ｘ１の細孔１３ａ内には、導体部１６Ｆが設けられる。電子装置１０Ｆでは、多孔質導体層１３Ｆ及びその細孔１３ａ内に設けられた導体部１６Ｆが、電極層として機能する。
このような電子装置１０Ｆの多孔質導体層１３Ｆ及び導体部１６Ｆには、例えば、次のような導体材料を用いることができる。
例えば、多孔質導体層１３Ｆに、上記第１〜第６の実施の形態で述べた電極層１２に用いられるような導体材料（Ｃｕ等）を用い、導体部１６Ｆに、半田に対する拡散係数が、多孔質導体層１３Ｆの導体材料よりも小さい導体材料（Ｎｉ等）を用いる。
或いは、導体部１６Ｆに、上記電極層１２に用いられるような導体材料（Ｃｕ等）を用い、多孔質導体層１３Ｆに、半田に対する拡散係数が、導体部１６Ｆの導体材料よりも小さい導体材料（Ｎｉ等）を用いる。
或いはまた、多孔質導体層１３Ｆと導体部１６Ｆとに、半田に対する拡散係数が同じか又は同程度の導体材料（Ｎｉ等）を用いる。
多孔質導体層１３Ｆ及び導体部１６Ｆには、このような組合せの導体材料を用いることができる。
多孔質導体層１３Ｆは、上記第１及び第２の実施の形態で述べた多孔質導体層１３や、上記第３の実施の形態で述べた多孔質導体層１３Ｂの形成に採用されるような方法を用いて、形成することができる。
導体部１６Ｆは、上記第２の実施の形態で述べた導体部１６Ａや、上記第３の実施の形態で述べた導体部１６Ｂの形成に採用されるような方法を用いて、形成することができる。
電子装置１０Ｆの形成では、まず、基板１１上に、所定の方法を用いて多孔質導体層１３Ｆを形成する。多孔質導体層１３Ｆの形成後、上記図１１及び図１２の例に従い、絶縁層１４を形成する。この絶縁層１４の形成時に、基板１１上に形成（塗布）された絶縁材料１４ｂが、毛細管現象によって多孔質導体層１３Ｆの細孔１３ａ内に浸入する。そして、多孔質導体層１３Ｆの中央部Ｘ１の表面及び細孔１３ａ内の絶縁材料１４ｂが除去され、開口部１４ａを有する絶縁層１４が形成される。絶縁層１４の形成後、上記図１４〜図１７の例に従い、その開口部１４ａから露出する多孔質導体層１３Ｆの中央部Ｘ１の細孔１３ａ内に、導体部１６Ｆを形成する。例えばこのような方法により、図２２に示すような電子装置１０Ｆが形成される。
第７の実施の形態に係る電子装置１０Ｆでは、絶縁層１４の剥離が、その下地の多孔質導体層１３Ｆの細孔１３ａ内に一部が浸入することによるアンカー効果により、効果的に抑制される。これにより、絶縁層１４の密着性に優れる電子装置１０Ｆが実現される。
更に、電子装置１０Ｆでは、多孔質導体層１３Ｆ及びその細孔１３ａ内の導体部１６Ｆのうち、一方にバリア性を示す導体材料を用いると、他の電子装置との接合に用いられる半田の過剰な合金化を抑えつつ、一定接合強度の半田接合部の形成が可能になる。また、直径２０μｍ以下といった比較的微細な開口部１４ａ内にも、バリア性を示す導体材料を設けることができる。
以上説明した第１〜第７の実施の形態に係る電子装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等は、前述のように、半田を用いて他の電子装置と接合することができる。以下、このような半田接合に用いられる電子装置の一例、及び半田接合された電子装置の一例を、それぞれ第８及び第９の実施の形態として説明する。
まず、第８の実施の形態について説明する。
図２３は第８の実施の形態に係る電子装置の一例を示す図である。図２３には、第８の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
ここでは、上記第２の実施の形態で述べた電子装置１０Ａ（図１４）を例にして説明する。図２３に示すように、電子装置１０Ａの、絶縁層１４の開口部１４ａから露出する、多孔質導体層１３の中央部Ｘ１に、他の電子装置との接合に用いられる半田４０が設けられる。
半田４０には、例えば、スズ（Ｓｎ）、又はＳｎを主体とするものが用いられる。Ｓｎを主体とする半田には、例えば、Ａｇ、Ｃｕ、インジウム（Ｉｎ）若しくはビスマス（Ｂｉ）等の成分が含有され得る。半田４０には、鉛（Ｐｂ）を含有しない鉛フリー半田を用いることが好ましい。
半田４０は、絶縁層１４の開口部１４ａから露出する多孔質導体層１３の中央部Ｘ１に、半田ペーストや半田ボール等を設け、所定の温度で加熱処理（リフロー）することで、形成される。
この加熱処理の際、電子装置１０Ａでは、絶縁層１４の剥離が、その下地の多孔質導体層１３の細孔１３ａ内に一部が浸入することによるアンカー効果により、効果的に抑制される。また、加熱処理の際、半田４０は、多孔質導体層１３の中央部Ｘ１の細孔１３ａ内に設けられた導体部１６Ａと合金を形成する。これにより、半田４０は、一定の接合強度で多孔質導体層１３上に接合される。加熱処理の際には、多孔質導体層１３がバリア機能を発揮し、半田４０と電極層１２との間の、互いの成分の拡散が抑制される。導体部１６Ａの存在も、そのような相互拡散の抑制に寄与する。半田４０と電極層１２との反応（合金化）が抑制されることで、電極層１２の劣化、電極層１２の下地導体部の劣化等が抑制される。
ここでは、上記第２の実施の形態で述べた電子装置１０Ａを例にした。このほか、上記第１及び第３〜第７の実施の形態で述べた他の電子装置１０，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等についても同様に、絶縁層１４の開口部１４ａから露出する部位に、半田４０を設けることが可能である。
次に、第９の実施の形態について説明する。
図２４は第９の実施の形態に係る電子装置の一例を示す図である。図２４には、第９の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
ここでは、上記第２の実施の形態で述べた電子装置１０Ａ（図１４）を例にして説明する。図２４に示すように、電子装置１０Ａが、それに対向して配置される電子装置５０と、半田４０を用いて接合される。半田４０は、電子装置１０Ａの、絶縁層１４の開口部１４ａから露出する多孔質導体層１３及び導体部１６Ａに接合されると共に、電子装置５０に設けられた端子５１に接合される。これにより、電子装置１０Ａと電子装置５０とが、半田４０を通じて電気的に接続される。
図２４に示すような電子装置１０Ａと電子装置５０との接合体（電子装置）の形成は、例えば、次のようにして行うことができる。即ち、予め上記図２３に示すように半田４０を設けた電子装置１０Ａと、端子５１を設けた電子装置５０とを対向させ、電子装置１０Ａ側に設けた半田４０と、電子装置５０側の端子５１とを接触させて、所定の温度で加熱処理する。或いは、上記図１４に示すような電子装置１０Ａと、予め端子５１上に半田４０を設けた電子装置５０とを対向させ、電子装置１０Ａ側の多孔質導体層１３（導体部１６Ａ）と、電子装置５０側の半田４０とを接触させて、所定の温度で加熱処理する。このような方法により、図２４に示すような電子装置１０Ａと電子装置５０との接合体を形成することができる。
この接合体形成時の加熱処理の際、電子装置１０Ａでは、絶縁層１４の剥離が、その下地の多孔質導体層１３の細孔１３ａ内に一部が浸入することによるアンカー効果により、効果的に抑制される。また、加熱処理の際、半田４０は、導体部１６Ａとの合金形成により、一定接合強度で多孔質導体層１３上に接合される。多孔質導体層１３は、バリア機能を有し、半田４０と電極層１２との反応、それによる電極層１２の劣化、電極層１２の下地導体部の劣化等が抑制される。
ここでは、上記第２の実施の形態で述べた電子装置１０Ａと、上記のような構成を有する電子装置５０とを、半田４０を用いて接合する場合を例示した。このほか、上記第１及び第３〜第７の実施の形態で述べた他の電子装置１０，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等も同様に、半田４０を用いて電子装置５０と接合することが可能である。
また、上記第１〜第７の実施の形態で述べた電子装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等のうちの同種又は異種の２つの電子装置同士を、半田４０を用いて接合することも可能である。
以上説明した電子装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等には、半導体チップ、半導体パッケージ、擬似ＳｏＣ（System on a Chip）等の半導体装置、或いは回路基板を用いることができる。半導体装置、回路基板の構成例について、以下の図２５〜図２８を参照して説明する。
図２５は半導体チップの構成例を示す図である。図２５（Ａ）及び図２５（Ｂ）にはそれぞれ、半導体チップの一例の要部断面を模式的に図示している。
図２５（Ａ）に示す半導体チップ６０Ａは、トランジスタ等の素子が設けられた半導体基板６１と、半導体基板６１上に設けられた配線層６２とを有する。
半導体基板６１には、Ｓｉ、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）等の基板のほか、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の基板が用いられる。このような半導体基板６１に、トランジスタ、容量、抵抗等の素子が設けられる。図２５（Ａ）には素子の一例として、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ６３を図示している。
ＭＯＳトランジスタ６３は、半導体基板６１に設けられた素子分離領域６１ａにより画定された素子領域に設けられる。ＭＯＳトランジスタ６３は、半導体基板６１上にゲート絶縁膜６３ａを介して形成されたゲート電極６３ｂと、ゲート電極６３ｂの両側の半導体基板６１内に形成されたソース領域６３ｃ及びドレイン領域６３ｄとを有する。ゲート電極６３ｂの側壁には、絶縁膜のスペーサ６３ｅ（サイドウォール）が設けられる。
このようなＭＯＳトランジスタ６３等が設けられた半導体基板６１上に、配線層６２が設けられる。配線層６２は、半導体基板６１に設けられたＭＯＳトランジスタ６３等に電気的に接続された導体部６２ａ（配線及びビア）と、導体部６２ａを覆う絶縁部６２ｂとを有する。図２５（Ａ）には一例として、ＭＯＳトランジスタ６３のソース領域６３ｃ及びドレイン領域６３ｄに電気的に接続された導体部６２ａを図示している。導体部６２ａには、Ｃｕ等の各種導体材料が用いられる。絶縁部６２ｂには、酸化シリコン等の無機絶縁材料や、樹脂等の有機絶縁材料が用いられる。
半導体チップ６０Ａでは、配線層６２上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層６４、多孔質導体層６５（細孔内の導体部を含み得る）、及び多孔質導体層６５に通じる開口部６６ａを有する絶縁層６６が設けられる。電極層６４は、配線層６２の導体部６２ａに電気的に接続される。或いは、ここでは図示を省略するが、半導体チップ６０Ａの配線層６２上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、配線層６２の導体部６２ａに電気的に接続されて設けられる。
また、図２５（Ｂ）に示す半導体チップ６０Ｂは、半導体基板６１と、半導体基板６１上に設けられた配線層６２と、半導体基板６１を貫通するビア６７とを有する。ビア６７は、ＴＳＶ（Through Silicon Via）等とも称される。ここでは一例として、ビア６７が配線層６２も貫通する場合を図示している。
半導体チップ６０Ｂでは、配線層６２及び半導体基板６１の、ビア６７に対応する位置に、上記第１〜第６の実施の形態で述べたような構成を有する電極層６４、多孔質導体層６５（細孔内の導体部を含み得る）、及び開口部６６ａを有する絶縁層６６が設けられる。或いは、ここでは図示を省略するが、上記第７の実施の形態で述べたような構成を有する多孔質導体層が設けられる。
図２６は半導体パッケージの構成例を示す図である。図２６（Ａ）及び図２６（Ｂ）にはそれぞれ、半導体パッケージの一例の要部断面を模式的に図示している。
図２６（Ａ）に示す半導体パッケージ７０Ａは、パッケージ基板７１と、パッケージ基板７１上に搭載された半導体チップ７２と、半導体チップ７２を封止する封止層７３とを有する。
パッケージ基板７１には、例えば、プリント基板が用いられる。パッケージ基板７１は、導体部７１ａ（配線及びビア）と、導体部７１ａを覆う絶縁部７１ｂとを有する。導体部７１ａには、Ｃｕ等の各種導体材料が用いられる。絶縁部７１ｂには、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等の樹脂材料、そのような樹脂材料をガラス繊維や炭素繊維に含浸した複合樹脂材料等が用いられる。
このようなパッケージ基板７１上に、半導体チップ７２が、樹脂や導電性ペースト等のダイアタッチ材７４で接着、固定され、ワイヤ７５でパッケージ基板７１に電気的に接続（ワイヤボンディング）される。パッケージ基板７１上の半導体チップ７２及びワイヤ７５は、封止層７３で封止される。封止層７３には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。
半導体パッケージ７０Ａでは、パッケージ基板７１上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層７６、多孔質導体層７７（細孔内の導体部を含み得る）、及び開口部７８ａを有する絶縁層７８が設けられる。電極層７６は、パッケージ基板７１の導体部７１ａに電気的に接続される。或いは、ここでは図示を省略するが、半導体パッケージ７０Ａのパッケージ基板７１上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、パッケージ基板７１の導体部７１ａに電気的に接続されて設けられる。
また、図２６（Ｂ）に示す半導体パッケージ７０Ｂは、パッケージ基板７１と、パッケージ基板７１上に搭載された半導体チップ７２と、半導体チップ７２を覆う封止層７３とを有する。
半導体チップ７２は、それに設けられた半田７２ａ（バンプ）でパッケージ基板７１に電気的に接続（フリップチップボンディング）される。パッケージ基板７１と半導体チップ７２との間には、アンダーフィル材７９が充填される。パッケージ基板７１上の半導体チップ７２は、封止層７３で封止される。封止層７３には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。
半導体パッケージ７０Ｂにおいても、パッケージ基板７１上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層７６、多孔質導体層７７（細孔内の導体部を含み得る）、及び開口部７８ａを有する絶縁層７８が設けられる。電極層７６は、パッケージ基板７１の導体部７１ａに電気的に接続される。或いは、ここでは図示を省略するが、半導体パッケージ７０Ｂのパッケージ基板７１上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、パッケージ基板７１の導体部７１ａに電気的に接続されて設けられる。
尚、半導体パッケージ７０Ａ及び半導体パッケージ７０Ｂのパッケージ基板７１上には、同種又は異種の複数の半導体チップ７２が搭載されてもよく、また、半導体チップ７２のほか、チップコンデンサ等の他の電子部品が搭載されてもよい。
図２７は半導体パッケージの別の構成例を示す図である。図２７（Ａ）及び図２７（Ｂ）にはそれぞれ、半導体パッケージの別例の要部断面を模式的に図示している。
図２７（Ａ）に示す半導体パッケージ８０Ａは、樹脂層８１と、樹脂層８１に埋設された同種又は異種の複数（ここでは一例として２つ）の半導体チップ８２と、樹脂層８１上に設けられた配線層８３（再配線層）とを有する。半導体パッケージ８０Ａは、擬似ＳｏＣ等とも称される。
半導体チップ８２は、その端子８２ａの配設面が露出するように樹脂層８１に埋設される。配線層８３は、Ｃｕ等の導体部８３ａ（再配線及びビア）と、導体部８３ａを覆う樹脂材料等の絶縁部８３ｂとを有する。
半導体パッケージ８０Ａでは、配線層８３上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層８４、多孔質導体層８５（細孔内の導体部を含み得る）、及び開口部８６ａを有する絶縁層８６が設けられる。電極層８４は、配線層８３の導体部８３ａに電気的に接続される。或いは、ここでは図示を省略するが、配線層８３上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、配線層８３の導体部８３ａに電気的に接続されて設けられる。
また、図２７（Ｂ）に示す半導体パッケージ８０Ｂは、上記半導体パッケージ８０Ａで述べたような構成のほか、樹脂層８１を貫通するビア８７を設けた形態の一例である。半導体パッケージ８０Ｂでは、樹脂層８１上のビア８７に対応する位置にも、上記第１〜第６の実施の形態で述べたような構成を有する電極層８４、多孔質導体層８５（細孔内の導体部を含み得る）、及び開口部８６ａを有する絶縁層８６が設けられる。或いは、ここでは図示を省略するが、上記第７の実施の形態で述べたような構成を有する多孔質導体層が設けられる。
尚、半導体パッケージ８０Ａ及び半導体パッケージ８０Ｂの樹脂層８１には、１つの半導体チップ８２、或いは同種又は異種の３つ以上の半導体チップ８２が埋設されてもよく、また、半導体チップ８２のほか、チップコンデンサ等の他の電子部品が埋設されてもよい。
図２８は回路基板の構成例を示す図である。図２８（Ａ）及び図２８（Ｂ）にはそれぞれ、回路基板の一例の要部断面を模式的に図示している。
図２８（Ａ）には、回路基板９０Ａとして、複数の配線層を含む多層プリント基板を例示している。回路基板９０Ａは、上記図７（Ａ）及び図７（Ｂ）に示したパッケージ基板７１と同様に、Ｃｕ等の導体部９１ａ（配線及びビア）と、導体部９１ａを覆う樹脂材料等の絶縁部９１ｂとを有する。
このような回路基板９０Ａ上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層９２、多孔質導体層９３（細孔内の導体部を含み得る）、及び開口部９４ａを有する絶縁層９４が設けられる。電極層９２は、導体部９１ａに電気的に接続される。或いは、ここでは図示を省略するが、回路基板９０Ａ上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、導体部９１ａに電気的に接続されて設けられる。
図２８（Ｂ）には、回路基板９０Ｂとして、ビルドアップ工法を用いて形成されるビルドアップ基板を例示している。回路基板９０Ｂは、コア基板９５と、コア基板９５上に設けられた絶縁層９６と、絶縁層９６を介して設けられた導体パターン９７と、導体パターン９７に接続されたビア９８とを有する。コア基板９５には、セラミックス材料や有機材料等が用いられる。絶縁層９６には、プリプレグ等の絶縁材料が用いられる。導体パターン９７及びビア９８には、Ｃｕ等の導体材料が用いられる。
このような回路基板９０Ｂ上に、例えば、上記第１〜第６の実施の形態で述べたような構成を有する電極層９２、多孔質導体層９３（細孔内の導体部を含み得る）、及び開口部９４ａを有する絶縁層９４が設けられる。電極層９２は、導体パターン９７及びビア９８に電気的に接続される。或いは、ここでは図示を省略するが、回路基板９０Ｂ上には、上記第７の実施の形態で述べたような構成を有する多孔質導体層が、導体パターン９７及びビア９８に電気的に接続されて設けられる。
図２５に示す半導体チップ６０Ａ，６０Ｂ、図２６及び図２７に示す半導体パッケージ７０Ａ，７０Ｂ，８０Ａ，８０Ｂ、図２８に示す回路基板９０Ａ，９０Ｂ等を、上記第１〜第７の実施の形態で述べた電子装置１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ等に採用することができる。
以下に実施例を示す。
〔実施例１〕
直径１５０ｍｍのＳｉウエハを用いた基板上に、スパッタ装置を用いて、厚さ１００ｎｍのＴｉ膜及び厚さ２００ｎｍのＣｕ膜（シード層）を形成した。その上に、フォトレジストを厚さ１０μｍで塗布し、露光装置を用いて、直径１００μｍ、ピッチ１２０μｍのパターンをアレイ状に露光した。この時の露光量は２４０ｍＪ／ｃｍ2であった。現像によりフォトレジストの開口パターン（開口部）を形成した後、光沢Ｃｕめっき液を用いて電解めっきを行い、厚さ４μｍのＣｕ層を形成した。電解めっき後、フォトレジストを除去し、Ｃｕエッチング液とＴｉエッチング液に浸漬して、フォトレジストの除去後に露出するＣｕ膜とＴｉ膜をエッチングし、Ｃｕランド（電極層）を形成した。
Ｃｕランド形成後、基板を、平均粒径０．２μｍのＰＴＦＥ粒子を含有する、浴温８５℃の無電解Ｎｉ−Ｐめっき液に浸漬し、Ｃｕランド表面に、平均細孔径０．２μｍの多孔質Ｎｉ−７％Ｐ層（多孔質導体層）を厚さ３μｍで形成した。最表層の平均細孔径は４μｍであった。
多孔質Ｎｉ−７％Ｐ層を形成した基板上に、ＰＢＯ系の樹脂材料（絶縁材料）を厚さ５μｍで塗布し、Ｃｕランドに合わせて直径２０μｍ、ピッチ１２０μｍの開口部を、露光装置を用いた露光及びその後の現像により形成し、開口部を有する樹脂層（絶縁層）を得た。この時の露光量は３００ｍＪ／ｃｍ2であった。
この樹脂層形成後の断面ＳＩＭ像が、先に示した図１３（Ａ）及び図１３（Ｂ）であり、樹脂材料が毛細管現象によって多孔質Ｎｉ−７％Ｐ層の最底部の細孔まで浸入し、多孔質Ｎｉ−７％Ｐ層（多孔質導体層１３）内に樹脂層（絶縁層１４）の一部が形成された構造が得られている。この構造に対し、２５０℃のリフローを３回行った後の断面ＳＩＭ像が、先に示した図１３（Ｃ）であり、多孔質Ｎｉ−７％Ｐ層からの樹脂層の剥離は発生していない。樹脂層と多孔質Ｎｉ−７％Ｐ層との間にアンカー効果が発現することにより、比較的脆弱とされる樹脂とＮｉの組み合わせであっても、高い密着性が得られることが確認された。
開口部を有する樹脂層の形成後、更に基板を無電解Ｃｕめっき液に浸漬し、開口部の多孔質Ｎｉ−７％Ｐ層の細孔内に、厚さ３μｍ分、Ｃｕを浸入させ、多孔質Ｎｉ−７％Ｐ層とＣｕ（導体部）とを一体化させたバリア層を形成した。大きな表面積を有する多孔質Ｎｉ−７％Ｐ層の細孔内に、毛細管現象によって無電解Ｃｕめっき液が浸入し、無電解めっきに必要な核が形成され、直径２０μｍの比較的微細な開口部から露出する多孔質Ｎｉ−７％Ｐ層の細孔内にＣｕを形成することができた。
〔実施例２〕
直径１５０ｍｍのＳｉウエハを用いた基板上に、スパッタ装置を用いて、厚さ１００ｎｍのＴｉ膜及び厚さ２００ｎｍのＣｕ膜（シード層）を形成した。その上に、フォトレジストを厚さ１０μｍで塗布し、露光装置を用いて、直径１００μｍ、ピッチ１２０μｍのパターンをアレイ状に露光した。この時の露光量は２４０ｍＪ／ｃｍ2であった。現像によりフォトレジストの開口パターン（開口部）を形成した後、光沢Ｃｕめっき液を用いて電解めっきを行い、厚さ４μｍのＣｕ層を形成した。電解めっき後、フォトレジストを除去し、Ｃｕエッチング液とＴｉエッチング液に浸漬して、フォトレジストの除去後に露出するＣｕ膜とＴｉ膜をエッチングし、Ｃｕランド（電極層）を形成した。
Ｃｕランド形成後、基板を、平均粒径０．２μｍのＰＴＦＥ粒子を含有する、浴温８５℃の無電解Ｎｉ−Ｐめっき液に浸漬し、Ｃｕランド表面に、平均細孔径０．２μｍの多孔質Ｎｉ−７％Ｐ層（多孔質導体層）を厚さ３μｍで形成した。最表層の平均細孔径は２μｍであった。
多孔質Ｎｉ−７％Ｐ層を形成した基板上に、ＰＩ系の樹脂材料（絶縁材料）を厚さ５μｍで塗布し、Ｃｕランドに合わせて直径２０μｍ、ピッチ１２０μｍの開口部を、露光装置を用いた露光及びその後の現像により形成し、開口部を有する樹脂層（絶縁層）を得た。この時の露光量は３００ｍＪ／ｃｍ2であった。
樹脂材料が毛細管現象によって多孔質Ｎｉ−７％Ｐ層の最底部の細孔まで浸入し、多孔質Ｎｉ−７％Ｐ層内に樹脂層の一部が形成された構造が得られた。この構造に対し、２５０℃のリフローを３回行っても、多孔質Ｎｉ−７％Ｐ層からの樹脂層の剥離は発生しなかった。樹脂層と多孔質Ｎｉ−７％Ｐ層との間に、アンカー効果により、高い密着性が得られることが確認された。
開口部を有する樹脂層の形成後、更に基板を無電解Ｃｕめっき液に浸漬し、開口部の多孔質Ｎｉ−７％Ｐ層の細孔内に、厚さ２．９μｍ分、Ｃｕを浸入させ、更に無電解Ａｕめっき液に浸漬し、残る厚さ０．１μｍ分のＣｕ未形成部位に、Ａｕを浸入させた。これにより、多孔質Ｎｉ−７％Ｐ層とＣｕ（第１導体部）及びＡｕ（第２導体部）とを一体化させたバリア層を形成した。直径２０μｍの比較的微細な開口部から露出する多孔質Ｎｉ−７％Ｐ層の細孔内にＣｕ及びＡｕを形成することができた。
〔実施例３〕
直径１５０ｍｍのＳｉウエハを用いた基板上に、スパッタ装置を用いて、厚さ１００ｎｍのＴｉ膜及び厚さ２００ｎｍのＣｕ膜（シード層）を形成した。その上に、フォトレジストを厚さ１０μｍで塗布し、露光装置を用いて、直径３０μｍ、ピッチ４０μｍのパターンをアレイ状に露光した。この時の露光量は２４０ｍＪ／ｃｍ2であった。現像によりフォトレジストの開口パターン（開口部）を形成した後、光沢Ｃｕめっき液を用いて電解めっきを行い、厚さ４μｍのＣｕ層を形成した。電解めっき後、フォトレジストを除去し、Ｃｕエッチング液とＴｉエッチング液に浸漬して、フォトレジストの除去後に露出するＣｕ膜とＴｉ膜をエッチングし、Ｃｕランド（電極層）を形成した。
Ｃｕランド形成後、基板を、平均粒径０．２μｍのＰＴＦＥ粒子を含有する、浴温８５℃の無電解Ｎｉ−Ｐめっき液に浸漬し、Ｃｕランド表面に、平均細孔径０．２μｍの多孔質Ｎｉ−７％Ｐ層（多孔質導体層）を厚さ３．５μｍで形成した。
多孔質Ｎｉ−７％Ｐ層を形成した基板上に、ＰＩ系の樹脂材料（絶縁材料）を厚さ３μｍで塗布し、Ｃｕランドに合わせて直径２０μｍ、ピッチ４０μｍの開口部を、露光装置を用いた露光及びその後の現像により形成し、開口部を有する樹脂層（絶縁層）を得た。
開口部を有する樹脂層の形成後、更に基板を無電解Ｎｉ−Ｂめっき液に浸漬し、開口部の多孔質Ｎｉ−７％Ｐ層の細孔内に、厚さ３．５μｍ分、無電解Ｎｉ−１％Ｂを浸入させ、多孔質Ｎｉ−７％Ｐ層とＮｉ−１％Ｂ（導体部）とを一体化させたバリア層を形成した。直径２０μｍの比較的微細な開口部から露出する多孔質Ｎｉ−７％Ｐ層の細孔内にＮｉ−１％Ｂを形成することができた。
〔実施例４〕
直径１５０ｍｍのＳｉウエハを用いた基板上に、スパッタ装置を用いて、厚さ１００ｎｍのＴｉ膜及び厚さ５００ｎｍのＣｕ膜（シード層）を形成した。その上に、フォトレジストを厚さ１０μｍで塗布し、露光装置を用いて、直径２５μｍ、ピッチ３０μｍのパターンをアレイ状に露光した。この時の露光量は２４０ｍＪ／ｃｍ2であった。現像によりフォトレジストの開口パターン（開口部）を形成した後、無光沢Ｃｕめっき液を用いて電解めっきを行い、厚さ３μｍのＣｕ層を形成した。電解めっき後、フォトレジストを除去し、Ｃｕエッチング液とＴｉエッチング液に浸漬して、フォトレジストの除去後に露出するＣｕ膜とＴｉ膜をエッチングし、Ｃｕランド（電極層）を形成した。
Ｃｕランド形成後、基板を、ポリアセチレングリコール系の添加剤を含有させた無電解Ｃｕめっき液に浸漬し、Ｃｕランド表面に、平均細孔径０．５μｍの多孔質Ｃｕ層（多孔質導体層）を厚さ３μｍで形成した。
多孔質Ｃｕ層を形成した基板上に、ＰＩ系の樹脂材料（絶縁材料）を厚さ５μｍで塗布し、Ｃｕランドに合わせて直径１５μｍ、ピッチ３０μｍの開口部を、露光装置を用いた露光及びその後の現像により形成し、開口部を有する樹脂層（絶縁層）を得た。
開口部を有する樹脂層の形成後、更に基板を無電解Ｎｉ−Ｐめっき液に浸漬し、開口部の多孔質Ｃｕ層の細孔内に、厚さ３．４μｍ分、無電解Ｎｉ−９％Ｐを浸入させ、更に無電解Ａｕめっき液に浸漬し、残る厚さ０．１μｍ分、Ａｕを浸入させた。これにより、多孔質Ｃｕ層とＮｉ−９％Ｐ（第１導体部）及びＡｕ（第２導体部）とを一体化させたバリア層を形成した。直径１５μｍの比較的微細な開口部から露出する多孔質Ｃｕ層の細孔内にＮｉ−９％Ｐ及びＡｕを形成することができた。
〔実施例５〕
直径１５０ｍｍのＳｉウエハを用いた基板上に、スパッタ装置を用いて、厚さ１００ｎｍのＴｉ膜及び厚さ２００ｎｍのＣｕ膜（シード層）を形成した。その上に、フォトレジストを厚さ１０μｍで塗布し、露光装置を用いて、直径３０μｍ、ピッチ４０μｍのパターンをアレイ状に露光した。この時の露光量は２４０ｍＪ／ｃｍ2であった。現像によりフォトレジストの開口パターン（開口部）を形成した後、光沢Ｃｕめっき液を用いて電解めっきを行い、厚さ４μｍのＣｕ層を形成した。電解めっき後、フォトレジストを除去し、Ｃｕエッチング液とＴｉエッチング液に浸漬して、フォトレジストの除去後に露出するＣｕ膜とＴｉ膜をエッチングし、Ｃｕランド（電極層）を形成した。
Ｃｕランド形成後、Ｃｕランドに合わせて平均粒径０．１μｍのＡｇ粒子を含有するＡｇペーストを塗布し、２００℃、３０分の条件で加熱し、Ｃｕランド表面に、厚さ３μｍ、平均細孔径０．１μｍの多孔質Ａｇ焼結体（多孔質導体層）を形成した。
多孔質Ａｇ焼結体を形成した基板上に、ＰＩ系の樹脂材料（絶縁材料）を厚さ４μｍで塗布し、Ｃｕランドに合わせて直径２０μｍ、ピッチ４０μｍの開口部を、露光装置を用いた露光及びその後の現像により形成し、開口部を有する樹脂層（絶縁層）を得た。
開口部を有する樹脂層の形成後、基板を無電解Ｎｉ−Ｂめっき液に浸漬し、開口部の多孔質Ａｇ焼結体の細孔内に、厚さ３μｍ分、無電解Ｎｉ−３％Ｂを浸入させ、多孔質Ａｇ焼結体とＮｉ−３％Ｂ（導体部）とを一体化させたバリア層を形成した。直径２０μｍの比較的微細な開口部から露出する多孔質Ａｇ焼結体の細孔内にＮｉ−３％Ｂを形成することができた。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１基板と、
前記第１基板の上方に設けられた多孔質の第１導体と、
前記第１導体の第１部位の表面及び細孔内に設けられ、前記第１導体の第２部位に通じる開口部を有する絶縁体と
を含むことを特徴とする電子装置。
（付記２） 前記絶縁体は、樹脂を含むことを特徴とする付記１に記載の電子装置。
（付記３） 前記第２部位の細孔内に設けられた第２導体を更に含むことを特徴とする付記１又は２に記載の電子装置。
（付記４） 前記第１導体と前記第２導体とは、半田に対する拡散係数が異なることを特徴とする付記３に記載の電子装置。
（付記５） 前記第１基板と前記第１導体との間に介在された第４導体を更に含むことを特徴とする付記１乃至４のいずれかに記載の電子装置。
（付記６） 前記第１導体は、内部よりも表層部の平均細孔径が大きい細孔分布を有することを特徴とする付記１乃至５のいずれかに記載の電子装置。
（付記７） 前記開口部に設けられ、前記第１導体に電気的に接続された半田を更に含むことを特徴とする付記１乃至６のいずれかに記載の電子装置。
（付記８） 前記第１基板と対向し、前記半田を用いて前記第１導体に電気的に接続された第２基板を更に含むことを特徴とする付記７に記載の電子装置。
（付記９） 第１基板の上方に設けられる多孔質の第１導体を形成する工程と、
前記第１導体の第１部位の表面及び細孔内に設けられ、前記第１導体の第２部位に通じる開口部を有する絶縁体を形成する工程と
を含むことを特徴とする電子装置の製造方法。
（付記１０） 前記絶縁体を形成する工程は、
前記第１部位の表面及び細孔内並びに前記第２部位の表面及び細孔内に、前記絶縁体の材料を形成する工程と、
前記第２部位の表面及び細孔内に形成された前記材料を除去する工程と
を含むことを特徴とする付記９に記載の電子装置の製造方法。
（付記１１） 前記第２部位の細孔内に第２導体を形成する工程を更に含むことを特徴とする付記９又は１０に記載の電子装置の製造方法。
（付記１２） 前記第１導体を形成する工程は、
前記第１基板を、前記第１導体の成分、及び樹脂粒子を含有するめっき液に浸漬し、無電解めっきにより、前記第１基板の上方に、前記樹脂粒子を含有する前記成分のめっき層を形成する工程と、
前記めっき層内の前記樹脂粒子を除去する工程と
を含むことを特徴とする付記９乃至１１のいずれかに記載の電子装置の製造方法。
（付記１３） 前記第１導体を形成する工程は、
前記第１基板の上方に、第１導体部を形成する工程と、
前記第１導体部上に、前記第１導体部よりも大きい平均細孔径を有する多孔質の第２導体部を形成する工程と
を含むことを特徴とする付記９乃至１２のいずれかに記載の電子装置の製造方法。
（付記１４） 前記開口部に、前記第１導体に電気的に接続される半田を形成する工程を更に含むことを特徴とする付記９乃至１３のいずれかに記載の電子装置の製造方法。
（付記１５） 第２基板を、前記第１基板と対向させ、前記半田を用いて前記第１導体に電気的に接続する工程を更に含むことを特徴とする付記１４に記載の電子装置の製造方法。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，５０，１００，１１０，１２０ 電子装置
１１，１０１ 基板
１２，６４，７６，８４，９２，１０２ 電極層
１２ａ，１０４ シード層
１３，１３Ｂ，１３Ｃ，１３Ｆ，６５，７７，８５，９３ 多孔質導体層
１３ａ 細孔
１３ｂ めっき層下層部
１３ｃ めっき層中層部
１３ｄ めっき層上層部
１３ｅ 多孔質部
１３ｆ 非多孔質部
１４，６６，７８，８６，９４，９６，１０３ 絶縁層
１４ａ，１５ａ，６６ａ，７８ａ，８６ａ，９４ａ，１０３ａ，１０５ａ 開口部
１４ｂ 絶縁材料
１５，１０５ フォトレジスト
１６Ａ，１６Ｂ，１６Ｆ，６２ａ，７１ａ，８３ａ，９１ａ 導体部
１６Ａａ 第１導体部
１６Ａｂ 第２導体部
２０ ホルダ
３０ めっき槽
３１，３３ めっき液
３２ 樹脂粒子
４０，７２ａ 半田
５１，８２ａ 端子
６０Ａ，６０Ｂ，７２，８２ 半導体チップ
６１ 半導体基板
６１ａ 素子分離領域
６２，８３ 配線層
６２ｂ，７１ｂ，８３ｂ，９１ｂ 絶縁部
６３ ＭＯＳトランジスタ
６３ａ ゲート絶縁膜
６３ｂ ゲート電極
６３ｃ ソース領域
６３ｄ ドレイン領域
６３ｅ スペーサ
６７，８７，９８ ビア
７０Ａ，７０Ｂ，８０Ａ，８０Ｂ 半導体パッケージ
７１ パッケージ基板
７３ 封止層
７４ ダイアタッチ材
７５ ワイヤ
７９ アンダーフィル材
８１ 樹脂層
９０Ａ，９０Ｂ 回路基板
９５ コア基板
９７ 導体パターン
１０６ バリア層
１０７ 表面処理層
Ｘ１ 中央部
Ｘ２ 端部

Claims (10)

  1. 第１絶縁部を有する第１基板と、
    前記第１絶縁部の上方に設けられた多孔質の第１導体と、
    前記第１導体の第１部位の表面及び細孔内に設けられ、前記第１導体の第２部位に通じる開口部を有する絶縁体と
    を含むことを特徴とする電子装置。
  2. 前記絶縁体は、樹脂を含むことを特徴とする請求項１に記載の電子装置。
  3. 前記第２部位の細孔内に設けられた第２導体を更に含むことを特徴とする請求項１又は２に記載の電子装置。
  4. 前記第１導体と前記第２導体とは、半田に対する拡散係数が異なることを特徴とする請求項３に記載の電子装置。
  5. 前記開口部に設けられ、前記第１導体に電気的に接続された半田を更に含むことを特徴とする請求項１乃至４のいずれかに記載の電子装置。
  6. 前記第１基板と対向し、前記半田を用いて前記第１導体に電気的に接続された第２基板を更に含むことを特徴とする請求項５に記載の電子装置。
  7. 第１基板の上方に設けられる多孔質の第１導体を形成する工程と、
    前記第１導体の第１部位の表面及び細孔内に設けられ、前記第１導体の第２部位に通じる開口部を有する絶縁体を形成する工程と
    を含むことを特徴とする電子装置の製造方法。
  8. 前記絶縁体を形成する工程は、
    前記第１部位の表面及び細孔内並びに前記第２部位の表面及び細孔内に、前記絶縁体の材料を形成する工程と、
    前記第２部位の表面及び細孔内に形成された前記材料を除去する工程と
    を含むことを特徴とする請求項７に記載の電子装置の製造方法。
  9. 前記第２部位の細孔内に第２導体を形成する工程を更に含むことを特徴とする請求項７又は８に記載の電子装置の製造方法。
  10. 前記第１導体を形成する工程は、
    前記第１基板を、前記第１導体の成分、及び樹脂粒子を含有するめっき液に浸漬し、無電解めっきにより、前記第１基板の上方に、前記樹脂粒子を含有する前記成分のめっき層を形成する工程と、
    前記めっき層内の前記樹脂粒子を除去する工程と
    を含むことを特徴とする請求項７乃至９のいずれかに記載の電子装置の製造方法。
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