JP6458801B2

JP6458801B2 - 半導体装置およびその製造方法

Info

Publication number: JP6458801B2
Application number: JP2016529244A
Authority: JP
Inventors: 村井　誠; 誠村井; 高岡　裕二; 裕二高岡; 佐藤　和樹; 和樹佐藤; 宏行山田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2014-06-27
Filing date: 2015-06-05
Publication date: 2019-01-30
Anticipated expiration: 2035-06-05
Also published as: JPWO2015198839A1; US10418340B2; US20170141065A1; WO2015198839A1; CN106463472B; CN106463472A

Description

本開示は、フリップチップ技術を用いた半導体装置およびその製造方法に関する。

近年、スマートフォン、タブレット、テレビやゲーム機等の映像出力を持つ機器は、表示解像度の向上が著しくなっており、それに合わせて、搭載された画像処理ＬＳＩ（Large Scale Integrated Circuit）に求められるメモリ帯域は拡大しつつある。広メモリ帯域を実現する技術としては、特許文献１にて開示されている、Chip on Chip（ＣｏＣ）等の技術が知られている。しかし、特殊なインターフェースを持つＤＲＡＭ（Dynamic Random Access Memory）や、マイクロバンプを用いた微細接続等の技術を用いるのでコストが高くなる傾向にある。そこで標準的なＤＤＲ（Double Data Rate）インターフェースのＤＲＡＭを複数使用して、画像処理ＬＳＩとＤＲＡＭ間の接続チャンネル数を増やすことでメモリ帯域を確保することが一般的に行われている。６４ビットのインターフェースがスマートフォン等でも実際に採用されており、今後も増えることが予想される。

また、半導体デバイスの微細化によってチップ内に集積可能なトランジスタ数は増加し、より多くの機能を１チップ内に集積することが可能になった。例えば、現在スマートフォンやタブレットで使用されているアプリケーションプロセッサや、デジタルテレビに内蔵されているＬＳＩは、ＣＰＵ（Central Processing Unit ）、ＧＰＵ（Graphics Processing Unit）および各種インターフェースを１チップ化したものが主に用いられている。

このようにメモリーインターフェースの多チャンネル化と、１チップへの機能集積化が進むことによって、ＬＳＩから外部へ接続する端子数はますます増加していく傾向にある。関連技術では、半導体チップとパッケージ基板間をワイヤボンディングで接続するパッケージ方法が一般的に採用されていたが、接続端子数の増加に対応するために、近年ではフリップチップと呼ばれるはんだバンプを用いて半導体チップとパッケージ基板とを接続する技術の採用が増えている。特に、フリップチップ技術の中で一般的に用いられている技術はＣ４（Controlled Collapse Chip Connection ）と呼ばれており、例えば特許文献２にて開示されている。

Ｃ４技術では、接続に用いるはんだバンプとほぼ同じ大きさのソルダレジスト開口をあらかじめパッケージ基板側に設けておき、ここにペースト状のはんだ材料を印刷しておく。そしてこの印刷したはんだ材料上にフラックスを用いて、はんだバンプをあらかじめ形成したチップを搭載し、一括リフロによってはんだを溶融させて接続を行い、チップとパッケージ基板間にアンダーフィル材料を充填して封止を行う。この技術を用いた場合、以下の理由によって端子間ピッチの微細化が困難になる。第１に、アンダーフィル材料を充填するためのチップとパッケージ基板との間のギャップを確保するためには、チップ側に形成するはんだバンプの径を大きくすることが望ましい。第２に、はんだペーストの形成が印刷工法で行われるため微細なパターンの形成が難しい。よって接続端子間のピッチは１５０〜１８０μｍ程度になり、今後の信号数の増加や、デバイスの微細化によるチップシュリンクへの対応が困難になることが予測される。

以上のような現状を鑑みて、更なる信号端子密度の増加と基板コスト低減を目的として、配線上に直接フリップチップする技術が特許文献３に開示されている。これは既存のＣ４技術ではバンプ径よりも大きなランドをパッケージ基板上に形成していたのとは対照的に、バンプ径よりも細い配線に食い込むようにバンプを押し付けて接合し、小径のバンプを用いた場合にも高い接合強度が得られるように工夫した技術である。また小径のバンプでもアンダーフィル注入に望ましい、チップとパッケージ基板との間のギャップが確保できるように、ピラーと呼ばれる金属柱上にはんだめっきを施したバンプ構造（ピラーバンプ）が一般的に用いられる。

ところで、ピラーバンプのようなはんだを含む電極を半導体チップの外周部のみに配置した場合には、半導体チップ内でのはんだを含む電極からトランジスタまでの配線抵抗が大きいために電圧降下が発生する。そこで、例えば上記の特許文献３では、半導体チップの中央部に、外周部のピラーバンプと同様な構造の電源供給用のピラーバンプをアレイ配置することが開示されている。外周部のピラーバンプは、各々パッケージ基板上の配線を介して、パッケージ基板の下層と接続するためのビアに接続されている。一方、中央部のピラーバンプも、外周部のピラーバンプと同様に、各々パッケージ基板上の配線を介して、パッケージ基板の下層と接続するためのビアに接続され、更に、下層の電源パターンまたはグランドパターンに接続されている。

特開２０１０−１９２８８６号公報米国特許第５９００６７５号明細書特開２０１２−１１９６４８号公報

しかしながら、パッケージ基板上のビアはピラーバンプよりもサイズが大きいので、上述した特許文献３のように中央部のピラーバンプの各々にビアを設ける構成では、配置可能なピラーバンプ数は限られていた。そのため、半導体チップの中央部にピラーバンプ等のはんだを含む電極を高密度に設けることは難しく、半導体チップ内での配線抵抗に起因する電圧降下は未だ十分に解消されていなかった。

従って、半導体チップの中央部にはんだを含む電極を高密度に配置し、半導体チップへの適切な電源供給を行うことが可能な半導体装置およびその製造方法を提供することが望ましい。

本開示の一実施の形態による半導体装置は、半導体チップと、半導体チップが配設されるパッケージ基板とを備え、半導体チップは、チップ本体と、チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有し、パッケージ基板は、基板本体と、基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有し、ソルダレジスト層は、基板本体の表面および複数の配線の上に連続層として設けられると共に、複数の配線の各々の上に少なくとも一つの開口を有し、少なくとも一つの開口は、少なくとも一つの開口内の配線の上面および側面の高さ方向の一部または全部を露出させ、はんだを含む複数の電極の各々は、少なくとも一つの開口内の配線の露出した部分を被覆し、はんだを含む複数の電極は、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含み、複数の第１電極および複数の第２電極は、チップ本体の中央部に、行方向および列方向の両方に交互に配置され、複数の配線は、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含むものである。

本開示の一実施の形態の半導体装置では、はんだを含む複数の電極は、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含み、複数の第１電極および複数の第２電極は、チップ本体の中央部に、行方向および列方向の両方に交互に配置されている。複数の配線は、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含む。これにより、はんだを含む複数の電極の各々に対してビアを設ける構成に比べて、パッケージ基板上のビアの個数が削減され、はんだを含む電極が高密度に配置される。よって、半導体チップ内の配線抵抗に起因する電圧降下が抑えられる。

本開示の一実施の形態による第１の半導体装置の製造方法は、チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、半導体チップをパッケージ基板に対して仮付けすることと、リフロ加熱によりはんだを含む複数の電極と複数の配線とを接続することと、半導体チップとパッケージ基板との間にアンダーフィル樹脂を注入したのちアンダーフィル樹脂を硬化させることとを含み、ソルダレジスト層を、基板本体の表面および複数の配線の上に連続層として設けると共に、複数の配線の各々の上に少なくとも一つの開口を設け、少なくとも一つの開口により、少なくとも一つの開口内の配線の上面および側面の高さ方向の一部または全部を露出させ、はんだを含む複数の電極の各々により、少なくとも一つの開口内の配線の露出した部分を被覆させ、はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、複数の第１電極および複数の第２電極を、チップ本体の中央部に、行方向および列方向の両方に交互に配置し、複数の配線を、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含んで形成するものである。

本開示の一実施の形態による第２の半導体装置の製造方法は、チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、半導体チップをパッケージ基板に対してはんだの融点以上に加熱および圧着することによりはんだを含む複数の電極と複数の配線とを接続することと、半導体チップとパッケージ基板との間にアンダーフィル樹脂を注入したのちアンダーフィル樹脂を硬化させることとを含み、ソルダレジスト層を、基板本体の表面および複数の配線の上に連続層として設けると共に、複数の配線の各々の上に少なくとも一つの開口を設け、少なくとも一つの開口により、少なくとも一つの開口内の配線の上面および側面の高さ方向の一部または全部を露出させ、はんだを含む複数の電極の各々により、少なくとも一つの開口内の配線の露出した部分を被覆させ、はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、複数の第１電極および複数の第２電極を、チップ本体の中央部に、行方向および列方向の両方に交互に配置し、複数の配線を、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含んで形成するものである。

本開示の一実施の形態による第３の半導体装置の製造方法は、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板の上に、アンダーフィル樹脂を供給することと、チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、パッケージ基板に対して位置決めすることと、半導体チップをパッケージ基板に対してはんだの融点以上に加熱および圧着することによりはんだを含む複数の電極と複数の配線とを接続すると共に、アンダーフィル樹脂を硬化させることとを含み、ソルダレジスト層を、基板本体の表面および複数の配線の上に連続層として設けると共に、複数の配線の各々の上に少なくとも一つの開口を設け、少なくとも一つの開口により、少なくとも一つの開口内の配線の上面および側面の高さ方向の一部または全部を露出させ、はんだを含む複数の電極の各々により、少なくとも一つの開口内の配線の露出した部分を被覆させ、はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、複数の第１電極および複数の第２電極を、チップ本体の中央部に、行方向および列方向の両方に交互に配置し、複数の配線を、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含んで形成するものである。

本開示の一実施の形態の半導体装置、または本開示の一実施の形態の第１ないし第３の半導体装置の製造方法によれば、はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、複数の第１電極および複数の第２電極を、チップ本体の中央部に、行方向および列方向の両方に交互に配置し、複数の配線を、複数の第１電極を相互に接続する複数の第１配線と、複数の第２電極を相互に接続する複数の第２配線とを含んで形成するようにしている。よって、半導体チップの中央部にはんだを含む電極を高密度に配置し、半導体チップへの適切な電源供給を行うことが可能となる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。

本開示の第１の実施の形態に係る半導体装置の全体構成を概略的に表す上面図である。図１に示した半導体装置の全体構成を概略的に表す断面図である。図１に示した半導体装置の一部を拡大して表す上面図である。図１に示した半導体装置の他の一部を拡大して表す上面図である。図３のＶ−Ｖ線における断面図である。図４のＶＩ−ＶＩ線における断面図である。図４のＶＩＩ−ＶＩＩ線における断面図である。開口とはんだを含む電極との位置ずれの一例を表す断面図である。本開示の第２の実施の形態に係る半導体装置の一部を拡大して表す上面図である。本開示の第３の実施の形態に係る半導体装置の一部を拡大して表す上面図である。開口に対して列方向に配線を配置した場合を模式的に表す上面図である。開口に対して斜め方向に配線を配置した場合を模式的に表す上面図である。図１１および図１２に示した配置において許容される位置ずれ量の計算結果を表すグラフである。図１１および図１２に示した配置において開口内の配線の露出面積の計算結果を表すグラフである。本開示の第４の実施の形態に係る半導体装置の一部を拡大して表す上面図である。変形例１−１に係る半導体装置の一部を拡大して表す上面図である。開口の平面形状を長方形とした場合を表す上面図である。変形例１−２に係る半導体装置の一部を拡大して表す上面図である。変形例１−３に係る半導体装置の一部を拡大して表す上面図である。図１９のＸＸ−ＸＸ線における断面図である。変形例１−４に係る半導体装置の一部を拡大して表す上面図である。変形例１−５に係る半導体装置の一部を拡大して表す上面図である。本開示の第５の実施の形態に係る半導体装置の一部を拡大して表す断面図である。本開示の第６の実施の形態に係る半導体装置の全体構成を概略的に表す上面図である。図２４に示した半導体装置の全体構成を概略的に表す断面図である。本開示の第７の実施の形態に係る半導体装置の全体構成を概略的に表す断面図である。変形例７−１に係る半導体装置の全体構成を概略的に表す断面図である。変形例７−２に係る半導体装置の全体構成を概略的に表す断面図である。第８の実施の形態に係る半導体装置の製造方法を工程順に表す断面図であり、はんだを含む電極の製造方法を工程順に表す断面図である。図２９に続く工程を表す断面図である。図３０に続く工程を表す断面図である。図３１に続く工程を表す断面図である。図３２に続く工程を表す断面図である。図３３に続く工程を表す断面図である。図３４に続く工程を表す断面図である。図３５に続く工程を表す断面図である。本開示の第９の実施の形態に係る半導体装置の製造方法を工程順に表す断面図であり、パッケージ基板と半導体チップとの接続方法を工程順に表す断面図である。図３７に続く工程を表す断面図である。図３８に続く工程を表す断面図である。図３９に続く工程を表す断面図である。本開示の第１２の実施の形態に係る半導体装置の製造方法を工程順に表す断面図である。図４１に続く工程を表す断面図である。図４２に続く工程を表す断面図である。

以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体装置；複数の第１電極および複数の第２電極を複数の第１配線および複数の第２配線により斜め方向に相互に接続する例。複数の第１配線および複数の第２配線を折れ線形状とする例。複数の第３配線の各々の上に設けられた第３開口の平面形状を略長方形とし、第３開口の長さをパッケージ基板の熱膨張係数に応じて調整する例）
２．第２の実施の形態（複数の第１配線および複数の第２配線を直線とする例）
３．第３の実施の形態（複数の第１開口および複数の第２開口を長方形とし、複数の第１配線および複数の第２配線を、複数の第１開口および複数の第２開口を斜めに横切って配置する例）
４．第４の実施の形態（第１開口および第２開口を、行方向および列方向の両方に等ピッチ配置し、複数の第１配線および複数の第２配線を、列方向に対して斜め４５度方向の直線とする例）
５．変形例１−１（第３開口の平面形状を楕円形とする例）
６．変形例１−２（第３開口内において、配線に拡幅部を設ける例）
７．変形例１−３（第３開口内において、配線に途切れ部を設ける例）
８．変形例１−４（二つの第３開口の角部に斜め切欠き部を設け、その二つの第３開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例）
９．変形例１−５（二つの第３開口の辺に斜め切欠き部を設け、その二つの第３開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例）
１０．第５の実施の形態（半導体装置；第３開口内におけるソルダレジスト層の厚みを、基板本体の表面のうち第３開口以外の領域におけるソルダレジスト層の厚みよりも小さくする例）
１１．第６の実施の形態（半導体装置；ＭＣＭ（Multi Chip Module ）の例）
１２．第７の実施の形態（半導体装置；モールド樹脂で封止する例）
１３．第８の実施の形態（半導体装置の製造方法；フラックスを用いて仮付けしたのち一括リフローを行う例）
１４．第９の実施の形態（半導体装置の製造方法；ローカルリフローの例）
１５．第１０の実施の形態（半導体装置の製造方法；熱圧着により仮付けを行う例）
１６．第１１の実施の形態（半導体装置の製造方法；ツール側の温度を固定して熱圧着を行う例）
１７．第１２の実施の形態（半導体装置の製造方法；予めパッケージ基板の上にアンダーフィル樹脂を供給する例）

（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る半導体装置の全体構成を概略的に表したものであり、図２は、この半導体装置のＩＩ−ＩＩ線における断面構成を概略的に表したものである。半導体装置１は、例えば、半導体チップ１０とパッケージ基板２０とを、はんだを含む複数の電極１３０により接続したフリップチップ型半導体装置である。半導体チップ１０とパッケージ基板２０との間には、アンダーフィル樹脂４０が設けられている。

半導体チップ１０は、図２に示したように、例えばシリコン（Ｓｉ）よりなるチップ本体１１を有し、このチップ本体１１の一方の面（素子形成面）に素子（図示せず）が設けられている。半導体チップ１０は、チップ本体１１の素子形成面１１Ａをパッケージ基板２０側に向けたフェイスダウンの姿勢で、パッケージ基板２０の中央部のチップ配設領域２０Ａに配設されている。なお、図１の上面図では半導体チップ１０のチップ外形線１０Ａを点線で表し、半導体チップ１０およびアンダーフィル樹脂４０を省略して表している。

チップ本体１１の素子形成面１１Ａには、図２に示したように、はんだを含む複数の電極１３０が設けられている。はんだを含む複数の電極１３０は、例えば、半導体チップ１０のチップ本体１１の素子形成面１１Ａの中央部および外周部に、所定の間隔および配置で設けられている。

パッケージ基板２０は、図１および図２に示したように、例えば、基板本体２１を有している。基板本体２１の表面（半導体チップ搭載面）２１Ａには、図１に示したように、チップ配設領域２０Ａおよび複数の配線１５０が設けられている。複数の配線１５０の各々の端部にはビア２２が設けられている。基板本体２１の裏面２１Ｂには、図２に示したように、はんだボール２３が設けられている。なお、図２の断面図では、複数の配線１５０は省略している。

基板本体２１は、例えば、樹脂基板（図示せず）、銅（Ｃｕ）などの配線層（図示せず）、ソルダレジスト層（図示せず）などを含む積層構造を有しているが、その構成は特に限定されない。

複数の配線１５０は、例えば、複数の第１配線１５１および複数の第２配線１５２と、複数の第３配線１５３とを有している。

複数の第１配線１５１および複数の第２配線１５２は、半導体チップ１０への電源供給を行うものであり、例えば、チップ配設領域２０Ａの内側に斜め方向に並列配置されている。

複数の第３配線１５３は、半導体チップ１０への信号の入出力を行うものであり、例えば、チップ配設領域２０Ａの外周部から基板本体２１の外側に向かって伸びている。複数の第３配線１５３は、例えば、チップ配設領域２０Ａの各辺においては互いに平行に配置され、基板本体２１の外側の領域では放射状に広がっている。なお、複数の第３配線１５３は、チップ配設領域２０Ａの外周部から基板本体２１の内側に向かって伸びていてもよい。

ビア２２は、複数の配線１５０の各々の端部（第１配線１５１の両端部、第２配線１５２の両端部、および第３配線１５３の一端部（第１端部））とはんだボール２３との間に、パッケージ基板２０の基板本体２１を貫通して設けられている。ビア２２は、半導体チップ１０からはんだを含む複数の電極１３０および複数の配線１５０を用いて引き出された各端子を、パッケージ基板２０の表面（半導体チップ搭載面）２１Ａから裏面２１Ｂ（はんだボール２３側）へ伝達するものである。本実施の形態では、はんだを含む複数の電極１３０のサイズと比較して、パッケージ基板２０上に形成するビア２２のサイズは大きい。そのため、例えば第３配線１５３については、図１に示したように、半導体チップ１０からはんだを含む複数の電極１３０を用いて引き出した各端子を、パッケージ基板２０上で複数の第３配線１５３を用いて基板本体２１の外周部に引き出して、複数の第３配線１５３の配線間ピッチを緩め、更にビア２２を用いてパッケージ基板２０のはんだボール２３側に引き出している。

はんだボール２３は、半導体チップ１０への信号の入出力および電源供給を行うものである。

アンダーフィル樹脂４０は、はんだを有する複数の電極１３０と複数の配線１５０との接合部を保護するものであり、半導体チップ１０とパッケージ基板２０との間に充填されている。アンダーフィル樹脂４０には、熱膨張係数を調整する目的でフィラーが分散されていることが好ましい。フィラーとしては、例えば、球状の酸化シリコンが用いられる。アンダーフィル樹脂４０の熱膨張係数は、例えば、１０〜５０ｐｐｍ／℃程度に調整されていることが望ましい。

図３は、図１に示した半導体装置１の一部を拡大して表したものであり、具体的には、チップ配設領域２０Ａ内の三本の第１配線１５１および三本の第２配線１５２の平面構成を表している。なお、図３の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略している。

図４は、図１に示した半導体装置１の他の一部を拡大して表したものであり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）の、チップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図４の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。

パッケージ基板２０は、基板本体２１の表面２１Ａに、複数の配線１５０と共に、ソルダレジスト層２４を有している。ソルダレジスト層２４は、例えば、ネガ型感光性の永久レジスト材により構成されている。

ソルダレジスト層２４は、基板本体２１の表面２１Ａおよび複数の配線１５０の上に連続層として設けられると共に、複数の配線１５０の各々の上に少なくとも一つの開口１６０を有している。各開口１６０内では、はんだを含む複数の電極１３０と複数の配線１５０とがそれぞれ接合されており、これにより半導体チップ１０とパッケージ基板２０とが接続されている。なお、図３および図４では、ソルダレジスト層２４が設けられている領域に薄い網掛けを付して表している。

このように連続層として設けられたソルダレジスト層２４に部分的に開口１６０を設けることによって、隣接する複数の配線１５０を確実に絶縁することが可能になる。よって、４０μｍ程度の狭いピッチで配線１５０を配置した場合にも、ある配線１５０に接続されるはんだを含む電極１３０と隣接する配線１５０とが接触するおそれを小さくし、ショートの発生を抑えることが可能となる。

また、部分的にソルダレジスト層２４の開口１６０を設けることによって、パッケージ基板２０上でソルダレジスト層２４は連続しており分断されていない。従って、複数の配線１５０の剥離を抑えると共に、ソルダレジスト層２４自体の剥離も抑えることが可能となる。

次に、図３に示したチップ配設領域２０Ａ内の構成について説明する。

はんだを含む複数の電極１３０は、例えば、複数の第１電極１３１と、複数の第２電極１３２とを有している。複数の第１電極１３１は、第１の電位（例えば、電源電位）を供給するものであり、複数の第２電極１３２は、第１の電位とは異なる第２の電位（例えば、グランド電位）を供給するものである。複数の第１電極１３１および複数の第２電極１３２は、チップ本体１１の中央部に、行方向Ｘおよび列方向Ｙの両方に交互に配置されている。つまり、複数の第１電極１３１および複数の第２電極１３２は市松配置され、隣接するはんだを含む電極１３０が互いに異なる電位を供給するようになっている。複数の第１配線１５１は、複数の第１電極１３１を相互に接続している。複数の第２配線１５２は、複数の第２電極１３２を相互に接続している。これにより、この半導体装置１では、半導体チップ１０の中央部にはんだを含む電極１３０を高密度に配置し、半導体チップ１０への適切な電源供給を行うことが可能となっている。

すなわち、パッケージ基板２０上のビア２２は、はんだを含む電極１３０よりもサイズが大きいので、各配線１５０にビア２２を設ける構造では、はんだを含む電極１３０の配置可能な個数が減少する。例えばはんだを含む電極１３０は直径４０μｍ以下、８０μｍピッチで十分製造可能であるが、一般的なパッケージ基板上のレーザービアはランド径で１５０μｍ程度、ビアピッチは１８０μｍ以上となることがある。更にパッケージ基板２０を低コスト化するためにドリルビアを用いた場合にはランド径で２５０μｍ、ビアピッチで５００μｍ程度となる場合もある。そのため、各配線１５０にビア２２を設けると、はんだを含む電極１３０の個数が削減され、半導体チップ１０内への電力供給不足や、半導体チップ１０への設計制約等が発生する可能性がある。

本実施の形態では、複数の第１配線１５１により複数の第１電極１３１を相互に接続し、複数の第２配線１５２により複数の第２電極１３２を相互に接続している。このように、同じ電位を供給する複数の第１電極１３１（または複数の第２電極１３２）を複数の第１配線１５１（または複数の第２配線１５２）で相互に接続することによって、各配線１５０にビア２２を設ける場合と異なり、半導体チップ１０の供給電圧に関する設計制約が許す限り、パッケージ基板２０上のビア２２の個数を削減することが可能となる。よって、パッケージ基板２０の製造コストや検査コストの増加を抑えることも可能となる。

また、はんだを含む電極１３０の配置可能な個数を増やすことが可能となり、半導体チップ１０内部の配線設計制約を緩和することが可能になる。つまり、半導体チップ１０内でははんだを含む電極１３０からトランジスタまでの配線抵抗が大きいために電圧低下が発生するが、半導体チップ１０に対して電力供給を行うはんだを含む電極１３０の単位面積当たりの数を増やすことによって、半導体チップ１０内での抵抗増加を抑えることが可能になる。これは、半導体チップ１０内の配線に対して、パッケージ基板２０上の配線１５０は断面積が数十倍〜数百倍に至り配線抵抗が非常に低いためである。

更に、はんだを含む電極１３０の数を増やすことにより、はんだを含む電極１３０の一つあたりに流れる電流量を小さくし、これによりエレクトロマイグレーション現象を抑制し、信頼性を維持することが可能となる。特に、図１に示したパッケージ基板２０の外周部の第３配線１５３を高密度に配置するために、はんだを含む電極１３０を微細化する場合に好適である。

なお、はんだを含む電極１３０の数を増やすことによってショートが発生しやすくなるおそれがあるが、ソルダレジスト層２４には個別に開口１６０が設けられ、はんだを含む電極１３０と配線１５０との接合部以外の露出は回避されている。これにより、製造時に発生する可能性のある配線間ショートや、配線間のイオンマイグレーションといった信頼性上の問題を防止することが可能になる。

加えて、半導体チップ１０内の上層配線では、各層ごとに方向を９０度回転させた配線を使用することが一般的であり、複数の第１電極１３１と複数の第２電極１３２とが行方向Ｘおよび列方向Ｙの両方で交互に配置されるように調整することは容易である。これにより、行方向Ｘおよび列方向Ｙのいずれについても電源電位とグランド電位とを交互に供給することが可能となり、より均一な電力供給が可能となる。

複数の第１配線１５１は、例えば図３に示したように、複数の第１電極１３１を行方向Ｘおよび列方向Ｙに対して斜め方向ＤＳに相互に接続していることが好ましい。同様に、複数の第２配線１５２は、複数の第１配線１５１と平行に、複数の第２電極１３２を斜め方向ＤＳに相互に接続していることが好ましい。

開口１６０は、例えば図３に示したように、複数の第１開口１６１と、複数の第２開口１６２とを有している。複数の第１開口１６１は、複数の第１配線１５１の各々の上に設けられている。複数の第１配線１５１の各々には、複数の第１開口１６１を介して、複数の第１電極１３１が接続されている。同様に、複数の第２開口１６２は、複数の第２配線１５２の各々の上に設けられている。複数の第２配線１５２の各々には、複数の第２開口１６２を介して、複数の第２電極１３２が接続されている。

複数の第１配線１５１は、例えば図３に示したように、複数の第１開口１６１の各々に対して列方向Ｙに交差する縦線部１５１Ａと、縦線部１５１Ａどうしを斜め方向ＤＳにつなぐ斜線部１５１Ｂとの折れ線形状を有している。同様に、複数の第２配線１５２は、複数の第２開口１６２の各々に対して列方向Ｙに交差する縦線部１５２Ａと、縦線部１５２Ａどうしを斜め方向ＤＳにつなぐ斜線部１５２Ｂとの折れ線形状を有している。

なお、複数の第１配線１５１および複数の第２配線１５２の構成は、図３に示した例に限られるものではない。他の例については、後述の第２ないし第４の実施の形態で説明する。

以下、図４に示したパッケージ基板２０の外周部近傍の構成について説明する。

はんだを含む複数の電極１３０は、例えば、複数の第３電極１３３（１３３Ａ，１３３Ｂ）を有している。複数の第３電極１３３は、半導体チップ１０への信号の入出力を行うものである。

開口１６０は、複数の第３配線１５３の各々の上に設けられた第３開口１６３（１６３Ａ，１６３Ｂ）を有している。複数の第３電極１３３の各々は、第３開口１６３を介して、第３開口１６３内の第３配線１５３に接続されている。

複数の第３配線１５３の各々は、例えば、一定の幅Ｗ５０で設けられている。第３開口１６３は、例えば、複数の第３配線１５３の各々の他端部（第２端部）の上に、長方形または略長方形に設けられている。

隣り合う第３開口１６３は、複数の第３配線１５３の配線間ピッチＰ１５３を狭くするために、複数の第３配線１５３の長手方向ＤＬにおいて互いに位置をずらして配置されている（いわゆる千鳥配置）ことが好ましい。

図５は、図３のＶ−Ｖ線における第１開口１６１および第２開口１６２の断面構成を表したものである。図６は、図４のＶＩ−ＶＩ線における第３開口１６３の断面構成を表したものである。

開口１６０は、例えば、開口１６０内の配線１５０の上面５３および側面５４の高さ方向の全部を露出させている。はんだを含む複数の電極１３０の各々は、開口１６０内の配線１５０の露出した部分（配線１５０の上面５３および側面５４のうち開口１６０内に露出した部分）を被覆している。換言すれば、開口１６０は、開口１６０内の配線１５０の上面５３および側面５４が露出するように設けられている。開口１６０の開口端６１は、開口１６０内の配線１５０の側面５４よりも外側に位置している。はんだを含む電極１３０の径ｄは、配線１５０の幅Ｗ５０よりも大きく、はんだを含む電極１３０は、配線１５０を包み込み、あるいは取り囲むように接続されている。

このようにすることにより、はんだを含む電極１３０と配線１５０との接続面積を拡大し、はんだを含む電極１３０と配線１５０との接合部を平面ではなく三次元形状とすることが可能となる。その結果、半導体チップ１０の実装時の加熱、セットライン実装時のリフロやデバイス動作時の発熱によって、半導体チップ１０とパッケージ基板２０との熱膨張係数差に起因する熱応力が接合部に加わった場合にも、接合部に発生した金属間化合物が破壊することを抑え、信頼性を高めることが可能となる。

はんだを含む複数の電極１３０の各々は、例えば、チップ本体１１の側から、柱状金属層３１と、はんだ層３２とを順に有していることが好ましい。柱状金属層３１は、はんだ層３２を構成するはんだよりも高い融点をもつ金属により構成されていることが好ましい。このようにすることによって、既存のＣ４技術で用いられるようなはんだバンプ接続と比較して、はんだ材料の使用がはんだを含む電極１３０の先端部分に限定される。そのため、はんだが溶融して表面張力のために球形になった場合でも、はんだを含む電極１３０の径ｄはほぼ柱状金属層３１の径に限定される。従って、はんだを含む複数の電極１３０の電極間ピッチを狭くすることが可能である。

柱状金属層３１は、例えば、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、はんだ層３２は、例えば、スズ（Ｓｎ）またはＳｎ−Ａｇにより構成されていることが好ましい。

柱状金属層３１を銅により構成することによって、銅は熱伝導性に優れるため、半導体装置１の放熱性をより向上させることが可能となる。また、銅ははんだ材料と強度に優れた合金を形成するため、より接続強度に優れた電極構造を実現することが可能となる。

はんだ層３２をスズまたはＳｎ−Ａｇにより構成することによって、柱状金属層３１を銅とした場合にははんだ層３２中に銅が拡散し、はんだ層３２がスズの場合にはＳｎ−Ｃｕ合金、はんだ層３２がＳｎ−Ａｇの場合にはＳｎ−Ａｇ−Ｃｕ合金を形成する。これらははんだ材料として安定して機械的特性に優れることが知られており、より強度と信頼性に優れた接続構造を実現することが可能となる。

あるいは、柱状金属層３１は、例えば、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、はんだ層３２は、例えば、インジウム（Ｉｎ）またはＩｎ−Ａｇにより構成されていることが好ましい。この場合、柱状金属層３１については上記と同様である。また、はんだ層３２をインジウムまたはＩｎ−Ａｇにより構成することにより、低融点化が可能となり、組立プロセス中に発生する熱応力を低減し、より歩留や信頼性に優れた構造を実現することが可能となる。

柱状金属層３１の高さＨ３１は、はんだ層３２の高さＨ３２よりも大きいことが好ましい。柱状金属層３１の高さＨ３１の分だけ、はんだの量が少ないにもかかわらず、半導体チップ１０とパッケージ基板２０との間のギャップＧを稼ぐことができる。よって、はんだを含む複数の電極１３０をより狭ピッチで形成すると共に、アンダーフィル樹脂４０の注入を容易とすることが可能となる。

開口１６０は、はんだ層３２で充填されていることが好ましい。仮に開口１６０内にはんだで充填されない微小な開口部が残ってしまった場合には、後の工程でその微小な開口部にアンダーフィル樹脂４０を充填することは困難であり、ボイドとなってしまう可能性がある。その場合には、ボールアタッチや二次実装のリフロ工程でボイド中の空気が膨張して接合不良を引き起こし、あるいはボイドに沿って溶融したはんだが流出して隣接する配線１５０間のショートを発生させるおそれがある。開口１６０をはんだ層３２で充填することにより、ボイドの発生またはボイドに起因する接合不良あるいはショートを抑え、歩留や信頼性の低下を抑えることが可能となる。

はんだ層３２の体積は、開口１６０の容積よりも大きいことが好ましい。これにより、開口１６０をはんだ層３２で確実に充填することが可能になる。また、はんだ層３２の体積を、開口１６０の容積よりも大きくすることにより、十分なはんだ量を得ることができ、はんだを含む電極１３０と配線１５０との接合部を良好な形状にすることが可能となる。よって、はんだを含む電極１３０と配線１５０との接合部の形状がいびつになり、一部がくびれた形状となることが抑えられる。従って、はんだ層３２への応力集中を回避して、接合部の機械的強度を高めることが可能となる。

半導体チップ１０のチップ本体１１の素子形成面１１Ａには、アルミニウム（Ａｌ）よりなるパッド１３が設けられている。柱状金属層３１は、パッド１３と、柱状金属層３１の側から順に導電薄膜およびバリア膜を介して電気的に接続されているが、図５および図６では省略されている。導電薄膜としては例えば銅（Ｃｕ）が、バリア膜としては例えばＴｉＷが、スパッタによって形成されている。半導体チップ１０のチップ本体１１の素子形成面１１Ａのうちパッド１３が設けられている領域以外の領域は、パッシベーション膜１４で被覆されている。なお、半導体チップ１０には、パッド１３およびパッシベーション膜１４以外にも配線層や拡散層などが形成されているが、図５および図６では省略されている。

複数の配線１５０は、パッケージ基板２０の最表層の配線である。なお、図５および図６には、パッケージ基板２０の基板本体２１として、複数の配線１５０の直下に設けられた絶縁層２１Ｃの単層構造を表しているが、基板本体２１は絶縁層２１Ｃ以外の層を含む積層構造であってもよい。

複数の配線１５０の各々は、主として銅（Ｃｕ）により構成された金属配線層５１と、金属配線層５１の表面のうち開口１６０内に露出した領域を覆う表面被膜５２とを有していることが好ましい。表面被膜５２を設けることにより、はんだ濡れ性を上げ、金属配線層５１の表面にはんだが濡れ広がることを促進できる。その結果、後述するように開口１６０を開口１６０内の配線１５０の長手方向ＤＬに長い平面形状とした場合に、はんだが開口１６０内の配線１５０の露出した部分の全体に濡れ広がりやすくなり、接合強度を高める効果をより確実に発揮することが可能となる。

表面被膜５２は、例えば、Ｎｉ−Ａｕめっき層またはＮｉ−Ｐｄ−Ａｕめっき層により構成されていることが好ましい。表面被膜５２のニッケルとはんだ層３２とが合金層を形成するので、配線１５０とはんだとが過度に合金層を形成して配線１５０がはんだに食われて消失し断線することや、はんだが配線１５０とパッケージ基板２０の絶縁層２１Ｃとの間に侵入して配線１５０の密着強度が低下し、配線１５０が剥離し断線することが抑えられる。また、はんだ層３２が表面被膜５２の金と反応することで濡れ性が改善し、配線１５０との未接合を防止することが可能となる。また、露出した配線１５０に沿ってはんだが濡れ広がることによってはんだを含む電極１３０と配線１５０との接合部の面積を安定して増やすことが可能となる。特に無電解めっきとすることによって、表面被膜５２の厚みばらつきを抑えることが可能になり、より接合部の信頼性が高い構造を実現することが可能となる。

図７は、図４のＶＩＩ−ＶＩＩ線における第３開口１６３の断面構成を表したものである。第３開口１６３は、図４および図７に示したように、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状を有し、第３開口１６３の長さＬは、パッケージ基板２０の熱膨張係数に応じて調整されている。これにより、第３開口１６３と第３電極１３３との位置ずれの影響を緩和し、隣接する第３配線１５３間のショートを抑えることが可能となっている。

このように第３開口１６３を第３開口１６３内の第３配線１５３の長手方向ＤＬに沿って細長く設けることによって、得られる効果は以下のように考えられる。はんだを含む電極１３０と配線１５０とを接続させるためには、加熱してはんだを溶融させる。その際に半導体チップ１０の熱膨張係数と、配線１５０および絶縁層２１Ｃを含むパッケージ基板２０の熱膨張係数が異なるために、ソルダレジスト層２４の開口１６０と、半導体チップ１０上のはんだを含む電極１３０とは、設計値すなわち室温での相対位置からはずれが生じてしまう。一般的にパッケージ基板２０の熱膨張係数は、半導体チップ１０の熱膨張係数よりも大きいために、はんだが溶融するような温度では図８に示したような位置ずれが発生する。

本実施の形態では、第３開口１６３は、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状を有しており、第３開口１６３の長さＬは、パッケージ基板２０の熱膨張係数に応じて調整されている。これにより、図８に示したようにソルダレジスト層２４上にはんだ層３２が乗り上げて隣接する第３電極１３３との間でショートが発生することを抑えることが可能となる。また、複数の第３配線１５３は、配線間ピッチをビア２２のピッチまで緩和するために、図１に示したように、チップ配設領域２０Ａの外周部から基板本体２１の外側に向かって伸びていくように配置されている。このような複数の第３配線１５３の配置と、第３開口１６３を第３開口１６３内の第３配線１５３の長手方向ＤＬに沿って細長くすることとが相俟って、上述したショート抑制の効果が発揮される。

更に、第３開口１６３を特定の方向に沿って選択的に、すなわち第３開口１６３内の第３配線１５３の長手方向ＤＬに沿って選択的に大きくすることによって、複数の第３配線１５３の間隔を広げずにショート防止の効果は維持したまま、加熱時の位置ずれに対応した構造を実現できる。

加えて、はんだ層３２と配線１５０が合金層を形成する面積を広げることが可能となり、より接合強度を高め、歩留や信頼性を向上させることが可能となる。

なお、図６および図７において、配線１５０（第３配線１５３）の幅Ｗ５０はそれぞれ例えば１５μｍである。配線１５０（第３配線１５３）の配線間ピッチＰ５０は、例えば４０μｍである。配線１５０（第３配線１５３）の高さＨ５０は、例えば１５μｍである。第３開口１６３の幅Ｗは、例えば４０μｍであり、第３開口１６３の長さＬは、例えば６０μｍである。柱状金属層３１の高さＨ３１は、例えば４０μｍである。柱状金属層３１は、例えば円柱状であり、直径ｄは例えば４０μｍである。はんだ層３２の高さＨ３２は、例えば１８μｍである。半導体チップ１０とパッケージ基板２０との間のギャップＧ（半導体チップ１０のパッシベーション膜１４からパッケージ基板２０のソルダレジスト層２４までの距離）は、例えば、少なくとも４０μｍまたはそれ以上である。

第３開口１６３の長さＬは、例えば、以下の式１を満たすことが好ましい。

Ｌ＞（ａ−３．５）＊Ｄ＊（Ｔ−２５）＊１０^-6＋ｄ・・・式１
（式１において、Ｌは、第３開口１６３の長さ（ｍｍ）、ａは、パッケージ基板２０の等価熱膨張係数（ｐｐｍ／℃）、Ｄは、第３開口１６３の中心のパッケージ基板２０の中心からの距離（ｍｍ）、Ｔは、はんだの融点（℃）、ｄは、はんだを含む電極１３０の径をそれぞれ表す。）

以下、この式１についてより詳細に説明する。

パッケージ基板２０の熱膨張係数は、次の式２で定義される等価熱膨張係数ａでおおよそ代替できることが知られている（参考文献：「熱物性ハンドブック」、日本熱物性学会、１９９０年、ｐｐ．２８５−２８９）。

ａ＝Σ（厚み＊弾性率＊ＣＴＥ）／Σ（厚み＊弾性率）・・・式２

ここで“Σ”は、パッケージ基板２０を構成する全ての材料について合計することを示し、ＣＴＥとは各材料の熱膨張係数である。はんだ層３２を構成しているはんだがＳｎ−Ａｇの場合、融点は２２１度であり、如何なる接合プロセスを使用した場合にも、少なくともパッケージ基板２０ははんだの融点近辺までは加熱される。よって、常温状態からのパッケージ基板２０とはんだ層３２との位置ずれ量ΔＬは、室温を２５度と考えると次の式３で定義することができる。

ΔＬ＝（ａ−３．５）＊（２２１−２５）＊１０^-6＊Ｄ・・・式３

ここで、“Ｄ”はパッケージ基板２０の中心から接続部（第３開口１６３の中心）までの距離を示す。３．５は、半導体チップ１０の主な構成材料であるシリコン（Ｓｉ）の熱膨張係数である。よって、第３開口１６３の長さＬとしては少なくとも次の式４で示される以上の大きさとすることによって、はんだ接続時に加熱した場合にも、はんだの大部分を第３開口１６３内に収めることが可能となる。

Ｌ＞（ａ−３．５）＊（２２１−２５）＊Ｄ＊１０^-6＋ｄ・・・式４

ここで“ｄ”は、はんだを含む複数の電極１３０の各々の径、すなわち柱状金属層３１の径である。第３開口１６３の長さＬの最大値は、前述したように第３開口１６３がはんだ層３２で充填されるように、はんだ層３２のめっき体積、第３開口１６３の幅Ｗ、第３配線１５３の幅Ｗ５０を考慮した上で調整されることが望ましい。

例として、表１に示したような構成でパッケージ基板２０を作製する場合を想定し、第３開口１６３の長さＬを計算する。

パッケージ基板はビルドアップ４層基板であり、コア材としてガラスクロス入りエポキシ材料（日立化成：７００ＧＲ）、ビルドアップ材はＡＢＦフィルム材料（味の素ファインテクノ：ＧＸ９２）、ソルダレジスト（太陽インキ：ＡＵＳ７０３）、配線層は銅で形成されている。コア材の厚みを８００μｍ、ビルドアップ層の厚みを３５μｍ、ソルダレジスト厚を２０μｍとし、表層の配線層厚を１５μｍ、コア層の配線層厚を２５μｍとする。各材料の弾性率と熱膨張係数（ＣＴＥ）は表１に示したとおりである。柱状金属層３１が配置される位置は、例えば半導体チップ１０のＩ／Ｏパッドであるパッド１３が１０ｍｍ□のエリアに並んだ場合を想定し、最も熱膨張が大きくなる角部（コーナー部）を考えると、Ｄ＝約７．０６ｍｍとなる。

これらのパラメータを用いて式２から等価熱膨張係数ａを求めると約１０．５ｐｐｍ／℃となる。半導体チップ１０をはんだ層３２を用いて複数の配線１５０と接続する工程において加わる温度をＳｎ−Ａｇ系はんだの融点の２２１度とすると、その結果、式３から求まる位置ずれ量ΔＬの最大値は９．７５μｍとなる。今、柱状金属層３１の径ｄは４０μｍのため、式４から第３開口１６３の長さＬは、少なくとも４９．７５μｍまたはそれ以上であることが望ましい。そこで、第３開口１６３の長さＬを例えば５５μｍと設計する。

第３開口１６３の容積は、第３配線１５３が占める体積を除いて計算すると、３１６２５μｍ³ である。そこではんだ層３２の体積がこれを超えるように第３電極１３３の設計を行うと、はんだ層３２のめっき厚としては２５．２μｍ以上となる。実際にはめっき厚にはばらつきが発生するため、これを考慮して第３電極１３３の設計を行う。

なお、第５の実施の形態において後述するように、ソルダレジスト層２４をパッケージ基板２０の絶縁層２１Ｃが露出するまで開口せずに現像を途中で止めることによって、はんだ層３２のめっき厚を薄くすることも可能になる。

この半導体装置１の製造方法については、第８ないし第１２の実施の形態で説明する。

この半導体装置１では、ソルダレジスト層２４の第３開口１６３は、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状を有しており、第３開口１６３の長さＬは、パッケージ基板２０の熱膨張係数に応じて調整されている。よって、組立プロセス中にはんだ接合のために加熱された際に、半導体チップ１０とパッケージ基板２０との熱膨張係数差に起因して、第３開口１６３と第３電極１３３との位置ずれが生じた場合にも、ソルダレジスト層２４上にはんだ層３２が乗り上げてしまうおそれが小さくなる。よって、第３開口１６３と第３電極１３３との位置ずれの影響が緩和され、隣接する第３配線１５３間のショートが抑えられる。

このように本実施の形態では、はんだを含む複数の電極１３０を、第１の電位を供給する複数の第１電極１３１と、第１の電位とは異なる第２の電位を供給する複数の第２電極１３２とを含んで形成し、複数の第１電極１３１および複数の第２電極１３２を、チップ本体１０の中央部に、行方向Ｘおよび列方向Ｙの両方に交互に配置し、複数の配線１５０を、複数の第１電極１３１を相互に接続する複数の第１配線１５１と、複数の第２電極１３２を相互に接続する複数の第２配線１５２とを含んで形成するようにしている。よって、半導体チップ１０の中央部にはんだを含む電極１３０を高密度に配置し、半導体チップ１０への適切な電源供給を行うことが可能となる。特に、大型化した半導体チップ１０における電源供給を改善し、より信頼性に優れたフリップチップ型の半導体装置１を実現することが可能となる。

また、半導体チップ１０上のはんだを含む複数の電極１３０のすべて、つまり第１電極１３１，第２電極１３２および第３電極１３３を同じサイズ（径、高さ）で設計することが可能となり、形状ばらつきを抑えて組立てやすさを向上させることが可能となる。

更に、複数の第１電極１３１および複数の第２電極１３２を、チップ本体１０の中央部に、行方向Ｘおよび列方向Ｙの両方に交互に配置（市松配置）することによって、半導体チップ１０側の電源設計を容易にすることが可能となる。

加えて、ソルダレジスト層２４を、基板本体２１の表面および複数の配線１５０の上に連続層として設け、複数の配線１５０の各々の上に部分的に開口１６０を設けるようにしたので、ソルダレジスト層２４が複数の配線１５０から剥離してショート抑制や配線保護の機能を失うことを未然に防止することが可能となる。

更にまた、ソルダレジスト層２４を連続層として設けることによって、はんだを含む電極１３０と配線１５０との接合部と隣接する配線１５０との間にはソルダレジスト層２４が介在することとなり、配線間ピッチＰ５０を狭めてもショートの発生が抑えられる。よって、配線間ピッチＰ５０を狭くしてより高密度な半導体チップ１０とパッケージ基板２０との接続構造を実現することが可能となる。その結果、半導体チップ１０の高機能化やインターフェースの広帯域化に対応した、フリップチップ構造を低コストに実現可能となる。

加えてまた、ソルダレジスト層２４を連続層として設けることにより、はんだが過度に配線１５０に沿って濡れ広がり、はんだの体積が不足して、はんだを含む電極１３０と配線１５０との接合部の形状がいびつになって、機械的強度が低下することを未然に防止することが可能となる。

更にまた、本実施の形態では、複数の配線１５０を、チップ配設領域２０Ａの外周部から基板本体２１の外側に向かって伸ばすと共にチップ配設領域２０Ａの各辺においては互いに平行に配置するようにしている。よって、はんだを含む電極１３０と複数の配線１５０との接合部から複数の配線１５０をパッケージ基板２０の外側に直接引き出すことが可能であり、プリソルダ形成も不要となる。既存のＣ４技術のように配線１５０を微細化してランドの間を通したり、ランドからビアを介して下層に配線したりすることも不要である。従って、大幅に基板コストを低減することが可能となる。

加えてまた、開口１６０を、開口１６０内の配線１５０の上面５３および側面５４の高さ方向の一部または全部を露出させるように設けるようにしたので、はんだ層３２と配線１５０とが合金層を形成する面積を広くすることが可能となる。それだけでなく、生成された合金層は、既存のランド−はんだ間接続のような二次元方向に加えて、配線１５０の厚み方向である三次元方向にも広がることによって、より接合強度に優れた構造を提供することが可能になる。

更にまた、ソルダレジスト層２４の第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状とし、第３開口１６３の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整するようにしたので、第３開口１６３と第３電極１３３との位置ずれの影響を緩和し、隣接する第３配線１５３間のショートを抑えることが可能となる。特に、一つの半導体チップ１０内に複数の機能が統合されチップサイズが大型化した場合や、はんだを含む電極１３０の径ｄを縮小し、かつ微細なピッチで配線１５０に接続する工法を採用する場合に好適である。

加えてまた、第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状としたので、隣接する第３配線１５３の表面を露出させずに、接続対象の第３配線１５３のみソルダレジスト層２４からの露出面積を増やすことが可能となる。その結果、第３電極１３３と第３配線１５３との接合面積を拡大し、接合部の機械的強度を増加させることが可能となる。つまり、接合時の加熱によって発生する熱応力に対して破壊を抑え、半導体チップ１０が動作する際の温度サイクルに対しても機械的強度に優れた、歩留や信頼性の高いフリップチップ型半導体装置１を提供することが可能となる。

更にまた、第３開口１６３の長さＬを、式１に基づいて設定するようにしたので、はんだを含む電極１３０と配線１５０を接合する際にはんだの融点程度まで加熱された際にも、はんだ層３２がソルダレジスト層２４上に乗り上げて隣接する第３配線１５３間でショートが発生することを抑えることが可能となる。

これは、半導体チップ１０とパッケージ基板２０のフリップチップ接合中だけではなく、後のＢＧＡボールアタッチのリフロ工程や、セットラインでのマザーボードへ実装する際に加熱が行われた際にも同様の効果が得られる。つまり、半導体装置１がはんだの融点以上まで加熱されると半導体チップ１０とパッケージ基板２０はそれぞれ熱膨張し、更にアンダーフィル樹脂４０はガラス転移温度を超えて柔らかくなり、はんだ層３２も溶融する。そのため、はんだ層３２が溶融した状態で柱状金属層３１が開口１６０を超えてソルダレジスト層２４上に位置する可能性がある。柱状金属層３１とともに移動したはんだ層３２の一部はソルダレジスト層２４上に乗り上げるため、隣接する配線１５０とショートを引き起こす可能性があり、ショートに至らない場合にも冷却過程では、はんだを含む電極１３０と配線１５０との接合部の形状がいびつになっているために、熱応力で破壊を起こす可能性がある。

よって、第３開口１６３の長さＬを、式１に基づいて設定することにより、このような熱膨張係数に起因するはんだを含む電極１３０の位置ずれに起因する上記のような問題を未然に回避し、歩留と信頼性に優れた構造を実現することが可能となる。

なお、上記第１の実施の形態では、ソルダレジスト層２４の第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状とし、第３開口１６３の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整する場合について説明した。しかしながら、パッケージ基板２０の中央部に配置する第１開口１６１および第２開口１６２についても、第３開口１６３と同様に、第１開口１６１または第２開口１６２内の第１配線１５１または第２配線１５２の長手方向ＤＬに長い平面形状とし、第１開口１６１または第２開口１６２の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整するようにしてもよい。しかしながら、とりわけ、パッケージ基板２０の外周部に配置された第３開口１６３に関しては、半導体チップ１０とパッケージ基板２０との熱膨張係数差が大きいために、これを考慮した設計を行うことが、より接続信頼性に優れた基板設計において重要となる。

（第２の実施の形態）
図９は、本開示の第２の実施の形態に係る半導体装置２の一部を拡大して表したものであり、具体的には、チップ配設領域２０Ａ内の三本の第１配線１５１および三本の第２配線１５２の平面構成を表している。なお、図９の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略している。

本実施の形態は、複数の第１配線１５１および複数の第２配線１５２を斜め方向ＤＳの直線とするようにしたものである。このことを除いては、この半導体装置２は、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

一般的に、パッケージ基板２０上に銅（Ｃｕ）よりなる配線１５０を設ける場合、隣接する配線１５０間のスペースで制約が生じる。本実施の形態では、複数の第１配線１５１および複数の第２配線１５２を直線とし、複数の第１電極１３１および複数の第２電極１３２を直線状に結線することによって、第１配線１５１と第２配線１５２との距離ｄ１５０を一定に保ったままで、はんだを含む電極１３０間のピッチを最短化することが可能となる。

このように本実施の形態では、複数の第１配線１５１および複数の第２配線１５２を直線とするようにしたので、第１電極１３１および第２電極１３２を市松配置としながら、第１配線１５１と第２配線１５２との距離ｄ１５０を一定にすることが可能となる。また、このことにより、パッケージ基板１０製造時の配線１５０の加工が容易となり、歩留が向上すると共に、配線１５０の幅を広くとることが可能となる。

また、複数の第１電極１３１および複数の第２電極１３２を、チップ本体１０の中央部に、行方向Ｘおよび列方向Ｙの両方に交互に配置（市松配置）することによって、半導体チップ１０側の電源設計を容易にすることが可能となる。

更に、一般的にパッケージ基板２０上の配線１５０を形成する際には、配線１５０間の距離ｄ１５０の最小値が加工精度から定められている。よって、第１配線１５１および第２配線１５２が直線であれば、はんだを含む電極１３０間の距離ｄ１３０は配線１５０間の距離ｄ１５０よりも大きいために、配線１５０の幅を太くすることが可能である。露出した配線１５１の側面５４にもはんだ層３２が覆うように、配線１５０の幅を太くすることによって、パッケージ基板２０上の配線１５０でのＩＲドロップをできる限り抑えて、より接合部の強度に優れたフリップチップ型の半導体装置２を実現することが可能となる。

よって、半導体チップ１０への電源供給の自由度が高まり、チップ設計の余裕度を高められると同時に、パッケージ基板の電源強化のために設けられるパッケージ基板２０外層から内層に向かう接続ビア数を減らしてコストダウンと歩留向上が可能である。

加えて、接合部の断面積を増やすことによって、抵抗値を低減しエレクトロマイグレーションに対する耐性を向上することも可能である。

（第３の実施の形態）
図１０は、本開示の第３の実施の形態に係る半導体装置３の一部を拡大して表したものであり、具体的には、チップ配設領域２０Ａ内の三本の第１配線１５１および三本の第２配線１５２の平面構成を表している。なお、図１０の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略している。

本実施の形態は、第１開口１６１および第２開口１６２を、一方向（例えば、列方向Ｙ）に長い長方形に設け、第１配線１５１および第２配線１５２を、第１開口１６１および第２開口１６２の対角線方向に対向する二つの角部を斜めに横切って配置するようにしたものである。

ソルダレジスト層２４は、ネガ型の感光性材料により構成され、硬化のための露光量が多いので、開口１６０の位置ずれが発生しやすい。その結果、配線１５０の片側の側面５４がソルダレジスト層２４の下に配置されてしまい、はんだ層３２が配線１５０の両側の側面５４に回り込むことが難しくなり、はんだ層３２と配線１５０との接合部の機械的強度が低下することがあった。

本実施の形態では、第１開口１６１および第２開口１６２を長方形に類似した平面形状とし、第１配線１５１および第２配線１５２を、第１開口１６１および第２開口１６２を斜め方向に横切るように配置している。これにより、第１開口１６１および第２開口１６２の位置が列方向Ｙまたは行方向Ｘのいずれにずれた場合においても、配線１５０の側面５４を露出するための位置ずれ許容度が拡大する。また、斜め方向に配線１５０を配置することによって、開口１６０の形状が同じであっても配線１５０の露出面積を拡大することが可能となり、はんだ層３２と配線１５０との接合強度をより高めることが可能になる。

以下、このことについて詳しく説明する。図１１は、第１開口１６１に対して列方向Ｙに第１配線１５１を配置した場合を模式的に表したものである。図１２は、第１開口１６１に対して斜め方向に第１配線１５１を配置した場合を模式的に表したものである。なお、以下の説明は、図示しないが第２開口１６２および第２配線１５２についても同様に当てはまるものである。

まず、第１開口１６１が位置ずれした場合を考える。行方向Ｘに位置ずれが発生した場合、第１配線１５１の両側の側面５４が第１開口１６１から露出しなくなる行方向の限界値をＸｍ、列方向の限界値をＹｍと定義する。また、第１配線１５１の露出面積をＳとする。図１１の場合には、Ｘｍ、Ｙｍ、Ｓは、次の式５で表すことができる。

（式５において、Ａは第１開口１６１の幅、Ｂは第１開口１６１の長さ、Ｃは第１配線１５１の幅をそれぞれ表す。）

一方、図１２の場合には、Ｘｍ、Ｙｍ、Ｓは、次の式６で表すことができる。

（式６において、Ａは第１開口１６１の幅、Ｂは第１開口１６１の長さ、Ｃは第１配線１５１の幅をそれぞれ表す。）

図１３は、この計算式をもとに、代表的な数値を入力した計算結果を表したものである。すなわち、図１３は、第１開口１６１の幅Ａを４０μｍ、長さＢを６０μｍとした際に、第１配線１５１の両側の側面５４がソルダレジスト層２４の第１開口１６１から露出し、三次元形状の接合部を形成するために、許容される位置ずれ量Ｘｍを計算した結果である。

図１３から分かるように、図１２に示した配置では、許容できる位置ずれ量Ｘｍは大幅に増加する。一般的に第１開口１６１の位置ずれ精度は１２μｍ程度のスペックで管理されるため、第１配線１５１の幅Ｃについて１５μｍより幅の太いものを採用しようとする場合には、図１２に示した配置が望ましい。特に、電源電位やグランド電位の供給のための第１電極１３１や第２電極１３２の接続においては、第１配線１５１および第２配線１５２の幅Ｃを太くして単位長さ当たりの抵抗値を低くすることによって、ＩＲドロップ（配線の抵抗成分による電圧降下）を低下させることが可能となる。

図１４は、図１１および図１２に示した配置において第１開口１６１内の第１配線１５１の露出面積Ｓの計算結果を表したものである。図１２に示したように第１配線１５１を斜め方向に配置することによる露出面積Ｓの増加はわずかではあるが、既に述べたように位置ずれ許容度が増加する結果、より太い第１配線１５１を採用することが可能になる。例えばソルダレジストの解像度を考慮すると、図１１の配置では、第１開口１６１の幅Ａが４０μｍの場合には、１５μｍ幅の第１配線１５１を採用することが望ましい。一方で、図１２の配置であれば、２５μｍ幅の第１配線１５１も形成可能であり、その際に第１配線１５１の露出面積Ｓはおよそ１．７倍となる。すなわち第１配線１５１の幅Ｃを太くすることによって、はんだ層３２との接合面積をさらに拡大させることが可能であり、より強固な接合強度を得ることができる。

このように本実施の形態では、第１開口１６１および第２開口１６２を長方形に類似した平面形状とし、第１配線１５１および第２配線１５２を、第１開口１６１および第２開口１６２を斜め方向に横切るように配置している。よって、第１開口１６１および第２開口１６２の位置ずれに対するマージンを拡大することが可能となると共に、配線１５０の露出面積Ｓを拡大することが可能となる。その結果、第１開口１６１および第２開口１６２に対して垂直方向に第１配線１５１および第２配線１５２を配置した場合と比較して、配線１５０の幅Ｃを拡大することが可能となり、上述した第２の実施の形態の効果を更に高めることが可能になる。

（第４の実施の形態）
図１５は、本開示の第４の実施の形態に係る半導体装置の一部を拡大して表したものであり、具体的には、チップ配設領域２０Ａ内の隣接する四つの第１開口１６１および第２開口１６２の平面構成を模式的に表している。

本実施の形態は、第１開口１６１および第２開口１６２を行方向Ｘおよび列方向Ｙの両方に等ピッチ配置し、第１配線１５１および第２配線１５２を、列方向Ｙに対して斜め４５度方向に配置することにより、第１開口１６１および第２開口１６２の位置ずれに対する許容度を更に高めるようにしたものである。

すなわち、ＸｍおよびＹｍの値は、図１２で示した式６より、Ａ＝ＢのときにＸｍおよびＹｍの両方の値を最大化することが可能である。つまり、第１開口１６１および第２開口１６２のサイズに関わらず、第１開口１６１および第２開口１６２は行方向Ｘおよび列方向Ｙについて等ピッチ配置され、第１配線１５１および第２配線１５２が斜め４５度方向に配置されていることによって、より位置ずれに対するマージンを高めて、第１配線１５１および第２配線１５２の幅Ｃを太くすることが可能となる。

更に、図１５に示したように、第１開口１６１および第２開口１６２を一方向、例えば列方向Ｙに拡大して長方形に類似した形状とし、第１配線１５１および第２配線１５２を４５度傾けることによって、位置ずれに対するマージンをより拡大することが可能となる。このような配置によって、行方向Ｘの位置ずれ許容値Ｘｍは、第１開口１６１の幅Ａと同じ値（Ｘｍ＝Ａ）となり、列方向Ｙの許容値Ｙｍは第１開口１６１の長さＢに応じてＸｍよりも更に大きくすることが可能となる。位置ずれ許容値が拡大した結果、ソルダレジストの露光、現像プロセスマージンに合わせて第１配線１５１および第２配線１５２の幅Ｃを太くして単位長さ当たりの抵抗値を低くし、ＩＲドロップを低下させることが可能となる。また、はんだ層３２との接合面積を拡大し、より接合信頼性に優れた接続構造を実現することが可能になる。

代表的な寸法としては、第１配線１５１および第２配線１５２の幅Ｃを１５μｍ、第１開口１６１および第２開口１６２の幅Ａを４０μｍ、第１開口１６１および第２開口１６２の長さＢを５５μｍ程度とし、第１電極１３１および第２電極１３２の電極間ピッチを行方向Ｘ、列方向Ｙともに８０μｍ程度とする。これにより、パッケージ基板２０の製造ばらつきを考慮しても安定した生産が可能となる。

なお、以上では、半導体チップ１０上の電源供給のための第１電極１３１および第２電極１３２についてＩＲドロップを低減するための構成について説明した。しかしながら、半導体チップ１０のサイズが大きい場合には、パッケージ基板２０側の第１配線１５１および第２配線１５２でのＩＲドロップが無視し得ない場合が予想される。このような場合には、第１配線１５１または第２配線１５２の途中に、適宜パッケージ基板２０の内層と接続するためのビア（図示せず）を設けて電圧供給経路を補強するようにしてもよい。

このように本実施の形態では、第１開口１６１および第２開口１６２を行方向Ｘおよび列方向Ｙの両方に等ピッチ配置し、第１配線１５１および第２配線１５２を、列方向Ｙに対して斜め４５度方向に配置するようにしている。この場合、第１開口１６１および第２開口１６２が正方形の場合には、行方向Ｘおよび列方向Ｙの位置ずれマージンが等しく最大化される。更に、この状態から第１開口１６１および第２開口１６２を行方向Ｘまたは列方向Ｙに解像度の許す限り拡大することによって、更に拡大した方向に対しては位置ずれのマージンを拡大することが可能となる。よって、配線１５０の幅Ｃを拡大し、はんだを含む電極１３０の配置密度を最大化することも可能となり、上述した第２の実施の形態の効果をより高めることが可能となる。

（変形例１−１）
（第３開口の平面形状を楕円形とする例）
図１６は、変形例１−１に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図１６の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。

本変形例は、第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い楕円形の平面形状とすることにより、第３配線１５３の露出部分の面積を大きくとり、第３電極１３３と第３開口１６３との位置ずれに対する許容度を更に高めるようにしたものである。このことを除いては、本変形例の半導体装置１Ａは、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

ソルダレジスト層２４の第３開口１６３の位置は、ソルダレジストがネガ型感光材料であるために、隣接する第３開口１６３からの距離ｄ６０を一定以上とることが好ましい。よって、より大型の半導体チップ１０やコアレス基板のような線膨張係数の大きいパッケージ基板２０を使用するために、ソルダレジスト層２４の第３開口１６３の長さＬを大きくとる場合には、上記第１の実施の形態で説明した長方形に類似した形状の第３開口１６３では、複数の第３電極１３３のピッチを広くとることが望ましい。

本変形例では、第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い楕円形とすることによって、隣接する第３開口１６３との距離ｄ６０を一定に保ったままで、第３開口１６３内の第３配線１５３の露出部分の面積を大きくとることが可能となる。その結果、半導体チップ１０とパッケージ基板２０との熱膨張係数差に起因した第３電極１３３と第３開口１６３との位置ずれに対して、第３電極１３３のピッチを維持したままで、許容度を高めることが可能になる。すなわち、より大型の半導体チップ１０や熱膨張係数の大きいパッケージ基板２０を使用する場合、またはプロセス温度を高くした場合にも、ソルダレジスト層２４上にはんだ層３２が乗り上げて、隣接する第３配線１５３間でショートを引き起こすことや、はんだ層３２と第３配線１５３との接合が不完全になることを抑制することが可能となる。また、はんだ層３２と第３配線１５３とが合金層を形成する領域の面積を広げることが可能となり、より接合強度を高め、歩留や信頼性の向上させることも可能である。更には、図１７に示したように第３開口１６３を長方形とした場合と比較して、第３配線１５３の体積を除いた第３開口１６３の容積の増加は抑えられるため、前述のような効果を発揮しながら、はんだ層３２の体積を増加させずに第３開口１６３をはんだ層３２で充填することが可能になる。

このように本変形例では、第３開口１６３の平面形状を楕円形とするようにしたので、第３開口１６３間の距離ｄ６０を狭くすることなく、つまりソルダレジストの解像度を上げることなく、第３配線１５３の露出部分の面積を増やして、第３電極１３３と第３開口１６３との位置ずれに対する許容度を高めつつ、接合強度を向上させることが可能となる。

（変形例１−２）
（第３開口内において、第３配線に拡幅部を設ける例）
図１８は、変形例１−２に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図１８の上面図では、わかりやすくするために半導体チップ１０、第３電極１３３およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。また、図１８では、第３電極１３３の実装位置を点線で表している。

本変形例は、第３開口１６３内において、複数の第３配線１５３の各々に拡幅部５５を設けることにより、第３電極１３３と第３配線１５３とが合金層を形成する領域の面積を拡大し、更に接合部の強度を上げるようにしたものである。このことを除いては、本変形例の半導体装置１Ｂは、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

複数の第３配線１５３は、両方の側面５４が露出するように第３開口１６３内に配置されていると共に、部分的に幅Ｗ５０が広がった拡幅部５５を有している。これにより、はんだ層３２と第３配線１５３とが合金層を形成する領域の面積が大きくなり、熱応力によって発生するせん断応力やその他の原因によって発生するはんだ接合部への応力に対して、接合強度を高めることが可能になり、歩留や信頼性の向上が可能になる。

（変形例１−３）
（第３開口内において、第３配線に途切れ部を設ける例）
図１９は、変形例１−３に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図１９の上面図では、わかりやすくするために半導体チップ１０、第３電極１３３およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。また、図１９では、第３電極１３３の実装位置を点線で表している。

本変形例は、第３開口１６３内において、複数の第３配線１５３の各々に途切れ部５６を設けることにより、第３電極１３３と第３配線１５３とが合金層を形成する領域の面積を拡大し、更に接合部の強度を上げるようにしたものである。このことを除いては、本変形例の半導体装置１Ｃは、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

図２０は、図１９のＸＸ−ＸＸ線における断面構成を表したものである。各第３配線１５３は、第３開口１６３内で分断され、途切れ部５６が設けられている。途切れ部５６の間隔ｄ５６は、例えば１０μｍ程度であり、第３配線１５３の高さＨ５０は、例えば１５μｍである。このような構成とすることによって、第３電極１３３と第３配線１５３との接触面積が増えて接合強度を高めることが可能となる。また、第３配線１５３の表面被膜５２とはんだ層３２とが形成した合金層で剥離が発生した場合にも、第３配線１５３が連続していないため、剥離の進行を途中で食い止めることが可能になる。

（変形例１−４）
（二つの第３開口の角部に斜め切欠き部を設け、その二つの第３開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例）
図２１は、変形例１−４に係る半導体装置の一部を拡大して表す上面図であり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図２１の上面図では、わかりやすくするために半導体チップ１０およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。

本変形例は、二つの第３開口１６３の角部（コーナー部）に斜め切欠き部６２を設け、その二つの第３開口１６３を、斜め切欠き部６２どうしを向かい合わせて隣接配置するようにしたものである。これにより、本変形例では、第３電極１３３間の距離ｄ３０をより狭くすることが可能となる。このことを除いては、本変形例の半導体装置１Ｄは、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

一般的に、ソルダレジストはネガ型感光性材料のため、第３開口１６３間の距離ｄ６０を一定以上にすることが好ましい。本変形例では、隣接する第３開口１６３の角部において、ソルダレジスト層２４を削除せずに残し、斜め切欠き部６２を設けるようにしている。このようにすることによって、第３開口１６３を長方形とした場合と比較して、第３開口１６３間の距離ｄ６０を一定に保ったままで、第３電極１３３間の距離ｄ３０を狭くすることが可能となる。また、半導体チップ１０とパッケージ基板２０との熱膨張係数差に起因した第３電極１３３と第３開口１６３との位置ずれに対する許容度も、第３開口１６３を長方形に類似した形状とする場合からの変化は小さい。

斜め切欠き部６２は、第３配線１５３にかからないように、第３配線１５３を回避して設けられていることが好ましい。これにより、斜め切欠き部６２を設けることによる、第３開口１６３内の第３配線１５３の露出部分の面積への影響は抑えられる。よって、第３電極１３３と第３配線１５３とが合金層を形成する部分の面積は十分に得られ、第３電極１３３間の距離ｄ３０を狭くしても、接合強度を維持することが可能となる。

（変形例１−５）
（二つの第３開口の辺に斜め切欠き部を設け、その二つの第３開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例）
図２２は、変形例１−５に係る半導体装置の一部を拡大して表す上面図であり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における平面構成を表している。なお、図２２の上面図では、わかりやすくするために半導体チップ１０、第３電極１３３およびアンダーフィル樹脂４０を省略しているが、半導体チップ１０は、点線で表した半導体チップ１０のチップ外形線１０Ａよりも左側の領域に配置されている。

本変形例は、二つの第３開口１６３の各々の一辺の全体に斜め切欠き部６２を設け、その二つの第３開口１６３を、斜め切欠き部６２どうしを向かい合わせて隣接配置するようにしたものである。これにより、本変形例では、第３電極１３３間の距離ｄ３０をより狭くすると共に、接合強度を更に高めることが可能となる。このことを除いては、本変形例の半導体装置１Ｅは、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

本変形例では、二つの第３開口１６３の辺に斜め切欠き部６２を設けて、一辺が斜辺の台形の平面形状としている。このように隣接する第３開口１６３の一辺を第３開口１６３内の第３配線１５３の長手方向ＤＬに対して斜めにすることによって、第３開口１６３を長方形とした場合と比較して、隣接する第３開口１６３間の距離ｄ６０を一定に保ったままで第３電極１３３間の距離ｄ３０を狭くすることが可能となる。更に、第３電極１３３と第３配線１５３との接合面積を増やすことも可能となるので、第３電極１３３間の距離ｄ３０を狭くしても接合強度を維持することが可能となる。

本変形例では、二つの第３開口１６３の一辺に斜め切欠き部６２を設けて台形状にしたので、ソルダレジストの解像度を上げることなく、第３電極１３３間の距離ｄ３０を狭くし、第３電極１３３のより高密度な配置を実現することが可能となる。

（第５の実施の形態）
（半導体装置；開口内におけるソルダレジスト層の厚みを、基板本体の表面のうち開口以外の領域におけるソルダレジスト層の厚みよりも小さくする例）
図２３は、本開示の第５の実施の形態に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の第３配線１５３（１５３Ａ，１５３Ｂ）のチップ配設領域２０Ａの外周部近傍における断面構成を表している。

この半導体装置５は、開口１６０内におけるソルダレジスト層２４の厚みｔ１を、基板本体２１の表面のうち開口１６０以外の領域におけるソルダレジスト層２４の厚みｔ２よりも小さくするようにしたものである。これにより本実施の形態では、開口１６０の形状の制御性をより高めると共に、パッケージ基板２０と配線１５０との密着強度を高めることが可能となっている。このことを除いては、本実施の形態の半導体装置５は、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

なお、図２３では、第３開口１６３を例として表しているが、第１開口１６１および第２開口１６２についても同様である。

本実施の形態では、開口１６０内のソルダレジスト層２４は、パッケージ基板２０の基板本体２１の絶縁層２１Ｃを露出させることなく、配線１５０の側面５４の高さ方向一部を露出させる状態で設けられている。配線１５０の表面被膜５２は、配線１５０の表面のうちソルダレジスト層２４から露出した部分に設けられている。具体的には、配線１５０の厚みＨ５０は例えば１５μｍ、ソルダレジスト層２４の厚みｔ２は例えば２０μｍ、配線１５０の側面５４の露出量は例えば１０μｍ程度、開口１６０内のソルダレジスト層２４の厚みｔ１は例えば５μｍ程度である。このような構造は、ソルダレジスト層２４はネガ型レジストであることが一般的なため、現像を最後まで行わず、途中で止めることによって容易に作り出すことが可能である。パッケージ基板２０の基板本体２１の絶縁層２１Ｃが露出するまで現像する場合と比較して現像時間を短くすることができるので、開口１６０のサイズを微細化することが可能になる。

また、本実施の形態では、配線１５０の側面５４の高さ方向全部が露出するのではなく、配線１５０が部分的にソルダレジスト層２４に埋め込まれた形状となる。そのため、パッケージ基板２０の基板本体２１の絶縁層２１Ｃから配線１５０が剥離することを抑えることが可能となる。

加えて、開口１６０の深さ方向のアスペクト比が低くなり、開口１６０に充填されるはんだ量も減少する。よって、開口１６０内をはんだ層３２で充填することが容易になる。その結果、開口１６０内に微小な空隙が発生し、その後のボールアタッチでのリフロ工程や二次実装時のリフロ工程で膨れを生じて、歩留や信頼性が低下することを未然に防止することが可能となる。

加えて、第１の実施の形態で説明したように、第３開口１６３の長さＬを第３開口１６３内の第３配線１５３の長手方向ＤＬに長くし、第３配線１５３の長手方向ＤＬにおける露出面積を増やすことにより、第３配線１５３の深さ方向の露出の減少による接合面積の減少分を補償することが可能となる。

このように本実施の形態では、ソルダレジスト層２４は、開口１６０内の配線１５０の上面５３および側面５４の高さ方向一部を露出させ、開口１６０内の配線１５０の側面５４の高さ方向残部を被覆している。また、ソルダレジスト層２４は、基板本体２１の表面のうち開口１６０以外の領域では、複数の配線１５０の各々の上面５３および側面５４の高さ方向全部を被覆している。このような構成とすることによって、開口１６０内のソルダレジスト層２４の現像をソルダレジスト層２４の厚み方向の全部に対して行わなくてもよくなる。よって、ソルダレジストの解像度を上げ、微細な開口１６０を形成し、複数の配線１５０の密度を更に向上させることが可能となる。

また、配線１５０の側面５４の高さ方向の全部が露出していない構造のため、配線１５０とパッケージ基板２０の基板本体２１の絶縁層２１Ｃの密着強度が向上すると共に、はんだ材料が配線１５０とパッケージ基板２０の基板本体２１の絶縁層２１Ｃとの界面に回り込んで、密着強度が低下することを未然に防止することが可能となる。更に、開口１６０に充填されるはんだ体積を減らすことが可能となる。

（第６の実施の形態）
（半導体装置；ＭＣＭ（Multi Chip Module ）の例）
図２４は、本開示の第６の実施の形態に係る半導体装置の全体構成を概略的に表したものである。図２５は、この半導体装置のＸＸＶ−ＸＸＶ線における断面構成を概略的に表したものである。上記第１の実施の形態では半導体装置１が半導体チップ１０単体のＬＳＩパッケージである場合について説明したのに対し、本実施の形態の半導体装置６は、例えば、ＭＣＭ（Multi Chip Module ）への適用例である。このことを除いては、本実施の形態の半導体装置６は、上記第１の実施の形態の半導体装置１と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

半導体装置６は、例えば、半導体チップ１０、パッケージ基板２０、ビア２２、はんだボール２３、はんだを含む複数の電極１３０（第１電極１３１、第２電極１３２および第３電極１３３）、アンダーフィル樹脂４０、複数の配線１５０（第１配線１５１、第２配線１５２および第３配線１５３）を有している。これらは、第１の実施の形態と同様に構成されている。

また、パッケージ基板２０には、第１の実施の形態と同様に、ソルダレジスト層２４および開口１６０（第１開口１６１、第２開口１６２および第３開口１６３）が設けられている。

第３開口１６３は、第１の実施の形態と同様に、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状を有し、第３開口１６３の長さＬは、パッケージ基板２０の熱膨張係数に応じて調整されている。これにより、この半導体装置６では、第１の実施の形態と同様に、第３開口１６３と第３電極１３３との位置ずれの影響を緩和し、隣接する第３配線１５３間のショートを抑えることが可能となっている。

パッケージ基板２０の基板本体２１の表面２１Ａには、半導体チップ１０の他に、更に、例えば二つの半導体パッケージ７０が搭載されている。パッケージ基板２０と各半導体パッケージ７０との間には、アンダーフィル樹脂４０が設けられている。

半導体パッケージ７０は、例えば、半導体チップ７１をパッケージ基板７２にワイヤ７３によりワイヤボンディングし、モールド樹脂７４で封止した構成を有している。半導体パッケージ７０は、外部電極であるはんだボール７５を介して、パッケージ基板２０上の複数の配線１５０に接続されている。

半導体パッケージ７０に例えばＤＲＡＭを用いる場合、広帯域を実現するためには半導体チップ１０と半導体パッケージ７０を接続する配線１５０の本数を増やすことが望ましい。そのため、本実施の形態の半導体装置６において、上記第１の実施の形態を適用し、第３開口１６３の長さＬをパッケージ基板２０の熱膨張係数に応じて調整することにより、隣接する配線１５０間のショートを低減し、狭ピッチの配線１５０を用いてフリップチップ接続する上記第１の実施の形態の利点を生かすことが可能となる。

なお、半導体パッケージ７０は必ずしもパッケージ化された半導体部品でなくてもよく、例えばベアチップであってもよい。例えばワイドＩ／Ｏ（Wide I/O）と呼ばれるような広帯域メモリをベアチップで実装し、微細な配線１５０を用いてパッケージ基板２０上で接続することによって、更なる広帯域を実現することも可能である。

（第７の実施の形態）
（半導体装置；モールド樹脂で封止する例）
図２６は、本開示の第７の実施の形態に係る半導体装置の全体構成を概略的に表したものである。この半導体装置７は、上記第１の実施の形態で説明した半導体装置１を、モールド樹脂８０で封止した構成を有している。半導体装置１をモールド樹脂８０で封止することによって、半導体チップ１０の裏面およびパッケージ基板２０の基板本体２１の表面２１Ａが保護される。従って、ハンドリングが容易になり、外部からの衝撃に強いフリップチップ型半導体装置７を実現することが可能となる。

一方で、モールド樹脂８０はエポキシ変性型材料を用いるため硬化収縮を伴う。また、モールド樹脂８０は半導体チップ１０やパッケージ基板２０とは異なる熱膨張係数を持つために、はんだを含む複数の電極１３０と複数の配線１５０との接合部に加わる応力は大きくなりやすい。

本実施の形態の半導体装置７では、第１の実施の形態で説明したように、半導体装置１において、ソルダレジスト層２４の第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状とし、第３開口１６３の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整するようにしている。よって、第３開口１６３と第３電極１３３との位置ずれの影響を緩和し、隣接する第３配線１５３間のショートを低減すると共に、第３電極１３３と第３配線１５３との接合部の面積を増やし、モールド樹脂８０を設けることによる応力の増大の影響を緩和することが可能となる。よって、より接続信頼性に優れたフリップチップ型の半導体装置７を提供することが可能となる。

（変形例７−１）
また、図２７に示したように、モールド樹脂８０の内部に、半導体チップ１０とは異なる半導体チップ９０が積層されている半導体装置７Ａにおいても、上記の効果を発揮することが可能である。半導体チップ９０は、例えばチップ本体９１を有している。チップ本体９１は、ワイヤ９２によりパッケージ基板２０に接続されている。

（変形例７−２）
更に、図２８に示したように、第１の実施の形態で説明した半導体装置１の半導体チップ１０の上に、更に他の半導体パッケージ１００が積層されているＰｏＰ（Package on Package）型の半導体装置７Ｂでも、上記と同様の効果を得ることが可能である。

半導体パッケージ１００は、例えば、半導体チップ１０１Ａ，１０１Ｂをパッケージ基板１０２にワイヤ１０３Ａ，１０３Ｂによりワイヤボンディングし、モールド樹脂１０４で封止した構成を有している。半導体パッケージ１００は、外部電極であるはんだボール１０５を介して、パッケージ基板２０上の複数の配線１５０に接続されている。

（第８の実施の形態）
（半導体装置の製造方法；一括リフローの例）
図２９ないし図３６、および図３７ないし図４０は、本開示の第８の実施の形態に係る半導体装置の製造方法を工程順に表したものである。

なお、以下の説明では、本実施の形態の製造方法により、上記第１の実施の形態で説明した半導体装置１を製造する場合について説明する。しかしながら、本実施の形態の製造方法は、第１の実施の形態の半導体装置１を製造する場合に限られず、他の実施の形態または変形例にも適用可能である。

まず、図２９ないし図３６を参照して、はんだを含む複数の電極１３０の製造方法について説明する。図２９は、はんだを含む複数の電極１３０を形成する前のウェーハ状態の半導体チップ１０を表している。シリコン（Ｓｉ）よりなるチップ本体１１の素子形成面１１Ａにはパッシベーション膜１４が形成されている。チップ本体１１の最表層には窒化シリコン膜またはポリイミド等の絶縁膜（図示せず）が形成されている。パッシベーション膜１４には開口部が形成されており、例えばアルミニウムよりなるパッド１３が露出している。

ウェーハ表面を洗浄後に、アルゴン逆スパッタによってパッド１３の表面酸化膜を除去する。次いで、図３０に示したように、ＴｉＷ／Ｃｕ積層膜１５をスパッタにて順次積層する。ＴｉＷの膜厚は例えば１００ｎｍ、銅（Ｃｕ）の膜厚は例えば２００ｎｍとする。ＴｉＷはこの後形成する柱状金属層３１を構成する金属が、パッド１３と合金層を形成して抵抗が上昇することを抑える目的で形成されている。

続いて、図３１に示したように、ウェーハ状態の半導体チップ１０の表面にスピンコート法によってレジスト膜１６を形成する。レジスト膜１６の厚みとしては例えば７０μｍ程度とする。

そののち、図３２に示したように、ステッパまたはアライナ等の露光機を用いたフォトリソグラフィー法によって、はんだを含む電極１３０を形成する箇所に、レジスト開口１６Ａを形成する。ネガ型レジストを使用する場合には、レジスト開口１６Ａ以外を露光するようなマスクを使用して露光した後に、現像を行ってレジスト開口１６Ａを形成する。

続いて、ディスカム等によってレジスト開口１６Ａの底部に残ったレジスト残渣をクリーニングし、図３３に示したように、電解めっきで柱状金属層３１を形成する。ウェーハ状態の半導体チップ１０の外周部ではレジスト膜１６があらかじめ３ｍｍ程度エッジカットされており、この部分から給電を行うことによって電解めっきを行う。電解めっき膜としては例えば銅（Ｃｕ）層を径４０μｍ、高さ４０μｍで形成する。この後めっき形成するはんだと柱状金属層３１との合金層が過度に成長するのを抑えるためには、電解めっきで銅（Ｃｕ）層を形成した後に、続いて電解ニッケル（Ｎｉ）めっきを行い、積層構造としてもよい。この場合、銅（Ｃｕ）めっき膜厚は例えば３５μｍ、ニッケル（Ｎｉ）めっき膜厚は例えば５μｍとする。

そののち、図３４に示したように、柱状金属層３１の上にはんだ層３２を積層めっきする。例えばめっき厚としては、２６μｍであり、はんだの組成としては例えばＳｎ−Ａｇである。その他にもめっきで形成可能なはんだ材料であれば同様の製造方法で形成可能である。インジウム（Ｉｎ）等の融点が低いはんだ材料をめっきすることによって、組立プロセス中の加熱温度を下げることが可能になり、組立中の熱応力を低減することが可能になる。

続いて、図３５に示したように、レジスト膜１６を除去し、ウェットエッチングによってＴｉＷ／Ｃｕ積層膜１５を、柱状金属層３１をマスクにして除去する。ＴｉＷのエッチングにはアンモニア過水を用い、Ｃｕのエッチングにはクエン酸と過酸化水素水の混合液を用いる。

そののち、図３６に示したように、リフロを行ってはんだ層３２表面の酸化膜を除去し溶融させる。例えばフラックスをウェーハ表面に塗布したのちにリフロ炉で加熱を行う方法や、ギ酸の雰囲気下のリフロ炉で加熱を行う手法などがある。例えば、ギ酸雰囲気下でウェーハを２５０℃程度に加熱して、はんだ層３２の表面酸化膜を除去し溶融する手法が用いられる。続いて水洗処理を行って表面に付着した残渣や異物を除去する。その後、ウェーハ状態の半導体チップ１０の素子形成面１１Ａに保護テープを張り付けた後に、所定の厚みにバックグラインディングを行い、チップ本体１１を適切な厚みに整える。続いて、チップ本体１１をダイシングフレームにダイシングテープで固定し、保護テープを剥離してからダイシングを行う。以上により、はんだを含む複数の電極１３０を備えた半導体チップ１０が完成する。

このとき、柱状金属層３１を、はんだ層３２を構成するはんだよりも融点が高い金属により構成する利点は以下のように考えられる。既存のＣ４バンプのように電極の大部分がはんだで形成されていた場合には、溶融した際に表面張力を最小化しようとする力が働き、はんだ電極が球形を保とうとする。半導体チップ１０とパッケージ基板２０との間にアンダーフィル樹脂４０を注入するギャップを設けるためには、電極の大部分がはんだで形成されている場合には、径の大きなはんだ電極を用意することが好ましい。そのため、電極間のピッチを狭くすることは困難であった。本実施の形態では、はんだを含む複数の電極１３０を、はんだの融点では溶融しない柱状金属層３１とはんだ層３２との積層構成とすることによって、半導体チップ１０とパッケージ基板２０との間の十分なギャップＧを得ながら、はんだを含む複数の電極１３０の電極間ピッチを狭くすることが可能になる。

なお、以上のはんだを含む複数の電極１３０の製造方法は、後述する第９ないし第１２の実施の形態でも同様である。

続いて、図３７ないし図４０を参照して、パッケージ基板２０と半導体チップ１０との、一括リフロによる接続方法について説明する。

まず、図３７に示したように、はんだを含む電極１３０のはんだ層３２の先端にあらかじめディッピングによってフラックス（図示せず）を塗布した状態で、接続対象の配線１５０上の開口１６０と位置合わせを行う。

次いで、図３８に示したように、適切な荷重と温度を加えて、はんだ層３２を配線１５０に圧着する。この段階でははんだ層３２と配線１５０の表面被膜５２とは完全に合金化していなくてもよく、フラックス材の粘着性で固定された状態であればよい。

続いて、リフロ炉で加熱することによって、図３９に示したように、はんだ層３２と配線１５０の表面被膜５２とを合金化する。その際、フラックス材ははんだ層３２の表面酸化膜を除去する機能を有する。

また、このとき、半導体チップ１０とパッケージ基板２０とは熱膨張係数が異なるために、第３電極１３３と第３開口１６３との位置ずれが発生する。一般的にパッケージ基板２０の方が熱膨張係数が大きいために、図１に示したようなパッケージ基板２０の平面構成では、図３９において紙面の奥行方向または手前の方向、つまり第３開口１６３内の第３配線１５３の長手方向ＤＬに向かって位置ずれが発生する。

ここでは、第１の実施の形態で説明したように、ソルダレジスト層２４の第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状とし、第３開口１６３の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整するようにしている。よって、図８に示したように、ソルダレジスト層２４上にはんだ層３２が乗り上げて隣接する第３配線１５３とショートすることが抑えられる。

なお、合金化を促進するために、リフロ工程を複数回行ってもよい。

続いて、洗浄を行ってフラックス材を除去し、図４０に示したように、アンダーフィル樹脂４０を半導体チップ１０とパッケージ基板２０との間のギャップＧに注入する。そののち、キュアを行って、アンダーフィル樹脂４０を変性、硬化させる。アンダーフィル樹脂４０を注入する際にはパッケージ基板２０を例えば８０℃程度まで加熱しておき、注入後には例えば１５０℃で合計１．５時間程度のポストキュアを行う。

そののち、パッケージ基板２０の基板本体２１の裏面２１Ｂ側のはんだボール２３搭載箇所にフラックスを転写し、はんだボール２３を搭載し、ボールアタッチのためのリフロ処理を行う。その結果、はんだ層３２が再び溶融する。その際、配線１５０の表面被膜５２により、はんだ層３２と配線１５０とが過度に合金化し接合強度を低下させることが抑えられる。更に、リフロ後の冷却ステップで発生する熱応力に対しては、配線１５０上の第３開口１６３の長さＬを大きくして接合部の面積を拡大していることにより、機械的強度を高めることが可能となる。

本実施の形態では、半導体チップ１０とパッケージ基板２０とをフラックスを用いて仮付けしたのちに、リフロ加熱を行うようにしたので、半導体チップ１０とパッケージ基板２０とが同じ高温まで加熱され、半導体チップ１０とパッケージ基板２０との熱膨張係数差に起因した位置ずれ量は大きくなる傾向にある。しかしながら、第１の実施の形態で説明したように、ソルダレジスト層２４の第３開口１６３を、第３開口１６３内の第３配線１５３の長手方向ＤＬに長い平面形状とし、第３開口１６３の長さＬを、パッケージ基板２０の熱膨張係数に応じて調整しているので、第３開口１６３と第３電極１３３との位置ずれの影響を緩和し、隣接する第３配線１５３間のショートを抑えることが可能となる。

また、本実施の形態では、半導体チップ１０が固定されていない状態ではんだ溶融温度以上まで加熱されるので、はんだのセルフアライン効果によって、位置ずれや半導体チップ１０の傾きが補正される。よって、第３電極１３３および第３配線１５３が狭いピッチで配置されている場合にも、高い位置合わせ精度が得られる。従って、よりばらつきが少なく、第３電極１３３と第３配線１５３との接合部の形状が安定した生産が可能となり、歩留や信頼性を向上させることが可能となる。

更に、一括リフロ工法を用いるので、リフロ炉での逐次処理が可能になり、生産性に優れ、低コスト化も可能となる。

（第９の実施の形態）
（半導体装置の製造方法；ローカルリフローの例）
次に、同じく図３７、図３９および図４０を参照して、パッケージ基板２０と半導体チップ１０との、サーマルコンプレッション（Thermal Compression ）と呼ばれるローカルリフロー工法を用いた接続方法について説明する。

まず、図３７に示したように、第３電極１３３のはんだ層３２と、接続対象の第３配線１５３上の第３開口１６３との位置合わせを行う。

次いで、図３９に示したように、適切な荷重と温度を加えて、熱圧着を行う。例えばあらかじめ半導体チップ１０とパッケージ基板２０とをはんだの溶融温度以下である約１００℃程度に加熱しておいて、半導体チップ１０を装置側のロードセルで荷重を検出するまで、パッケージ基板２０に押し付けていく。その際、第３配線１５３が突起状で硬い材料のため、はんだ層３２の表面酸化膜を破壊する機能をもたせることが可能となる。

荷重を検出した後に半導体チップ１０を固定しているツールの昇温を開始し、はんだ部分の実効温度がはんだの融点を超えるように調整する。その際、ツール側の熱膨張をキャンセルするために、装置には半導体チップ１０を引き上げつつ、接合部を破壊しないような動作を指示する。半導体チップ１０とパッケージ基板２０との間のギャップＧが適切になるように調整を行った後に、ツールを冷却してはんだ層３２を凝固させて、接合を完了する。この時も同様にツール側が冷却に伴って収縮するため、これをキャンセルするために装置には半導体チップ１０を押し込むような動作を指示する。荷重検出以降のステップではできる限り半導体チップ１０とパッケージ基板２０との間のギャップＧが一定となるように調整することが望ましい。

また、接合を良好に行うためには、はんだ層３２の融点以上に加熱した際に、超音波や機械的振動もしくは、ギ酸等の還元性ガス雰囲気を用いることによって、はんだ層３２の表面酸化膜を除去する工夫を加えてもよい。

そののち、図４０に示したように、アンダーフィル樹脂４０を半導体チップ１０とパッケージ基板２０との間に注入する。そののち、キュアを行ってアンダーフィル樹脂４０を変性、硬化させる。この後の工程は第８の実施の形態と同じである。

このようなローカルリフロー工法を用いる利点としては、第８の実施の形態で説明した一括リフロ工法と異なり、必ずしも半導体チップ１０とパッケージ基板２０との温度を等しくしなくてもよいことにある。本実施の形態では、より熱膨張係数の大きいパッケージ基板２０の温度は半導体チップ１０側よりも小さくすることが可能なため、はんだ凝固時の冷却過程で発生する熱応力を低減することが可能である。よって、第１の実施の形態で説明した第３開口１６３と組み合わせることによって、フリップチップ実装時の熱応力に対してより強度の高い接合構造を提供することが可能となる。

本実施の形態の効果は以下の通りである。はんだを含む複数の電極１３０や複数の配線１５０のシュリンクを行って接続密度を高めたい場合には、一括リフロ工法による熱処理では発生する熱応力が大きく、接合部が破断してしまうことも想定される。そこで、本実施の形態のように、位置合わせ後に半導体チップ１０を保持したツールを加熱して熱圧着を行うことが好ましい。熱膨張係数が大きいパッケージ基板２０側を直接はんだの融点以上まで加熱することなく接合するために、一括リフロ工法に比べて、パッケージ基板２０の伸び量が比較的小さく、組立時に発生する熱応力を抑えることが可能になる。この場合、ボールアタッチのリフロや二次実装のリフロでは、半導体チップ１０とパッケージ基板２０が同じ温度まで加熱される。しかし、それらはアンダーフィル樹脂４０を注入した後のため、発生する熱応力の一部はアンダーフィル樹脂４０が分担し、接合部に加わる応力を低減することが可能となる。

（第１０の実施の形態）
なお、上記第８の実施の形態では、フラックスによる仮付け後にリフロ炉で加熱する方法を説明したが、第９の実施の形態で説明したような熱圧着工法によって仮付けを行った後に、リフロ炉で加熱を行い、より合金層の成長を進めて確実に接合する手法を用いてもよい。

（第１１の実施の形態）
また、上記第９の実施の形態では、接合プロセス中に半導体チップ１０を保持するツール側の温度を昇温／冷却させるプロセスを説明した。しかしながら、ツール側の温度をはんだ融点以上に固定した状態で熱圧着する工法を用いてもよい。この場合には、はんだ層３２と配線１５０との接触によって荷重を検出することが難しいので、柱状金属層３１がソルダレジスト層２４と接触する際の荷重を検出する、または柱状金属層３１が配線１５０と接触するときの荷重を検出し、その後所望のギャップＧを形成するように、半導体チップ１０を保持するツールを引き上げる。ただし、はんだ層３２が溶融した状態のままで保持されるため、表面の酸化膜が成長する。よって窒素雰囲気下で接合を行う等の対策を行うことによって、より良い接合状態を得ることが可能となる。

このような工法を用いることによって、第９の実施の形態で説明した熱応力を低減できるといったローカルリフローの特徴を生かしながら、ツール側の複雑な昇温・冷却や、ツールの熱膨張に起因した細かいギャップ調整を行わなくてよくなる。従って、装置コストや生産コストをより低減することが可能になる。

（第１２の実施の形態）
（半導体装置の製造方法；予めパッケージ基板の上にアンダーフィル樹脂を供給する例）
図４１ないし図４３は、本開示の第１２の実施の形態に係る半導体装置の製造方法を工程順に表したものである。本実施の形態の製造方法は、先にアンダーフィル樹脂４０をパッケージ基板２０上に供給するようにしたことにおいて上記第８の実施の形態に係る半導体装置の製造方法と異なるものである。

まず、図４１に示したように、パッケージ基板２０の基板本体２１の表面２１Ａに、液状の先塗布型アンダーフィル材（ＮＣＰ）よりなるアンダーフィル樹脂４０をディスペンスによって塗布する。ＮＣＰとしては例えばＮＣＰ５２０８（Ｈｅｎｋｅｌ）を用いることができる。

次いで、図４２に示したように、はんだを含む電極１３０と、接続対象の配線１５０上の開口１６０との位置合わせを行う。

続いて、図４３に示したように、第９の実施の形態と同様にして適切な温度とツール位置を保持しながら、はんだ層３２と配線１５０との接合を行う。その際の加熱によってアンダーフィル樹脂４０は硬化する。

例えば、パッケージ基板２０の温度は７０℃一定で加熱しておき、ツール側で５０Ｎの荷重を検出するまで半導体チップ１０をパッケージ基板２０に押し付け、２４０℃まで昇温し、その後２．８秒間保持することにより仮硬化を行う。その後１５０℃で１．５時間程度のポストキュアを行い、硬化を完了する。

本実施の形態の製造方法の利点は以下のように考えることができる。はんだを含む複数の電極１３０（柱状金属層３１）を狭いピッチで並べた構造では、既存のＣ４タイプのフリップチップ接続と比較して、半導体チップ１０とパッケージ基板２０との間のギャップＧを広くとることが難しい。理由は、柱状金属層３１をめっき形成する際に、レジスト開口１６Ａのアスペクト比が大きくなり、めっき埋め込みが困難になるためである。そこで本実施の形態のように先塗布型のアンダーフィル樹脂４０を使用すると、柱状金属層３１の高さが低い場合にも、半導体チップ１０とパッケージ基板２０との間のギャップＧにアンダーフィル樹脂４０を充填することが可能になる。また、接合プロセスの冷却段階で、アンダーフィル樹脂４０の硬化が開始するので、熱応力を、はんだ層３２と配線１５０との接合部のみでなく、アンダーフィル樹脂４０も分担して受ける。これにより、はんだを含む電極１３０と配線１５０との接合部が受ける応力を低減し、半導体装置１の歩留および信頼性をより向上させることが可能となる。

このように本実施の形態では、パッケージ基板２０上にアンダーフィル樹脂４０を供給したのちに接合を行うようにしたので、第８または第９の実施の形態で説明した熱圧着プロセスよりも接合部に加わる応力を低減することが可能となる。

すなわち、パッケージ基板２０に液状のアンダーフィル樹脂４０を塗布したのち、半導体チップ１０を加熱圧着し、アンダーフィル樹脂４０がおおよそ硬化した後にツールから半導体チップ１０をリリースする。このような製造方法をとることによって、熱応力が発生する冷却プロセス中にはアンダーフィル樹脂４０が硬化を始めているため、発生する熱応力をはんだを含む電極１３０と配線１５０との接合部とアンダーフィル樹脂４０とで分担して受けることになり、接合部に加わる応力を低減することができる。よって、はんだを含む複数の電極１３０および複数の配線１５０の更なる微細化を実現することが可能になり、より高密度なフリップチップ型の半導体装置１を高い歩留と信頼性で提供することが可能となる。

（その他の効果）
以上、各実施の形態およびその効果について説明した。以上の効果は、第１または第５の実施の形態のように単体の半導体チップ１０を実装したフリップチップ型半導体装置に限られない。例えば、第６の実施の形態のように複数のメモリパッケージと半導体チップ１０とが一枚のパッケージ基板２０に実装された、ＭＣＭ（Multi Chip Module ）構造でも同じ効果を発揮することが可能である。

更に、第７の実施の形態のようにパッケージ基板２０にフリップチップ接続された半導体チップ１０がモールド樹脂８０で封止された構造では、モールド樹脂８０の硬化収縮によってはんだを含む電極１３０と配線１５０との接合部に発生する応力は大きくなる傾向がある。変形例７−１のように半導体チップ１０の裏面にベアチップの半導体チップ９０が搭載され、ワイヤボンディングでパッケージ基板２０と接続されると共にモールド樹脂８０で封止された構造でも同様である。このような構造では、上記各実施の形態のような強度に優れた接合構造をとることで、より高い効果を得ることが可能となる。

また、変形例７−２のように半導体装置１の半導体チップ１０の上に更に他の半導体パッケージ１００が搭載されたＰｏＰ（Package on Package）構造でも、発揮される効果について変わりはない。

以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。

例えば、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。

本技術は以下のような構成もとることができる。
（１）
半導体チップと、前記半導体チップが配設されるパッケージ基板とを備え、
前記半導体チップは、チップ本体と、前記チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有し、
前記パッケージ基板は、基板本体と、前記基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有し、
前記ソルダレジスト層は、前記基板本体の表面および前記複数の配線の上に連続層として設けられると共に、前記複数の配線の各々の上に少なくとも一つの開口を有し、
前記少なくとも一つの開口は、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々は、前記少なくとも一つの開口内の前記配線の露出した部分を被覆し、
前記はんだを含む複数の電極は、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含み、
前記複数の第１電極および前記複数の第２電極は、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置され、
前記複数の配線は、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含む
半導体装置。
（２）
前記複数の第１配線は、前記複数の第１電極を前記列方向に対して斜め方向に相互に接続し、前記複数の第２配線は、前記複数の第２電極を前記斜め方向に相互に接続する
前記（１）記載の半導体装置。
（３）
前記少なくとも一つの開口は、前記複数の第１配線の各々の上に設けられた複数の第１開口と、前記複数の第２配線の各々の上に設けられた複数の第２開口とを含み、
前記複数の第１配線は、前記複数の第１開口の各々に対して前記列方向に交差する縦線部と、前記縦線部どうしを前記斜め方向につなぐ斜線部とを有し、
前記複数の第２配線は、前記複数の第２開口の各々に対して前記列方向に交差する縦線部と、前記縦線部どうしを前記斜め方向につなぐ斜線部とを有する
前記（２）記載の半導体装置。
（４）
前記複数の第１配線および前記複数の第２配線は、直線である
前記（２）記載の半導体装置。
（５）
前記少なくとも一つの開口は、前記複数の第１配線の各々の上に設けられた複数の第１開口と、前記複数の第２配線の各々の上に設けられた複数の第２開口とを含み、
前記複数の第１開口および前記複数の第２開口は、前記列方向に長い長方形の平面形状を有し、
前記複数の第１配線の各々は、前記複数の第１開口の各々の対角線方向に対向する二つの角部を斜めに横切って配置され、
前記複数の第２配線の各々は、前記複数の第２開口の各々の対角線方向に対向する二つの角部を斜めに横切って配置されている
前記（４）記載の半導体装置。
（６）
前記複数の第１開口および前記複数の第２開口は、前記行方向および前記列方向の両方に等ピッチ配置され、
前記複数の第１配線および前記複数の第２配線は、前記列方向に対して斜め４５度方向の直線である
前記（５）記載の半導体装置。
（７）
前記はんだを含む複数の電極は、前記半導体チップの外周部に設けられた複数の第３電極を含み、
前記パッケージ基板は、前記基板本体の中央部にチップ配設領域を有し、
前記複数の配線は、複数の第３配線を含み、前記複数の第３配線は、前記チップ配設領域の外周部から前記基板本体の外側または内側に向かって伸びていると共に前記チップ配設領域の各辺において互いに平行に配置されている
前記（１）ないし（６）のいずれかに記載の半導体装置。
（８）
前記少なくとも一つの開口は、前記複数の第３配線の各々の上に設けられた第３開口を含み、
前記第３開口は、前記第３開口内の前記第３配線の長手方向に長い平面形状を有し、前記第３開口の長さは、前記パッケージ基板の熱膨張係数に応じて調整されている
前記（７）記載の半導体装置。
（９）
前記はんだを含む複数の電極の各々は、前記チップ本体の側から、柱状金属層と、はんだ層とを順に有し、
前記柱状金属層は、前記はんだ層を構成するはんだよりも高い融点をもつ金属により構成されている
前記（１）ないし（８）のいずれかに記載の半導体装置。
（１０）
前記柱状金属層の高さは、前記はんだ層の高さよりも大きい
前記（９）記載の半導体装置。
（１１）
前記はんだ層の体積は、前記開口の容積よりも大きい
前記（９）または（１０）記載の半導体装置。
（１２）
前記第３開口の長さは、以下の式１を満たす
Ｌ＞（ａ−３．５）＊Ｄ＊（Ｔ−２５）＊１０^-6＋ｄ・・・式１
（式１において、Ｌは、前記第３開口の長さ（ｍｍ）、ａは、前記パッケージ基板の等価熱膨張係数（ｐｐｍ／℃）、Ｄは、前記第３開口の中心の前記パッケージ基板の中心からの距離（ｍｍ）、Ｔは、前記はんだの融点（℃）、ｄは、前記複数の第３電極の各々の径をそれぞれ表す。）
前記（８）ないし（１１）のいずれかに記載の半導体装置。
（１３）
前記複数の配線の各々は、
主として銅（Ｃｕ）により構成された金属配線層と、
前記金属配線層の表面のうち前記開口内に露出した領域を覆う表面被膜と
を有する前記（１）ないし（１２）のいずれかに記載の半導体装置。
（１４）
前記表面被膜は、Ｎｉ−Ａｕめっき層またはＮｉ−Ｐｄ−Ａｕめっき層により構成されている
前記（１３）記載の半導体装置。
（１５）
前記柱状金属層は、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、
前記はんだ層は、スズ（Ｓｎ）またはＳｎ−Ａｇにより構成されている
前記（９）ないし（１１）のいずれかに記載の半導体装置。
（１６）
前記柱状金属層は、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、
前記はんだ層は、インジウム（Ｉｎ）またはＩｎ−Ａｇにより構成されている
前記（９）ないし（１１）のいずれかに記載の半導体装置。
（１７）
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して仮付けすることと、
リフロ加熱により前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。
（１８）
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。
（１９）
基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板の上に、アンダーフィル樹脂を供給することと、
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、前記パッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続すると共に、前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。

本出願は、日本国特許庁において２０１４年６月２７日に出願された日本特許出願番号２０１４−１３２３３２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims

半導体チップと、前記半導体チップが配設されるパッケージ基板とを備え、
前記半導体チップは、チップ本体と、前記チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有し、
前記パッケージ基板は、基板本体と、前記基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有し、
前記ソルダレジスト層は、前記基板本体の表面および前記複数の配線の上に連続層として設けられると共に、前記複数の配線の各々の上に少なくとも一つの開口を有し、
前記少なくとも一つの開口は、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々は、前記少なくとも一つの開口内の前記配線の露出した部分を被覆し、
前記はんだを含む複数の電極は、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含み、
前記複数の第１電極および前記複数の第２電極は、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置され、
前記複数の配線は、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含む
半導体装置。
前記複数の第１配線は、前記複数の第１電極を前記列方向に対して斜め方向に相互に接続し、前記複数の第２配線は、前記複数の第２電極を前記斜め方向に相互に接続する
請求項１記載の半導体装置。
前記少なくとも一つの開口は、前記複数の第１配線の各々の上に設けられた複数の第１開口と、前記複数の第２配線の各々の上に設けられた複数の第２開口とを含み、
前記複数の第１配線は、前記複数の第１開口の各々に対して前記列方向に交差する縦線部と、前記縦線部どうしを前記斜め方向につなぐ斜線部とを有し、
前記複数の第２配線は、前記複数の第２開口の各々に対して前記列方向に交差する縦線部と、前記縦線部どうしを前記斜め方向につなぐ斜線部とを有する
請求項２記載の半導体装置。
前記複数の第１配線および前記複数の第２配線は、直線である
請求項２記載の半導体装置。
前記少なくとも一つの開口は、前記複数の第１配線の各々の上に設けられた複数の第１開口と、前記複数の第２配線の各々の上に設けられた複数の第２開口とを含み、
前記複数の第１開口および前記複数の第２開口は、前記列方向に長い長方形の平面形状を有し、
前記複数の第１配線の各々は、前記複数の第１開口の各々の対角線方向に対向する二つの角部を斜めに横切って配置され、
前記複数の第２配線の各々は、前記複数の第２開口の各々の対角線方向に対向する二つの角部を斜めに横切って配置されている
請求項４記載の半導体装置。
前記複数の第１開口および前記複数の第２開口は、前記行方向および前記列方向の両方に等ピッチ配置され、
前記複数の第１配線および前記複数の第２配線は、前記列方向に対して斜め４５度方向の直線である
請求項５記載の半導体装置。
前記はんだを含む複数の電極は、前記半導体チップの外周部に設けられた複数の第３電極を含み、
前記パッケージ基板は、前記基板本体の中央部にチップ配設領域を有し、
前記複数の配線は、複数の第３配線を含み、前記複数の第３配線は、前記チップ配設領域の外周部から前記基板本体の外側または内側に向かって伸びていると共に前記チップ配設領域の各辺において互いに平行に配置されている
請求項１記載の半導体装置。
前記少なくとも一つの開口は、前記複数の第３配線の各々の上に設けられた第３開口を含み、
前記第３開口は、前記第３開口内の前記第３配線の長手方向に長い平面形状を有し、前記第３開口の長さは、前記パッケージ基板の熱膨張係数に応じて調整されている
請求項７記載の半導体装置。
前記はんだを含む複数の電極の各々は、前記チップ本体の側から、柱状金属層と、はんだ層とを順に有し、
前記柱状金属層は、前記はんだ層を構成するはんだよりも高い融点をもつ金属により構成されている
請求項１記載の半導体装置。
前記柱状金属層の高さは、前記はんだ層の高さよりも大きい
請求項９記載の半導体装置。
前記はんだ層の体積は、前記開口の容積よりも大きい
請求項９記載の半導体装置。
前記第３開口の長さは、以下の式１を満たす
Ｌ＞（ａ−３．５）＊Ｄ＊（Ｔ−２５）＊１０^-6＋ｄ・・・式１
（式１において、Ｌは、前記第３開口の長さ（ｍｍ）、ａは、前記パッケージ基板の等価熱膨張係数（ｐｐｍ／℃）、Ｄは、前記第３開口の中心の前記パッケージ基板の中心からの距離（ｍｍ）、Ｔは、前記はんだの融点（℃）、ｄは、前記複数の第３電極の各々の径をそれぞれ表す。）
請求項８記載の半導体装置。
前記複数の配線の各々は、
主として銅（Ｃｕ）により構成された金属配線層と、
前記金属配線層の表面のうち前記開口内に露出した領域を覆う表面被膜と
を有する請求項１記載の半導体装置。
前記表面被膜は、Ｎｉ−Ａｕめっき層またはＮｉ−Ｐｄ−Ａｕめっき層により構成されている
請求項１３記載の半導体装置。
前記柱状金属層は、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、
前記はんだ層は、スズ（Ｓｎ）またはＳｎ−Ａｇにより構成されている
請求項９記載の半導体装置。
前記柱状金属層は、銅（Ｃｕ）または銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜により構成され、
前記はんだ層は、インジウム（Ｉｎ）またはＩｎ−Ａｇにより構成されている
請求項９記載の半導体装置。
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して仮付けすることと、
リフロ加熱により前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。
基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板の上に、アンダーフィル樹脂を供給することと、
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、前記パッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続すると共に、前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に少なくとも一つの開口を設け、
前記少なくとも一つの開口により、前記少なくとも一つの開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々により、前記少なくとも一つの開口内の前記配線の露出した部分を被覆させ、
前記はんだを含む複数の電極を、第１の電位を供給する複数の第１電極と、前記第１の電位とは異なる第２の電位を供給する複数の第２電極とを含んで形成し、
前記複数の第１電極および前記複数の第２電極を、前記チップ本体の中央部に、行方向および列方向の両方に交互に配置し、
前記複数の配線を、前記複数の第１電極を相互に接続する複数の第１配線と、前記複数の第２電極を相互に接続する複数の第２配線とを含んで形成する
半導体装置の製造方法。