CN106463472B - 半导体器件及制造其的方法 - Google Patents

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14136—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
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    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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Abstract

本发明中的半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括以下部件：基板主体；以及设置在所述基板主体的表面上的多个配线和阻焊层。多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中间，多个第一电极和多个第二电极以交替方式排列在行方向和列方向上。上述多个配线包括多个第一配线和多个第二配线。多个第一配线使多个第一电极彼此连接，并且多个第二配线使多个第二电极彼此连接。

Description

半导体器件及制造其的方法
技术领域
本公开涉及利用倒装芯片技术的半导体器件以及制造该半导体器件的方法。
背景技术
近年来，具有图片输出功能的设备，例如智能手机、平板计算机、电视接收机以及游戏机，在显示分辨率方面有了显着的改进。为了适应于此，已经扩展了安装在这种装置中的图像处理器LSI(大规模集成电路)所期望的存储器带宽(memory band)。用于实现宽的存储器带宽的已知技术可以包括如专利文献1中所公开的叠层芯片(chip on chip)(CoC)。但是，由于使用具有特殊接口的DRAM(动态随机存取存储器)或使用诸如使用微凸块的精细连接的技术，CoC技术会倾向于导致更高的成本。因此，通常的方法可以是使用具有标准DDR(双数据速率)接口的多个DRAM，并且通过增加图像处理器LSI与DRAM之间的连接通道的数量来确保存储器带宽。64位接口在诸如智能手机的装置中实际使用，并且预期这种接口的使用将在未来扩展。
此外，半导体器件的小型化允许在芯片中集成更多数量的晶体管。这使得在一个芯片中集成更多功能成为可能。例如，当前在智能手机或平板计算机中使用的应用处理器以及包含在数字电视接收器中的LSI，主要使用将CPU(中央处理单元)、GPU(图形处理单元)以及各种接口单元化为一个芯片的芯片。
存储器接口的多沟道以及一个芯片中的功能集成的这种进步已经引起了将LSI连接至外部的端子数量增加的趋势。在现有技术中，通常采用其中半导体芯片通过引线接合连接至封装基板的封装方法。然而，近年来，为了适应连接端子的增加，已经增加采用所谓的倒装芯片技术。倒装芯片技术涉及使用焊料凸块将半导体芯片连接至封装基板。具体地，通常在倒装芯片技术中使用的技术称为C4(可控塌陷芯片连接)，如例如在专利文献2中所公开的。
在C4技术中，在封装基板的一侧上，可以预先在阻焊剂上设置开口。每个开口可以具有与要用于连接的焊料凸块的尺寸基本相同的尺寸。可以在开口中印刷膏状焊料材料。然后，可以使用焊剂将预先设置有焊料凸块的芯片安装在印刷的焊料材料上。通过批量回流方法，焊料可以熔化以形成连接。可以填充底部填充树脂用于在芯片与封装基板之间密封。使用这种技术，由于以下原因，端子间间距的小型化会变得困难。首先，为了确保芯片与封装基板之间的间隙以填充底部填充树脂，期望增加形成在芯片的一侧上的焊料凸块的直径。第二，焊膏可以通过印刷方法形成，导致难以形成精细图案。因此，连接端子之间的间距可以变为约150μm至180μm(包括两个端值)。这导致预期难以适应将来信号的数量的增加或者由于器件小型化引起的芯片收缩。
考虑到如上所述的当前情况，为了进一步增加信号端子密度并且降低基板成本的目的，专利文献3公开了一种技术，其包括直接在配线上执行倒装芯片。在现有的C4技术中，可以在封装基板上形成具有比凸块直径大的尺寸的焊盘(land)。相反，在该技术中，可以将凸块按压到具有比凸块直径小的宽度的配线上，利用配线迫使其自身进入凸块，以将凸块和配线接合在一起。因此，即使在使用具有小直径的凸块的情况下，该技术也在努力实现高接合强度方面进行了改进。此外，通常可以使用在金属柱或所谓的柱上执行焊料电镀的凸块结构(柱状凸块)。这使得即使在使用具有小直径的凸块的情况下，也可以确保期望用于注入底部填充树脂的在芯片与封装基板之间的间隙。
另一方面，在包含焊料的电极(诸如柱状凸块)仅布置在半导体芯片的外围部分中的情况下，由于在半导体芯片中从包含焊料的电极到晶体管的大的配线电阻，因此会发生电压降。因此，例如，上述专利文献3公开了一种阵列布置，其中用于电源的柱状凸块可以布置在半导体芯片的中心部分内。用于电源的柱状凸块可以各自具有与外围部分中的柱状凸块的配置类似的配置。外围部分中的每个柱状凸块可以通过封装基板上的配线连接至用于连接至封装基板的下层的通孔。同时，与外围部分中的柱状凸块一样，中心部分内的柱状凸块也可以各自通过封装基板上的配线连接至用于连接至封装基板的下层的通孔。中心部分内的柱状凸块还可以连接至下层的电源图案或接地图案。
现有技术文献
专利文献
专利文献1：特开2010-192886号公报
专利文献2：美国专利第5900675号的说明书
专利文献3：特开2012-119648号公报
发明内容
然而，封装基板上的通孔的尺寸大于柱状凸块的尺寸。因此，在如上述专利文献3中通孔可以针对柱状凸块中的每一个设置在中心部分内的配置中，这导致允许布置的柱状凸块的数量受到限制。因此，难以在半导体芯片的中心部分内提供包括焊料的电极(诸如柱状凸块)的高致密化布置。由于半导体芯片中的配线电阻引起的电压降没有充分消除。
因此，期望提供一种半导体器件及制造其的方法，使得能够在半导体芯片的中心部分内高密度地布置包含焊料的电极，并且对半导体芯片执行适当的电源供应。
根据本公开的实施方式的半导体器件包括半导体芯片以及其上安装有半导体芯片的封装基板。半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上。阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线，其中多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
在根据本公开的实施方式的半导体器件中，多个包含焊料的电极包括多个第一电极和多个第二电极。多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线。多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。因此，与针对多个包含焊料的电极中的每一个设置通孔的配置相比，减少了封装基板上的通孔的数量，并且高密度地布置包含焊料的电极。因此抑制了由于半导体芯片中的配线电阻引起的电压降。
根据本公开的实施方式的制造半导体器件的第一方法包括：将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；将半导体芯片暂时接合至封装基板；通过回流加热将多个包含焊料的电极连接至多个配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且使底部填充树脂固化。阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线，其中多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
根据本公开的实施方式的制造半导体器件的第二方法包括：将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体和设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；通过在高于或等于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接至封装基板，将多个包含焊料的电极连接至多个配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且使底部填充树脂固化。阻焊层作为连续层设置在基板主体前表面和多个配线的上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线，其中多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
根据本公开的实施方式的制造半导体器件的第三方法包括：在封装基板上提供底部填充树脂，其中封装基板包括基板主体、多个配线以及焊料层，其中多个配线和阻焊层设置在基板主体的前表面上；将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极；以及通过在高于或等于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接至封装基板，将多个包含焊料的电极连接至多个配线，同时使底部填充树脂固化。阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口。一个或多个开口允许在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部暴露。多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分。多个包含焊料的电极包括多个第一电极和多个第二电极，其中多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线，其中多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
根据本公开的实施方式的半导体器件或者根据本公开的实施方式的制造半导体器件的第一方法至第三方法，多个包含焊料的电极包括多个第一电极和多个第二电极。多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位。在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置。多个配线包括多个第一配线和多个第二配线。多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。因此，可以在半导体芯片的中心部分内高密度地布置包含焊料的电极，并且对半导体芯片执行适当的电源供应。
应当注意，这里描述的一些效果不必是限制性的，并且可以实现本文中描述的任何其它效果。
附图说明
[图1]是根据本公开的第一实施方式的半导体器件的整体配置的示意性顶视图。
[图2]是图1中示出的半导体器件的整体配置的示意性截面图。
[图3]是图1中示出的半导体器件的一部分的放大顶视图。
[图4]是图1中示出的半导体器件的其它部分的放大顶视图。
[图5]是沿图3的线V-V截取的截面图。
[图6]是沿图4的线VI-VI截取的截面图。
[图7]是沿图4的线VII-VII截取的截面图。
[图8]是示出开口与包含焊料的电极之间的位置偏移的实例的截面图。
[图9]是根据本公开的第二实施方式的半导体器件的一部分的放大顶视图。
[图10]是根据本公开的第三实施方式的半导体器件的一部分的放大顶视图。
[图11]是相对于开口布置在列方向上的配线的示意性顶视图。
[图12]是相对于开口布置在倾斜方向上的配线的示意性顶视图。
[图13]是概括在图11和图12中的每一个内示出的布置中的可接受的位置偏移量的计算结果的示图。
[图14]是概括在图11和图12中的每一个内示出的布置中的开口内的配线的暴露面积的计算结果的示图。
[图15]是根据本公开的第四实施方式的半导体器件的一部分的放大顶视图。
[图16]是根据变形例1-1的半导体器件的一部分的放大顶视图。
[图17]是示出具有矩形平面形状的开口的情况的顶视图。
[图18]是根据变形例1-2的半导体器件的一部分的放大顶视图。
[图19]是根据变形例1-3的半导体器件的一部分的放大顶视图。
[图20]是沿图19的线XX-XX截取的截面图。
[图21]是根据变形例1-4的半导体器件的一部分的放大顶视图。
[图22]是根据变形例1-5的半导体器件的一部分的放大顶视图。
[图23]是根据本公开的第五实施方式的半导体器件的一部分的放大截面图。
[图24]是根据本公开的第六实施方式的半导体器件的整体配置的示意性顶视图。
[图25]是图24中示出的半导体器件的整体配置的示意性截面图。
[图26]是根据本公开的第七实施方式的半导体器件的整体配置的示意性截面图。
[图27]是根据变形例7-1的半导体器件的整体配置的示意性截面图。
[图28]是根据变形例7-2的半导体器件的整体配置的示意性截面图。
[图29]是按工序顺序示出根据本公开的第八实施方式的制造半导体器件的方法的截面图，并且是按工序顺序示出制造包含焊料的电极的方法的截面图。
[图30]是在图29之后的工艺的截面图。
[图31]是在图30之后的工艺的截面图。
[图32]是在图31之后的工艺的截面图。
[图33]是在图32之后的工艺的截面图。
[图34]是在图33之后的工艺的截面图。
[图35]是在图34之后的工艺的截面图。
[图36]是在图35之后的工艺的截面图。
[图37]是按工序顺序示出根据本公开的第九实施方式的制造半导体器件的方法的截面图，并且是按工序顺序示出将封装基板连接至半导体芯片的方法的截面图。
[图38]是在图37之后的工艺的截面图。
[图39]是在图38之后的工艺的截面图。
[图40]是在图39之后的工艺的截面图。
[图41]是按工序顺序示出根据本公开的第十二实施方式的制造半导体器件的方法的截面图。
[图42]是在图41之后的工艺的截面图。
[图43]是在图42之后的工艺的截面图。
具体实施方式
在下文中，参考附图详细描述本公开的一些实施方式。应当注意，描述按照以下顺序进行。
1.第一实施方式(半导体器件；多个第一电极通过多个第一配线在倾斜方向上彼此连接并且多个第二电极通过多个第二配线在倾斜方向上彼此连接的实例。多个第一配线和多个第二配线各自具有折线形状的实例。多个第三配线中的每一个上的第三开口具有基本上矩形平面形状的实例，其中第三开口的长度根据封装基板的热膨胀系数调节)
2.第二实施方式(多个第一配线和多个第二配线中的每一个是直线的实例)
3.第三实施方式(多个第一开口和多个第二开口各自具有矩形形状并且多个第一配线和多个第二配线分别布置成倾斜地穿过多个第一开口和多个第二开口的实例)
4.第四实施方式(第一开口和第二开口在行方向和列方向上以均匀间距布置并且多个第一配线和多个第二配线中的每一个是相对于列方向倾斜45°度的直线的实例)
5.变形例1-1(第三开口具有椭圆形的平面形状的实例)
6.变形例1-2(在第三开口内配线包括加宽部分的实例)
7.变形例1-3(在第三开口内配线具有断裂的实例)
8.变形例1-4(两个第三开口在其拐角处具有倾斜切口(notch)并且两个第三开口相邻地布置有彼此相对的倾斜切口的实例)
9.变形例1-5(两个第三开口在其侧面处具有倾斜切口并且两个第三开口相邻地布置有彼此相对的倾斜切口的实例)
10.第五实施方式(半导体器件；第三开口内的阻焊层的厚度小于在基板主体的前表面当中的除第三开口之外的区域内的阻焊层的厚度的实例)
11.第六实施方式(半导体器件；MCM(多芯片模块)的实例)
12.第七实施方式(半导体器件；利用模制树脂密封的实例)
13.第八实施方式(制造半导体器件的方法；包括使用助熔剂暂时接合并且随后执行批量回流工艺的实例)
14.第九实施方式(制造半导体器件的方法；局部回流的实例)
15.第十实施方式(制造半导体器件的方法；通过热压缩暂时接合的实例)
16.第十一实施方式(制造半导体器件的方法；工具侧的温度固定的热压缩的实例)
第十二实施方式(制造半导体器件的方法；预先在封装基板上提供底部填充树脂的实例)
(第一实施方式)
图1示意性地示出根据本公开的第一实施方式的半导体器件的整体配置。图2示意性地示出沿线II-II截取的半导体器件的截面配置。例如，半导体器件1可以是倒装芯片半导体器件，其中半导体芯片10与封装基板20可以通过多个包含焊料的电极130连接。底部填充树脂40可以设置在半导体芯片10与封装基板20之间。
参考图2，半导体芯片10包括可以由例如硅(Si)制成的芯片主体11。可以在芯片主体11的一个表面(元件形成表面)上设置元件(未示出)。半导体芯片10可以以面向下的姿势安装在封装基板20的中心部分内的芯片安装区域20A上，该姿势中芯片主体11的元件形成表面11A可以朝向封装基板20取向。应当注意，图1中的顶视图以虚线示出了半导体芯片10的芯片轮廓10A，其中省略了半导体芯片10和底部填充树脂40。
如图2所示，多个包含焊料的电极130设置在芯片主体11的元件形成表面11A上。例如，多个包含焊料的电极130可以以预定间隔和预定排列设置在半导体芯片10的芯片主体11的元件形成表面11A的中心部分和外围部分内。
参考图1和图2，例如，封装基板20包括基板主体21。如图1所示，芯片安装区域20A和多个配线150可以设置在基板主体21的前表面(半导体芯片安装表面)21A中。通孔22可以设置在多个配线150中的每一个的一端上。如图2所示，焊球23可以设置在基板主体21的后表面21B上。应当注意，在图2的截面图中省略了多个配线150。
例如，基板主体21可以具有包括树脂基板(未示出)、由例如铜(Cu)制成的配线层以及阻焊层(未示出)的堆叠结构，但是对其配置没有具体的限制。
例如，多个配线150可以包括多个第一配线151、多个第二配线152以及多个第三配线153。
例如，多个第一配线151和多个第二配线152可以对半导体芯片10执行电力供应，并且在芯片安装区20A内在倾斜方向上并排布置。
例如，多个第三配线153可以执行向半导体芯片10输入信号以及从半导体芯片10输出信号，并且可以从芯片安装区域20A的外围部分向基板主体21的外侧延伸。多个第三配线153可以在芯片安装区域20A的每一侧彼此平行地布置，并且在基板主体21的外部区域中以放射状图案扩展。应当注意，多个第三配线153可以从芯片安装区域20A的外围部分向基板主体21的内侧延伸。
通孔22可以设置在多个配线150中的每一个的一端(第一配线151的两端、第二配线152的两端以及第三配线153的一端(第一端))与焊球23之间，并且穿透封装基板20的基板主体21。通孔22可以将每个端子从封装基板20的前表面(半导体芯片安装表面)21A转移(transfer)到后表面21B(朝向焊球23)。每个端子可以使用多个包含焊料的电极130和多个配线150从半导体芯片10延伸。在该实施方式中，形成在封装基板20上的通孔22的尺寸可以大于多个包含焊料的电极130中的每一个的尺寸。因此，在一个实例中，如图1所示，关于第三配线153，在封装基板20上每个端子可以使用多个包含焊料的电极130从半导体芯片10延伸，并且使用多个第三配线153引至基板主体21的外围部分。这允许使多个第三配线153的配线间间距加宽。此外，可以使用通孔22将每个端子引向封装基板20上的焊球23。
焊球23可以执行向半导体芯片10输入信号以及从半导体芯片10输出信号，并且对半导体芯片10执行电力供应。
底部填充树脂40可以保护多个包含焊料的电极30与多个配线110之间的接合部分，并且填充在半导体芯片10与封装基板20之间。在一个优选的实例中，填料可以分散在底部填料树脂40中，以便调节热膨胀系数。例如，可以使用球形状的氧化硅作为填料。在一个期望的实例中，例如，底部填充树脂40的热膨胀系数可以调节至近似10ppm/℃至50ppm/℃(包括两个端值)。
图3以放大方式示出了图1中示出的半导体器件1的一部分。具体地，图3示出芯片安装区域20A内的三个第一配线151和三个第二配线152的平面配置。应当注意，为了更容易理解，在图3的顶视图中省略了半导体芯片10和底部填充树脂40。
图4以放大方式示出了图1中示出的半导体器件1的其它部分。具体地，图4示出了在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，为了更容易理解，在图4的顶视图中省略了半导体芯片10和底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧区域中。
封装基板20可以在基板主体21的前表面21A上包括阻焊层24以及多个配线150。例如，阻焊层24可以由负性感光永久抗蚀剂材料制成。
阻焊层24作为连续层设置在基板主体21的前表面21A和多个配线150上，并且阻焊层24在多个配线150中的每一个上具有一个或多个开口160。在开口160内，多个包含焊料的电极130和多个配线150可以接合到一起，以在半导体芯片10与封装基板20之间形成连接。应当注意，在图3中，设置有阻焊层24的区域由轻点区域表示。
如上所述，阻焊层24设置为连续层，并且具有部分开口160。这使得可以确保多个相邻配线150之间的绝缘。因此，即使当配线150以约40μm的小间距排列时，可以降低连接至配线150中的一个的包含焊料的电极130与相邻的配线150中的一个接触的可能性。这使得抑制短路的发生。
此外，由于阻焊层24具有部分开口160，所以阻焊层24在封装基板20上是连续的或不分开的。因此，可以防止多个配线150剥离，并且防止阻焊层24剥离。
接下来，给出图3中示出的芯片安装区域20A内的配置的描述。
例如，多个包含焊料的电极130包括多个第一电极131和多个第二电极132。多个第一电极131提供第一电位(例如电源电位)，并且多个第二电极132提供不同于第一电位的第二电位(例如地电位)。在芯片主体11的中心部分内，多个第一电极131和多个第二电极132在行方向X和列方向Y上交替地布置。换句话说，多个第一电极131和多个第二电极132可以以方格图案(checkered pattern)布置，并且相邻的包含焊料的电极130可以提供彼此不同的电位。多个第一配线151连接多个第一电极131。多个第二配线152连接多个第二电极132。因此，在半导体器件1中，可以在半导体芯片10的中心部分内以高密度布置包含焊料的电极130，并且对半导体芯片10执行适当的电力供应。
更具体地，封装基板20上的通孔22的尺寸大于包含焊料的电极130的尺寸。这导致在针对配线150中的每一个设置通孔22的配置中，允许布置的包含焊料的电极130的数量减少。例如，可以以80μm的间距制造各自具有40μm或更小的直径的包含焊料的电极130。然而，典型封装基板上的激光通孔可以各自具有约150μm的焊盘直径，并且通孔间距可以是180μm或更大。此外，当使用钻通孔以降低封装基板20的成本时，焊盘直径可以是约250μm，并且通孔间距可以是约500μm。因此，针对每个配线150设置通孔22可能导致包含焊料的电极130的数量减少。例如，这可能导致向半导体芯片10的内部供电不足的可能性，以及对于半导体芯片10的设计限制。
在本实施方式中，多个第一配线151连接多个第一电极131，并且多个第二配线152连接多个第二电极132。以这种方式，与针对每个配线150设置通孔22的情况不同，只要半导体芯片10的电源电压的设计限制允许，利用多个第一配线151(或多个第二配线152)连接提供相同电位的多个第一电极131(或多个第二电极132)，使得可以减少封装基板20上的通孔22的数量。因此，还可以抑制封装基板20的制造成本和检查成本的增加。
此外，可以增加允许布置的包含焊料的电极130的数量，并且因此可以减轻对半导体芯片10内的配线设计的限制。更具体地，由于半导体芯片10中的从包含焊料的电极130到晶体管的大的配线电阻而可能发生电压降。但是，增加执行向半导体芯片10供电的包含焊料的电极130的每单位面积的数量，使得可以抑制半导体芯片10中的电阻增加。这可以是因为封装基板20上的配线150具有比半导体芯片10中的配线的截面面积大数十至数百倍的横截面面积，并且因此具有相当低的配线电阻。
此外，增加包含焊料的电极130的数量导致流过包含焊料的电极130中的每一个的电流的量的减少。这使得可以抑制电迁移现象，并且因此维持可靠性。具体地，这可以适合于包含焊料的电极130的小型化的情况，以便在图1中示出的封装基板20的外围部分中提供第三配线153的高致密化排列。
应当注意，增加包含焊料的电极130的数量会导致可能容易发生短路。但是，阻焊层24具有单独的开口160，以便避免使除了包含焊料的电极130与配线150之间的接合部分之外的部分暴露。这使得可以防止在可靠性方面的缺点，诸如在制造中可能发生的配线间短路以及配线间离子迁移。
另外，在半导体芯片10中的上层中使用的配线通常可以在层之间以90度旋转的关系指向。因此，容易对于多个第一电极131和多个第二电极132在行方向X和列方向Y上的交替排列进行调节。这使得可以对于行方向X和列方向Y交替地提供电源电位和接地电位，从而允许更均匀的电力供应。
在一个优选实例中，例如如图3所示，多个第一配线151可以相对于行方向X和列方向Y在倾斜方向DS上连接多个第一电极131。类似地，在一个优选实例中，平行于多个第一配线151，多个第二配线152可以在倾斜方向DS上连接多个第二电极132。
例如如图3所示，开口160可以包括多个第一开口161和多个第二开口162。多个第一开口161可以设置在多个第一配线151中的每一个上。多个第一电极131可以通过多个第一开口161连接至多个第一配线151。类似地，多个第二开口162可以设置在多个第二配线152中的每一个上。多个第二电极132可以通过多个第二开口162连接至多个第二配线152。
例如如图3所示，多个第一配线151可以具有折线形状(polygonal line shape)，并且包括垂直线部分151A和斜线部分151B。垂直线部分151A可以在列方向Y上与多个第一开口161中的每一个相交。斜线部分151B可以在倾斜方向DS上连接垂直线部分151A。类似地，多个第二配线152可以具有折线形状，并且包括垂直线部分152A和斜线部分152B。垂直线部分152A可以在列方向Y上与多个第二开口162中的每一个相交。斜线部分152B可以在倾斜方向DS上连接垂直线部分152A。
应当注意，多个第一配线151和多个第二配线152的配置不限于图3中示出的实例。在稍后描述的第二实施方式至第四实施方式中描述其它实例。
接下来描述图4中示出的封装基板20的外围部分的配置。
例如，多个包含焊料的电极130可以包括多个第三电极133(133A和133B)。多个第三电极133可以执行向半导体芯片10输入信号以及从半导体芯片10输出信号。
开口160可以包括设置在多个第三配线153中的每一个上的多个第三开口163(163A和163B)。多个第三电极133中的每一个可以通过第三开口163连接至第三开口163内的第三配线153。
例如，多个第三配线153中的每一个可以具有恒定宽度W50。例如，第三开口163可以以矩形或基本上矩形形状设置在多个第三配线153中的每一个的另一端(第二端)上。
在一个优选的实例中，相邻的第三开口163可以相对于多个第三配线153的长度方向DL排列在交替偏移的位置(所谓的交错排列)，以便减小多个第三配线153之间的配线间间距P153。
图5示出沿图3的线V-V截取的第一开口161和第二开口162的截面配置。图6示出沿图4的线VI-VI截取的第三开口163的截面配置。
例如，开口160可以允许在开口160内暴露配线150的上表面53以及侧表面54在高度方向上的全部。多个包含焊料的电极130中的每一个可以覆盖开口160内的配线150的暴露部分(配线150的上表面53和侧表面54中在开口160内暴露的部分)。换句话说，开口160可以设置为允许开口160内的配线150的上表面53和侧表面54暴露。开口160的开口端61可以相对于开口160内的配线150的侧表面54向外定位。包含焊料的电极130的直径d可以大于配线150的宽度W50。包含焊料的电极130可以连接至配线150，以便包围或围绕配线150。
以这种方式，可以扩大在包含焊料的电极130与配线150之间的连接的面积，使得可以不以二维形状而是以三维形状形成包含焊料的电极130与配线150之间的接合部分。因此，即使当由于半导体芯片10与封装基板20的热膨胀系数的差异导致的热应力施加至接合部分时，也可以抑制在接合部分中生成的金属间化合物破坏。热应力可以由半导体芯片10的安装中的加热、组装线中的安装中的回流工艺或器件操作期间的热生成引起。因此，可以提高可靠性。
在一个优选的实例中，例如，多个包含焊料的电极130中的每一个按从其上布置芯片主体11的一侧开始的顺序可以包括柱状金属层31和焊料层32。在一个优选的实例中，柱状金属层31可以由具有比构成焊料层32的焊料的熔点更高的熔点的金属制成。与现有C4技术中使用的焊料凸块连接相比，这允许将焊料材料有限地用于包含焊料的电极130的末端部分。因此，即使当焊料由于表面张力而熔化成球形时，包含焊料的电极130的直径d也可以基本上限制为柱状金属层31的直径。因此，可以减小多个包含焊料的电极130的电极间间距。
在一个优选的实例中，例如，柱状金属层31可以由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜。例如，焊料层32可以由锡(Sn)或Sn-Ag制成。
由于铜具有优化的导热性，所以包括铜的柱状金属层31使得可以更加提高半导体器件1的散热。此外，铜和焊料材料形成具有最佳强度的合金。这使得可以提供具有更优化的连接强度的电极结构。
利用由锡或Sn-Ag制成的焊料层32，当柱状金属层31含有铜时铜可以分散在焊料层32内。当焊料层32由锡制成时可以形成Sn-Cu合金，而当焊料层32由Sn-Ag制成时可以形成Sn-Ag-Cu合金。已知这些具有作为焊料材料的稳定和优化的机械特性，并且使得可以提供具有更优的强度和更优的可靠性的连接结构。
在一个优选的可替换的实例中，例如，柱状金属层31可以由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜。例如，焊料层32可以由铟(In)或In-Ag制成。在这种情况下，以上给出的描述可以适用于柱状金属层31。此外，由铟或In-Ag制成的焊料层32允许降低熔点。这使得可以减小在组装工艺中生成的热应力，并且提供具有更优的产量和更优的可靠性的结构。
在一个优选的实例中，柱状金属层31的高度H31可以大于焊料层32的高度H32。尽管焊料的量由于柱状金属层31的高度H31而减少，这使得可以增加半导体芯片10与封装基板20之间的间隙G。因此，可以以更窄的间距形成多个包含焊料的电极30，同时允许更容易地注入底部填充树脂40。
在一个优选的实例中，可以利用焊料层32填充开口160。如果没有利用焊料填充的微小开口应当保留在开口160内，则在后处理中难以利用底部填充树脂40填充微小开口，导致了微小开口可能变为空隙的可能性。在这种情况下，会存在空隙内的空气可能膨胀引起在球附接中或二次安装的回流工艺中的接合失败的可能性，或者熔融焊料会沿着空隙流动引起相邻配线150之间短路的可能性。利用焊料层32填充开口160使得可以抑制空隙的发生或者由于空隙引起的接合失败或短路，并且防止降低产量或可靠性。
在一个优选的实例中，焊料层32的体积可以大于开口160的体积。这使得可以用焊料层32可靠地填充开口160。此外，由于焊料层32的体积大于开口160的体积，可以提供足够的焊料的量，并且允许包含焊料的电极130与配线150之间的接合部分具有优化的形状。因此，可以防止包含焊料的电极130与配线150之间的接合部分具有变形的形状或者具有部分收缩的形状。因此，可以避免应力集中到焊料层32而导致接合部分的更高的机械强度。
可以在半导体芯片10的芯片主体11的元件形成表面11A上设置由铝(Al)制成的焊盘13。按从布置柱状金属层31的一侧开始的顺序，柱状金属层31可以通过导电薄膜和阻挡膜电连接至焊盘13，但在图5和图6中省略了导电薄膜和阻挡膜。例如，可以通过溅射形成铜(Cu)作为导电薄膜并且例如形成TiW作为阻挡膜。钝化膜14可以覆盖半导体芯片10的芯片主体11的元件形成表面11A当中的除了设置焊盘13的区域之外的区域。应当注意，在半导体芯片10中不仅可以形成焊盘13和钝化膜14，而且也可以形成诸如配线层和扩散层的层，但是在图5和图6中省略了诸如配线层和扩散层的层。
多个配线150可以是在封装基板20的最外层上的配线。应当注意，图5和图6示出了直接设置在多个配线150之下的绝缘层21C的单层结构作为封装基板20的基板主体21。然而，基板主体21可以是包括除了绝缘层21C之外的一层或多层的堆叠结构。
在一个优选的实例中，多个配线150中的每一个可以包括金属配线层51和表面涂层52。金属配线层51可以由铜(Cu)作为主要成分制成。表面涂层52可以覆盖金属配线层51的表面当中的暴露在开口160中的区域。设置表面涂层52有助于提高焊料润湿性，并且促进焊料在金属配线层51的表面上的润湿和扩散。如稍后所述，当开口160具有在开口160内的配线150的长度方向DL上延长的平面形状时，这导致焊料在开口160内的配线150的整个暴露区域上更容易润湿和扩散。因此，可以更可靠地促进提高接合强度的效果。
在一个优选的实例中，例如，表面涂层52可以包括Ni-Au镀层或Ni-Pd-Au镀层。由于表面涂层52中的镍与焊料层32可以形成合金层，可以防止配线150与焊料过度形成合金层，防止配线150被焊料变薄，并且防止配线150发散和断开。可以防止焊料侵入到配线150与封装基板20的绝缘层21C之间，引起配线150的粘合强度降低以及引起配线150剥离和断开。此外，焊料层32可以与表面涂层52中的金反应，以提高润湿性，并且使得防止在配线150的接合中的失败。另外，焊料沿着暴露的配线150润湿和扩散使得可以稳定地增加包含焊料的电极130与配线150之间的接合部分的面积。具体地，采用非电解电镀使得可以抑制表面涂层52的厚度变化，并且提供具有更高的接合部分的可靠性的结构。
图7示出沿着图4的线VII-VII截取的第三开口163的截面配置。如图4和图7所示，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻第三开口163与第三电极133之间的位置偏移的影响，并且可以抑制相邻的第三配线153之间的短路。
如所描述的通过在第三开口163内的第三配线153的长度方向DL上延长的第三开口163获得的效果可能如下。为了将包含焊料的电极130连接至配线150，可以进行加热以熔化焊料。此时，半导体芯片10上的阻焊层24的开口160和包含焊料的电极130可能偏离设定值(即它们在室温下的相对位置)，这是因为半导体芯片10的热膨胀系数与包括配线150和绝缘层21C的封装基板20的热膨胀系数之间的差异。因为封装基板20的热膨胀系数通常大于半导体芯片10的热膨胀系数，所以在焊料熔化的温度下可能存在如图8所示的位置偏移。
在本实施方式中，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。这使得可以抑制焊料层32在如图8所示的阻焊层24上流动引起焊料层32与相邻的第三电极133发生短路。此外，如图1所示，多个第三配线153可以排列为从芯片安装区域20A的外围部分向基板主体21的外侧延伸，以便将多个第三配线153的配线间间距加宽至通孔22的间距。多个第三配线153的这种排列可以与沿着第三开口163内的第三配线153的长度方向DL延长的第三开口163组合，以产生如所描述的抑制短路的效果。
此外，选择性地沿着特定方向(即选择性地沿着第三开口163内的第三配线153的长度方向DL)扩大第三开口163，使得可以提供适用于加热中的位置偏移的结构，同时无需加宽多个第三配线153的间距而保持抑制短路的效果。
此外，可以增加焊料层32与配线150形成合金层的区域的面积。这导致更高的接合强度，并且提高产量和可靠性。
应当注意，例如，在图6和图7中，配线150(第三配线153)中的每一个的宽度W50可以是15μm。例如，配线150(第三配线153)之间的配线间间距P50可以是40μm。例如，配线150(第三配线153)的高度H50可以是15μm。例如，第三开口163的宽度W可以是40μm，而第三开口163的长度L可以是例如60μm。例如，柱状金属层31的高度H31可以是40μm。例如，柱状金属层31可以具有圆柱的形状，并且直径d可以是例如40μm。例如，焊料层32的高度H32可以是18μm。例如，半导体芯片10与封装基板20之间的间隙G(从半导体芯片10的钝化层13到封装基板20的阻焊层24的距离)可以是至少40μm以上。
在一个优选的实例中，例如，第三开口163的长度L可以满足以下表达式1。
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
(在表达式1中，L表示第三开口163的长度(mm)，a表示封装基板20的等效热膨胀系数(ppm/℃)，D表示从封装基板20的中心到第三开口163的中心的距离(mm)，T表示焊料的熔点(℃)，以及d表示包含焊料的电极30的直径。)
在下文中，更详细地给出表达式1的描述。
已知封装基板20的热膨胀系数可以大致由以下表达式2限定的等效热膨胀系数a代替(参考：“Thermophysical Properties Handbook”，Japan Society ofThermophysical Properties，1990，pp.285-289)。
a＝Σ(厚度*弹性模量*CTE)/Σ(厚度*弹性模量)...表达式2
这里，“Σ”表示有关构成封装基板20的所有材料的值的总和。CTE是每个材料的热膨胀系数。当构成焊料层32的焊料是Sn-Ag时，熔点是221℃。无论使用何种接合工艺，至少将封装基板20加热到接近焊料的熔点的温度。因此，在室温假定为25℃的情况下，可以通过以下表达式3来限定封装基板20与焊料层32之间的来自室温状态下的位置偏移ΔL的量。
ΔL＝(a-3.5)*(221-25)*10-6*D...表达式3
这里，“D”表示从封装基板20的中心到接合部分(第三开口163的中心)的距离。3.5是作为半导体芯片10的主要构成材料的硅(Si)的热膨胀系数。因此，第三开口163的长度L的值可以至少大于或等于由以下表达式4所给出的值。这使得即使当在焊料接合中加热焊料时，也可以允许大部分焊料进入第三开口163中。
L>(a-3.5)*(221-25)*D*10-6+d...表达式4
这里，“d”表示多个包含焊料的电极130中的每一个的直径，即柱状金属层31的直径。在期望的实例中，考虑到焊料层32的电镀的体积、第三开口163的宽度W以及第三配线153的宽度W50，可以调节第三开口163的长度L的最大值以便允许利用如上所述的焊料层32填充第三开口163。
例如，假设利用表1中概括的配置制造封装基板20，让我们计算第三开口163的长度L。
[表1]
封装基板可以是内置四层基板，并且包括：作为芯材料的包含玻璃布的环氧材料(Hitachi Chemical Company，Ltd.：700GR)、作为内置材料的ABF膜材料(Ajinomoto Fine-Techno Co.，Inc.：GX92)、阻焊剂(Taiyo Ink Mfg.Co.Ltd.：AUS703)以及由铜制成的配线层。芯材料的厚度可以是800μm。内置层的厚度可以是35μm。阻焊剂厚度可以是20μm。作为表面层的配线层的厚度可以是15μm。作为芯层的配线层的厚度可以是25μm。每个材料的弹性模量和热膨胀系数(CTE)可以概括在表1中。有关布置柱状金属层31的位置，例如，假设焊盘排列在10mm□的面积内，当考虑热膨胀变得最大的角度(拐角)时，D可以等于近似7.06mm(D＝近似7.06mm)。焊盘13可以用作半导体芯片10的I/O焊盘。
通过使用这些参数，等效热膨胀系数a可以由表达式2给出为近似10.5ppm/℃。假设在使用焊料层32将半导体芯片10连接至多个配线150的工艺中施加的温度是221度，即Sn-Ag基焊料的熔点。结果，由表达式3给出的位置偏移ΔL的量的最大值可以是9.75μm。这里，在一个期望的实例中，由于柱状金属层31的直径d为40μm，根据表达式4，第三开口163的长度L可以是至少49.75μm以上。因此，例如，第三开口163的长度L可以设计为55μm。
除由第三配线153占据的体积外，第三开口163的体积可以计算为31625μm3。因此，当第三电极133设计为允许焊料层32的体积大于这个值时，焊料层32的镀层的厚度可以是25.2μm以上。由于镀层的实际厚度存在变化，因此可以考虑这些变化来进行第三电极133的设计。
应当注意，如在稍后的第五实施方式中所述，可以通过在去除阻焊层24之前中途停止显影来减小焊料层32的镀层的厚度，以允许封装基板20的绝缘层21C暴露。
在第八实施方式至第十二实施方式中描述制造半导体器件1的方法。
在半导体器件1中，阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，在组装工艺期间用于焊料接合的加热中，即使在由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异而导致的第三开口163与第三配线153之间的位置偏移的情况下，焊料层32也不太可能在阻焊剂层24上流动。因此，减轻了第三开口163与第三电极133之间的位置偏移的影响，导致抑制相邻的第三配线153之间的短路。
如上所述，在本实施方式中，多个包含焊料的电极130包括多个第一电极131和多个第二电极132。多个第一电极131提供第一电位，并且多个第二电极132提供不同于第一电位的第二电位。在芯片主体10的中心部分内，多个第一电极131和多个第二电极132在行方向X和列方向Y上交替地布置。多个配线150包括多个第一配线151和多个第二配线152。多个第一配线151连接多个第一电极131，并且多个第二配线152连接多个第二电极132。因此，可以将包含焊料的电极130以高密度布置在半导体芯片10的中心部分内，并且对半导体芯片10执行适当的电力供应。具体地，可以改善更大尺寸的半导体芯片10中的电力供应，并且提供具有更高的可靠性的倒装芯片半导体器件1。
此外，可以在半导体芯片10上设计全部具有相同尺寸的多个包含焊料的电极130(即多个第一电极131和多个第二电极132)。这使得可以抑制形状的变化并且因此增强了组装的容易性。
此外，在芯片主体10的中心部分内，多个第一电极131和多个第二电极132在行方向X和列方向Y上交替地布置(以方格排列)。这允许更容易设计电源。
此外，阻焊层24作为连续层设置在基板主体21和多个配线150的前表面上，并且在多个配线50的每一个上具有部分开口160。因此，可以防止阻焊层24从多个配线150剥离，从而不失去抑制短路的功能或配线保护的功能。
此外，阻焊层24设置为连续层。这允许阻焊层24插入在包含焊料的电极130和配线150的接合部分与相邻的配线150之间。因此，即使当配线间间距P50减小时也可以抑制短路。因此，可以减小配线间间距P50，并且可以在半导体芯片10与封装基板20之间提供更高密度的连接结构。结果，可以以更低的成本提供适用于半导体芯片10的更高功能化的倒装芯片结构或者加宽接口的带宽的倒装芯片结构。
此外，阻焊层24设置为连续层。这使得可以防止焊料沿着配线150过度润湿和扩散而导致焊料的体积不足、导致包含焊料的电极130与配线150的接合部分的形状变形并且导致降低机械强度。
此外，在本实施方式中，多个配线150可以从芯片安装区域20A的外围部分向基板主体21的外侧延伸，并且在芯片安装区域20A的每一侧彼此平行地布置。因此，可以从包含焊料的电极130与多个配线150的接合部分将多个配线150直接延伸到封装基板20的外部。此外，可以消除预焊料形成。同样没有必要如现有的C4技术那样使配线150小型化并且在焊盘之间形成配线150，或者通过通孔形成从焊盘到下层的配线。这使得可以显着降低基板成本。
此外，开口160可以允许在开口160内的配线150的上表面53以及侧表面54在高度方向上的部分或全部暴露。这使得可以增加焊料层32与配线150形成合金层的区域的面积。另外，这样生成的合金层不仅如现有焊盘——焊料连接中那样二维延伸，而且还可以包括配线150的厚度方向的三维地延伸。这使得可以提供具有更高接合强度的结构。
此外，阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻第三开口163与第三电极133之间的位置偏移的影响，从而抑制相邻的第三配线133之间的短路。具体地，本实施方式适合于其中随着芯片尺寸的增加而在单个半导体芯片10中合成多个功能的情况，或者包含焊料的电极130的直径d减小并且包含焊料的电极130以细间距连接至配线150的情况。
此外，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。这使得可以从阻焊层24增加作为连接目标的第三配线153的暴露的部分的面积，而不允许相邻的第三配线153的表面暴露。结果，可以扩大第三电极133与第三配线153之间的接合面积、并且增加接合部分的机械强度。换句话说，可以抑制由于在接合工艺中的加热生成的热应力而导致的破坏，提高针对在半导体芯片10的操作中应用的温度循环的机械强度，并且提供具有高产量或高可靠性的倒装芯片半导体器件1。
此外，第三开口163的长度L可以基于表达式1来设定。因此，在包含焊料的电极130与配线150的接合中在加热到焊料的熔点附近的温度时，可以防止焊料层32在阻焊层24上流动并且导致相邻的第三配线153之间的短路。
关于这一点，不仅可以在半导体芯片10与封装基板20的倒装芯片接合工艺期间获得类似的效果，而且可以在用于BGA球附接的回流的后处理以及在组装线上的母板上的安装中的加热工艺期间获得类似的效果。换句话说，当半导体器件1加热到高于或等于焊料的熔点的温度时，半导体芯片10和封装基板20各自可以热膨胀。此外，底部填充树脂40可以加热到玻璃转变温度以上并软化。此外，焊料层32可以熔化。因此，伴随焊料层32熔化，柱状金属层31有可能可以从开口160突出并且位于阻焊层24上。焊料层32的一部分可以与柱状金属层31一起移动并且在阻焊层24上流动。这可以引起与相邻配线150短路的可能性。即使不引起短路，由于包含焊料的电极130与配线150的接合部分的形状变形，在冷却工艺期间由于热应力，存在破坏的可能性。
因此，基于表达式1设定第三开口163的长度使得可以避免由于热膨胀系数引起的包含焊料的电极130的位置偏移而导致的上述缺点。因此，可以提供具有优化的产量和可靠性的结构。
应当注意，在第一实施方式中的描述是关于以下情况给出的：阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状，并且第三开口163的长度L可以根据封装基板20的热膨胀系数调节。但是与第三开口163一样，布置在封装基板20的中心部分内的第一开口161和第二开口162也可以具有分别在第一开口161内的第一配线151的长度方向DL上和第二开口162内的第二配线152的长度方向DL上延长的平面形状。第一开口161和第二开口162中的每一个的长度L可以根据封装基板20的热膨胀系数调节。然而，具体地，对于布置在封装基板20的外围部分中的阻焊层24的第三开口163，半导体芯片10的热膨胀系数和封装基板20的热膨胀系数的差异大。因此，在设计具有更优化的连接可靠性的基板时，考虑这种大的差异是重要的。
(第二实施方式)
图9以放大方式示出根据本公开的第二实施方式的半导体器件2的一部分。具体地，图9示出在芯片安装区域20A中的三个第一配线151和三个第二配线152的平面配置。应当注意，为了更容易理解，在图9的顶视图中省略了半导体芯片10和底部填充树脂40。
在本实施方式中，多个第一配线151和多个第二配线152各自可以是在倾斜方向DS上的直线。另外，根据本实施方式的半导体器件2可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此给出由相同参考字符表示的相应部件的描述。
通常，当在封装基板20上设置由铜(Cu)制成的配线150时，相邻配线150之间的间隔受到限制。在本实施方式中，多个第一配线151和多个第二配线152中的每一个可以是直线，并且多个第一电极131和多个第二电极132可以线性连接。这使得可以在保持第一配线151与第二配线152之间的距离d150恒定的同时提供包含焊料的电极130之间的最小间距。
如上所述，在本实施方式中，多个第一配线151和多个第二配线152中的每一个可以是直线。因此，可以在以方格图案布置第一电极131和第二电极132的同时，使得第一配线151与第二配线152之间的距离d150恒定。这也使得在制造封装基板10时容易处理配线150，使得可以提高产量并且增加配线150的宽度。
另外，在芯片主体10的中心部分内，多个第一电极131和多个第二电极132在行方向X和列方向Y上交替地布置(以方格排列)。这允许更容易在半导体芯片10侧设计电源。
此外，通常，在封装基板20上形成配线150时，可以基于处理精度确定配线150之间的距离d150的最小值。因此，允许第一配线151和第二配线152中的每一个是直线，使得可以增加配线150的宽度，这是因为包含焊料的电极130之间的距离d130大于配线150之间的距离d150。配线150的宽度可以增加，以便允许暴露的配线151的侧表面54同样被焊料层32覆盖。这使得可以提供具有更优化的接合部分的强度的倒装芯片半导体器件2，同时尽可能抑制封装基板20上的配线150中的IR降。
因此，提高了对半导体芯片10供电的灵活性，允许更大的芯片设计的余量。此外，减少了连接通孔的数量，导致成本降低和产量提高。连接通孔可以增强对封装基板的供电，并且连接通孔设置为从外层朝向封装基板20的内层。
另外，增加接合部分的截面积还使得可以降低电阻值并且提高耐电迁移性。
(第三实施方式)
图10以放大方式示出根据本公开的第三实施方式的半导体器件3的一部分。具体地，图10示出芯片安装区域20A中的三个第一配线151和三个第二配线152的平面配置。应当注意，为了更容易理解，在图10的顶视图中省略了半导体芯片10和底部填充树脂40。
在本实施方式中，第一开口161和第二开口162中的每一个可以具有在一个方向(例如列方向Y)上延长的矩形的平面形状。第一配线151可以布置为通过在第一开口161的对角线方向上相对的两个拐角倾斜地穿过第一开口161。第二配线152可以布置为通过在第二开口162的对角线方向上相对的两个拐角倾斜地穿过第二开口162。
阻焊层24可以由负性感光材料制成，并且用于固化的曝光的量大。因此，开口160可能易于具有位置偏移。结果，配线150的侧表面54中的一个可以布置在阻焊层24之下。这可能阻碍焊料层32到达配线150的两侧的侧表面54，从而降低焊料层32与配线150之间的接合部分的机械强度。
在该实施方式中，第一开口161和第二开口162各自可以具有类似于矩形的平面形状。第一配线151和第二配线152可以布置为分别在倾斜方向上穿过第一开口161和第二开口162。即使在第一开口161和第二开口162在列方向Y或行方向X上位置偏移的情况下，这增加了位置偏移的容差，从而允许配线150的侧表面54暴露。此外，即使当开口160的形状相同时，沿倾斜方向布置配线150使得可以扩大配线150的暴露面积。因此，可以在焊料层32与配线150之间提供更高的接合强度。
以下是对此事的详细描述。图11示意性地示出相对于第一开口161布置在列方向Y上的第一配线151。图12示意性地示出相对于第一开口161布置在倾斜方向上的第一配线151。应当注意，尽管未示出，但是以下描述同样可以应用于第二开口162和第二配线152。
让我们首先考虑发生第一开口161的位置偏移的情况。当在行方向X上发生位置偏移时，将列方向上的限值和行方向上的限值分别定义为Xm和Ym。限值Xm和限值Ym可以是第一配线151的两侧上的侧表面54不再暴露在第一开口161内的值。第一配线151的暴露面积定义为S。在图11的情况下，Xm、Ym和S可以由以下表达式5给出。
(在表达式5中，A表示第一开口161的宽度，B表示第一开口161的长度，以及C表示第一配线151的宽度)
相反，在图12的情况下，Xm/Ym和S可以由以下表达式6给出。
(在表达式6中，A表示第一开口161的宽度，B表示第一开口161的长度，以及C表示第一配线151的宽度)
图13概括了基于输入典型数值的表达式的计算结果。更具体地，图13概括了假设第一开口161的宽度A和长度B分别是40μm和60μm时可接受的位置偏移量Xm的计算结果。可接受的位置偏移量Xm可以是为了允许第一配线151的两侧上的侧表面54暴露在阻焊层24的第一开口161内以形成三维形状的接合部分的目的而可接受的值。
如从图13看出，在图12示出的布置中可接受的位置偏移量Xm大大增加。通常，可以利用约12μm的规格来管理第一开口161的位置偏移的精度。因此，在一个期望的实例中，当关于第一配线151的宽度C采用具有大于15μm的宽度的配线时，可以使用图12所示的布置。具体地，在提供电源电位的第一电极131与提供地电位的第二电极132的连接中，可以通过增加第一配线151和第二配线152中的每一个的宽度C并且减小每单位长度的电阻值，而减小IR降(由于配线的电阻分量导致的电压降)。
图14概括了在图11和图12所示的布置中的第一开口161内的第一配线15的暴露面积S的计算结果。通过将第一配线151布置在如图12所示的倾斜方向上，暴露面积S的增加是小的。然而，由于对于位置偏移的容差如上所述增加，所以可以采用具有更大宽度的第一配线151。在一个期望的实例中，考虑到阻焊剂的分辨率，当第一开口161的宽度A是40μm时，在图11的布置中可以采用具有15μm的宽度的第一配线151。相反，在图12的布置中，可以形成具有25μm的宽度的第一配线151，并且此时的第一配线151的暴露面积S是约1.7倍大。换句话说，增加第一配线151的宽度C使得可以提供与焊料层32的更大的接合面积。因此可以提供更大的接合强度。
如上所述，在本实施方式中，第一开口161和第二开口162中的每一个可以具有类似于矩形的平面形状。第一配线151和第二配线152可以布置为分别在倾斜方向上穿过第一开口161和第二开口162。因此，可以增大第一开口161和第二开口162的位置偏移的余量，并且可以增大配线150的暴露面积S。结果，与第一配线151和第二配线152分别相对于第一开口161和第二开口162布置在垂直方向上的情况相比，可以增加配线150的宽度C。因此，可以甚至更加增强前述第二实施方式的效果。
(第四实施方式)
图15以放大方式示出根据本公开的第四实施方式的半导体器件的一部分。具体地，图15示意性地示出芯片安装区20A中的相邻四个开口(即第一开口161和第二开口162)的平面配置。
在本实施方式中，第一开口161和第二开口162可以在行方向X和列方向Y上以均匀间距布置。第一配线151和第二配线152中的每一个可以相对于列方向Y布置在倾斜45度的方向上。因此，可以甚至更加增加对于第一开口161和第二开口162的位置偏移的容差。
更具体地，当A等于B(A＝B)时，根据参考图12描述的表达式6，可以使Xm的值和Ym的值最大化。即不管第一开口161和第二开口162的尺寸如何，第一开口161和第二开口162可以在行方向X和列方向Y上以均匀间距布置，并且第一配线151和第二配线152中的每一个可以布置在倾斜45度的方向上。这使得可以为位置偏移提供更大的余量，从而增加第一配线151和第二配线152中的每一个的宽度C。
此外，如图15所示，第一开口161和第二开口162可以在一个方向(例如列方向Y)上放大，并且各自可以具有与矩形相似的形状。第一配线151和第二配线152可以倾斜45度。这使得可以为位置偏移提供更大的余量。利用这种排列，在行方向X上的可接受的位置偏移值Xm变为等于第一开口161的宽度A(Xm＝A)的值。可以根据第一开口161的长度B增加列方向Y上的可接受的位置偏移值Ym，以使值Ym大于Xm。作为增加可接受的位置偏移值的结果，可以根据阻焊剂的曝光和显影工艺的余量增加第一配线151和第二配线152中的每一个的宽度C，并且从而以降低每单位长度的电阻值，导致减小IR降。此外，可以增加与焊料层32的接合面积，并且提供具有更优化的接合可靠性的连接结构。
典型尺寸可以如下。第一配线151和第二配线152中的每一个的宽度C可以是约15μm。第一开口161和第二开口162中的每一个的宽度A可以是约40μm。第一开口161和第二开口162中的每一个的长度B可以是约55μm。第一电极131和第二电极132在行方向X和列方向Y上的电极间间距可以是约80μm。即使考虑到封装基板20的制造变化，这使得可以执行稳定的制造。
应当注意，前述描述给出了旨在减少关于在半导体芯片10中执行电力供应的第一电极131和第二电极132的IR降的配置。然而，当半导体芯片10的尺寸大时，预期在一些情况下，在封装基板20侧上的第一配线151和第二配线152中的IR降不可忽略。在这种情况下，可以通过在第一配线151或第二配线152的一些中点处适当地设置通孔(未示出)来加强电压供应路径。通孔可以设置用于连接至封装基板20的内层。
如上所述，在本实施方式中，第一开口161和第二开口162可以在行方向X和列方向Y上以均匀间距设置。第一配线151和第二配线152中的每一个可以相对于列方向Y布置在倾斜45度的倾斜方向上。在这种情况下，当第一开口161和第二开口162中的每一个是正方形时，在行方向X上的位置偏移余量和在列方向Y上的位置偏移余量可以相等地最大化。此外，从这个状态下，第一开口161和第二开口162可以在分辨率允许的情况下沿行方向X或列方向Y放大。这使得可以在关于放大的方向上甚至更加放大位置偏移的余量。因此，可以增加配线150的宽度C，并且从而使包含焊料的电极130的排列的密度最大化。因此，可以甚至更加增强前述第二实施方式的效果。
(变形例1-1)
(其中开口具有椭圆形的平面形状的实例)
图16以放大方式示出根据变形例1-1的半导体器件的一部分。具体地，图16示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，为了更容易理解，在图16的顶视图中省略了半导体芯片10和底部填充树脂40。但是半导体芯片10可以设置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。
在这个变形例中，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的椭圆的平面形状。这使得可以增加第三配线153的暴露区域的面积，并且为第三电极133与第三开口163之间的位置偏移提供更大的容差。另外，根据这个变形例的半导体器件1A可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此给出由相同参考字符表示的相应部件的描述。
在一个优选的实例中，因为阻焊层是负性感光材料，阻焊层24的第三开口163可以位于距离相邻的第三开口163一定值以上的距离d60处。因此，在一个期望的实例中，当阻焊层24的第三开口163的长度L设为大的值，以便使用更大尺寸的半导体芯片10或具有大线性膨胀系数的封装基板20(诸如无芯基板)时，伴随第三开口163成形为类似于前述第一实施方式中描述的矩形，多个第三电极133之间的间距可以设为大的值。
在这个变形例中，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的椭圆的平面形状。因此，可以在保持与相邻的第三开口163的距离d60在一定值的同时，增加第三开口163内的第三配线153的暴露区域的面积。结果，可以为由半导体芯片10的热膨胀系数和封装基板20的热膨胀系数的差异而导致的第三电极133与第三开口163之间的位置偏移提供更大的容差，同时保持第三电极133之间的间距。换句话说，即使在使用较大尺寸的半导体芯片10或具有较大热膨胀系数的封装基板20的情况下，或者在具有较高工艺温度的情况下，可以防止焊料层32在阻焊层24上流动并且导致相邻的第三配线153之间的短路，或者防止焊料层32与第三配线153之间的接合失败。此外，还可以增加焊料层32与第三配线153形成合金层的区域的面积，导致更高的接合强度并且提高产量和可靠性。此外，与如图17所示的具有矩形形状的第三开口163的情况相比，可以抑制第三开口163的体积(不包括第三配线153的体积)的增加。这使得可以在不增加焊料层32的体积的情况下利用焊料层32填充第三开口163，同时产生如上所述的效果。
如上所述，在这个变形例中，第三开口163可以具有椭圆的平面形状。因此，可以增加第三配线153的暴露区域的面积，而不减小第三开口163之间的距离d60(即不增加阻焊剂的分辨率)。这对于第三电极133与第三开口163之间的位置偏移允许更大的容差，并且提高接合强度。
(变形例1-2)
(其中，在第三开口内，第三配线包括加宽部分的实例)
图18以放大方式示出根据变形例1-2的半导体器件的一部分。具体地，图18示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，为了更容易理解，在图18的顶视图中省略了半导体芯片10、第三电极133以及底部填充树脂40。但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。此外，在图18中，用虚线表示安装第三电极133的位置。
在这个变形例中，在第三开口163内，多个第三配线153中的每一个可以包括加宽部分55。这使得可以增加第三电极133与第三配线153形成合金层的区域的面积，导致接合部分的甚至更高的强度。另外，根据这个变形例的半导体器件1B可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此，给出由相同参考字符表示的相应部件的描述。
多个第三配线153各自可以布置在第三开口163内，其中两个侧表面54都暴露，并且每个第三配线153可以包括其中宽度W50部分增加的加宽部分55。这导致焊料层32与第三配线153形成合金层的区域的面积增加。因此，可以提高针对由于其它原因生成的热应力或应力而产生的剪切应力的接合强度，并且施加至焊料接合部分。这导致产量和可靠性的提高。(变形例1-3)
(在第三开口内，第三配线具有断裂的实例)
图19以放大方式示出根据变形例1-3的半导体器件的一部分。具体地，图19示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，为了更容易理解，在图19的顶视图中省略了半导体芯片10、第三电极133以及底部填充树脂40。但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。同样，在图19中，用虚线表示安装第三电极133的位置。
在这个变形例中，在第三开口163内，多个第三配线153中的每一个可以具有断裂部56。这使得可以增加第三电极133与第三配线153形成合金层的区域的面积，导致接合部分的甚至更高的强度。另外，根据这个变形例的半导体器件1C可以具有与根据上述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此给出由相同参考字符表示的相应部件的描述。
图20示出沿图19的线XX-XX截取的截面配置。每个第三配线153可以在第三开口163内断开，并且具有断裂部56。例如，断裂部56的距离d56可以是约10μm。例如，第三配线153的高度H50可以是15μm。利用这种配置，可以增加第三电极133与第三配线153的接触的面积，导致更高的接合强度。此外，如果应当发生由第三配线153的表面涂层52与焊料层32形成的合金层的剥离，则由于第三配线153的不连续性，可以防止剥离继续进行。
(变形例1-4)
(两个第三开口在其拐角具有倾斜切口，并且两个第三开口以倾斜切口彼此面对来相邻布置的实例)
图21是根据变形例1-4的半导体器件的一部分的放大顶视图。具体地，图21示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，在图21的顶视图中省略了半导体芯片10、第三电极133以及底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片的芯片轮廓10A的左侧的区域中。
在这个变形例中，两个第三开口163可以在它们的角度(拐角)处具有倾斜切口62。两个第三开口163可以以倾斜切口62彼此面对来布置。因此，在这个变形例中，可以甚至更加减小第三电极133之间的距离d30。另外，根据这个变形例的半导体器件1D可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此给出由相同参考字符表示的相应部件的描述。
在一个优选的实例中，因为阻焊剂通常是负性感光材料，第三开口163之间的距离d60可以是一定值以上。在这个变形例中，伴随阻焊层24保留未移除，相邻的第三开口163可以在其拐角处具有倾斜切口62。以这种方式，与矩形的第三开口163的情况相比，可以减小第三电极133之间的距离d30，同时将第三开口163之间的距离d60保持在一定值。此外，从成形为类似矩形的第三开口163的情况中，第三电极133与第三开口163之间的位置偏移的容差几乎没有改变。位置偏移可以由半导体芯片10的热膨胀系数和封装基板20的热膨胀系数的差异引起。
在一个优选的实例中，倾斜切口62可以排列为避免与第三配线153重叠，从而不在第三配线153上延伸。这使得可以防止第三开口163内的第三配线153的暴露区域的面积受到倾斜切口62的影响。因此，可以提供第三电极133与第三配线153形成合金层的区域的足够面积，并且即使当第三电极133之间的距离P30减小时也保持接合强度。
(变形例1-5)
(两个第三开口在其侧面具有倾斜切口并且两个第三开口以倾斜切口彼此面对来相邻布置的实例)
图22是根据变形例1-5的半导体器件的一部分的放大顶视图。具体地，图22示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的平面配置。应当注意，为了更容易理解，在图22的顶视图中省略了半导体芯片10、第三电极133以及底部填充树脂40。但是半导体芯片10可以布置在由虚线表示的半导体芯片的芯片轮廓10A的左侧的区域中。
在这个变形例中，两个第三开口163中的每一个可以沿其一侧的全部具有倾斜切口62。两个第三开口163可以以倾斜切口62彼此面对地相邻布置。因此，在这个变形例中，可以甚至更加减小第三电极133之间的距离d30，并且甚至更加提高接合强度。另外，根据这个变形例的半导体器件1E可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式和效果。因此给出由相同参考字符表示的相应部件的描述。
在这个变形例中，两个第三开口163在一侧各自可以具有倾斜切口62，并且具有包括一个斜边的梯形的平面形状。因此，相邻的第三开口163各自可以包括相对于第三开口163内的第三配线153的长度方向DL的一个斜边。与具有矩形第三开口163的情况相比，这使得可以减小第三电极133之间的距离d30，同时保持相邻的第三开口163之间的距离d60在一定值。此外，还可以增加第三电极133与第三配线153之间的接合面积。这使得即使当第三电极133之间的距离d30减小时，也可以保持接合强度。
在这个变形例中，两个第三开口163各自可以在一侧具有倾斜切口62，并且成形为梯形。因此，可以在不增加阻焊剂的分辨率的情况下减小第三电极133之间的距离d30，并且提供甚至更高密度的第三电极133的排列。(第五实施方式)
(半导体器件；第三开口内的阻焊层的厚度小于在基板主体的前表面当中的除第三开口之外的区域内的阻焊层的厚度的实例)
图23以放大方式示出根据本公开的第五实施方式的半导体器件的一部分。具体地，图23示出在芯片安装区域20A的外围部分附近的两个相邻的第三配线153(153A和153B)的截面配置。
在半导体器件5中，开口160内的阻焊层24的厚度t1可以小于基板主体21的前表面当中的除了开口160以外的区域中的阻焊层24的厚度t2。因此，在这个实施方式中，可以提高开口160的形状的控制性，并且提高封装基板20与配线150的粘接强度。另外，根据这个实施方式的半导体器件5可以与根据前述第一实施方式的半导体器件1具有类似的配置、工作方式和效果。因此给出由相同的参考字符表示的相应部件的描述。
应当注意，图23示出了第三开口163作为实例，但是这同样可以应用于第一开口161和第二开口162。
在这个实施方式中，开口160内的阻焊层24可以允许配线150的侧表面54在高度方向上的一部分暴露，而不允许封装基板20的基板主体21的绝缘层21C暴露。配线150的表面涂层52可以设置在配线150的表面当中的从阻焊层24暴露的区域上。在一个具体的实例中，例如，配线150的厚度H50可以是15μm。例如，阻焊层24的厚度t2可以是20μm。例如，配线150的侧表面54的暴露的量可以是约10μm。例如，开口160内的阻焊层24的厚度t1可以是约5μm。因为阻焊层24通常可以由负性抗蚀剂制成，这种结构可以通过中途停止显影而不是进行显影直到结束而容易地形成。与进行显影直到暴露出封装基板20的基板主体21的绝缘层21C的情况相比，可以减少显影时间。这使得可以使开口160的尺寸小型化。
此外，在这个实施方式中，配线150可以具有部分地嵌入在阻焊层24中的形状，而不是使侧表面54在高度方向上的全部暴露。因此，可以抑制配线150从封装基板20的基板主体21的绝缘层21C剥离。
另外，可以降低开口160的深度方向上的宽高比(aspect ratio)，并且还可以减少填充在开口160中的焊料的量。因此，可以容易地利用焊料层32填充开口160。结果，可以防止在开口160内产生微小的空隙，以防止在后处理(诸如用于球附接的回流工艺和用于二次安装的回流工艺)中的空隙的膨胀，并且防止产量和可靠性的降低。
另外，如第一实施方式中所述，第三开口163的长度L可以在第三开口163内的第三配线153的长度方向DL上增加，以增加第三配线153在长度方向DL上的暴露区域的面积。这使得可以补偿由于第三配线153在深度方向上的暴露区域的减小而导致的接合面积的减小量。
如上所述，在这个实施方式中，阻焊层24可以允许开口160内的配线150的上表面53以及侧表面54在高度方向上的一部分暴露。阻焊层24可以覆盖开口160内的配线150的侧表面54在高度方向上的剩余部分。此外，阻焊层24可以覆盖在基板主体21的前表面当中的除了开口160之外的区域中的多个配线150中的每一个的上表面53以及侧表面在高度方向上的全部。在这种配置下，不需要对开口160内的阻焊层24在阻焊层24的厚度方向上的全部进行显影。因此，可以提高阻焊剂的分辨率(resolution)、形成微细开口160并且甚至更加增加多个配线150的密度。
另外，通过使配线150的侧表面54在高度方向上不全部暴露的结构，使得可以提高配线150与封装基板20的基板主体21的绝缘层21C的粘合强度。还可以防止焊料材料侵入到配线150与封装基板20的基板主体21的绝缘层21C之间的界面中，并且导致粘合强度降低。此外，可以减小填充在开口160中的焊料的体积。
(第六实施方式)
(半导体器件；MCM(多芯片模块)的实例)
图24示意性示出根据本公开的第六实施方式的半导体器件的整体配置。图25示意性地示出沿线XXV-XXV截取的半导体器件的截面配置。尽管第一实施方式描述了半导体器件1可以是包括半导体芯片10作为单个主体的LSI封装的情况，但是例如，根据这个实施方式的半导体器件6可以是MCM(多层芯片模块)的应用实例。另外，根据这个实施方式的半导体器件6可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考标号表示的相应部件的描述。
例如，半导体器件6可以包括半导体芯片10、封装基板20、通孔22、焊球23、多个包含焊料的电极130(第一电极131、第二电极132和第三电极133)、底部填充树脂40以及多个配线150(第一配线151、第二配线152和第三配线153)。这些可具有与第一实施方式中的配置类似的配置。
此外，与第一实施方式相同，封装基板20可以包括阻焊层24，并且具有开口160(第一开口161、第二开口162和第三开口163)。
与第一实施方式一样，第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，在半导体器件6中，与第一实施方式一样，可以减轻第三开口163与第三电极133之间的位置偏移的影响，并且可以抑制相邻的第三配线153之间的短路。
例如，除了半导体芯片10之外，可以进一步在封装基板20的基板主体21的前表面21A上安装两个半导体封装70。底部填充树脂40可以设置在封装基板20与半导体封装70中的每一个之间。
例如，半导体封装70可以具有这样的配置，其中半导体芯片71可以利用引线73引线接合至封装基板72，并且利用模制树脂74密封。半导体封装70可以通过可用作外部电极的焊球75连接至封装基板20上的多个配线150。
例如，当DRAM用于半导体封装70时，期望增加将半导体芯片10连接至半导体封装70的配线150的数量，以便提供宽带。因此，前述第一实施方式可以应用于根据这个实施方式的半导体器件6，并且第三开口163的长度L可以根据封装基板20的热膨胀系数调节。这使得可以减少相邻配线150之间的短路，并且享受前述第一实施方式的优点，该优点包括使用以窄间距布置的配线150的倒装芯片连接。
应当注意，半导体封装70可以不是封装的半导体部件，而可以是例如裸芯片。在一个实例中，可以称为宽I/O(宽I/O)的宽带存储器可以作为裸芯片安装，并且可以使用精细配线150在封装基板20上形成连接。通过这种方式，可以提供更宽的带。
(第七实施方式)
(半导体器件；利用模制树脂密封的实例)
图26示意性地示出根据本公开的第七实施方式的半导体器件的整体配置。半导体器件7可以具有这样的结构，其中如前述第一实施方式所述的半导体器件1可以利用模制树脂80密封。利用模制树脂80密封半导体器件1使得可以保护半导体芯片10的后表面以及封装基板20的基板主体21的前表面21A。这使得更容易处理，并且使得可以提供抵抗来自外部的冲击的倒装芯片半导体器件7。
另一方面，因为模制树脂80使用环氧改性材料，模制树脂80可以伴随有固化收缩。此外，模制树脂80具有与半导体芯片10和封装基板20的热膨胀系数不同的热膨胀系数。这可能容易地导致施加至多个包含焊料的电极130与多个配线150之间的接合部分的应力增加。
在根据本实施方式的半导体器件7中，如第一实施方式所示，在半导体器件1中，阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻第三开口163与第三电极133之间的位置偏移的影响，并且减少相邻的第三配线153之间的短路。还可以增加第三电极133与第三配线153之间的接合部分的面积，并且减轻由模制树脂80导致的应力增加的影响。因此，可以提供具有更优化的连接可靠性的倒装芯片半导体器件4。
(变形例7-1)
此外，如图27所示，在半导体芯片90可以堆叠在模制树脂80内的半导体器件7A中也可以产生前述效果。半导体芯片90可以与半导体芯片10不同。例如，半导体芯片90可以包括芯片主体91。芯片主体91可以通过引线92连接至封装基板20。
(变形例7-2)
此外，如图28所示，在PoP(封装上封装)半导体器件7B中也可以获得与上述效果类似的效果，在PoP半导体器件7B中另一个半导体封装100可以进一步堆叠在如第一实施方式中所描述的半导体器件1的半导体芯片10上。
例如，半导体封装100可以具有这样的配置，其中半导体芯片101A和101B可以利用引线103A和103B引线接合至封装基板102，并且利用模制树脂104密封。半导体封装100可以通过可用作外部电极的焊球105连接至封装基板20上的多个配线150。
(第八实施方式)
(制造半导体器件的方法；批量回流的实例)
图29至图36以及图37至图40按照步骤的顺序示出了根据本公开的第八实施方式的制造半导体器件的方法。
应当注意，关于通过根据本实施方式的制造方法制造如前述第一实施方式所描述的半导体器件1的情况给出以下描述。然而，根据本实施方式的制造方法不仅可以应用于制造根据第一实施方式的半导体器件1的情况，而且还可以应用于制造根据其它实施方式和变形例的半导体器件的情况。
首先，参考图29至图36给出有关制造多个包含焊料的电极130的方法的描述。图29示出了在形成多个包含焊料的电极130之前的晶片状态下的半导体芯片10。钝化膜14可以形成在由硅(Si)制成的芯片主体11的元件形成表面11A上。绝缘膜(未示出)可以形成在芯片主体11的最外表面上。例如，绝缘膜可以由氮化硅膜或聚酰亚胺制成。钝化膜14可以具有允许焊盘13暴露的开口。例如，焊盘13可以由铝制成。
在清洗晶片表面之后，可以通过氩反向溅射来去除焊盘13的表面氧化膜。接下来，如图30所示，可以通过溅射顺序地堆叠TiW/Cu堆叠膜15。例如，TiW的厚度可以是100nm。例如，铜(Cu)的厚度可以是200nm。TiW可以设置为用于抑制由于焊盘13的合金层的形成以及稍后将形成的柱状金属层31的金属的形成而导致的电阻增加的目的。
随后，如图31所示，在晶片状态下可以在半导体芯片10的前表面上通过旋涂形成抗蚀剂膜16。例如，抗蚀剂膜16的厚度可以是约70μm。
随后，如图32所示，可以通过使用诸如步进机或对准器的曝光机器，通过光刻法在形成包含焊料的电极130的位置处形成抗蚀剂开口16A。当使用负性抗蚀剂时，可以使用允许曝光除了抗蚀剂开口16A之外的区域的掩模进行曝光。随后，可以进行显影以形成抗蚀剂开口16A。
随后，例如，可以通过浮渣去除工艺清理残留在抗蚀剂开口16A的底部中的抗蚀剂残留物。如图33所示，柱状金属层31可以通过电镀形成。在晶片状态下的半导体芯片10的外围部分中，抗蚀剂膜16的边缘可以预先切割约3mm。可以通过边缘切割部分提供电力以进行电镀。例如，可以形成直径为40μm并且高度为40μm的铜(Cu)层作为电镀膜。为了抑制稍后通过电镀形成的焊料的合金层以及柱状金属层31的过度生长，可以在通过电镀形成铜(Cu)层之后连续进行镍(Ni)电镀以形成堆叠结构。在这种情况下，例如，铜(Cu)镀膜的厚度可以是35μm，并且镍(Ni)镀膜的厚度可以是例如5μm。
随后，如图34所示，焊料层32可以通过电镀在柱状金属层31上堆叠。例如，电镀的厚度可以是26μm。例如，焊料的组成可以是Sn-Ag。焊料层32可以通过类似的制造方法利用可用于电镀的其它焊料材料形成。具有低熔点的焊料材料(例如铟(In))的电镀使得可以降低组装工艺期间的加热温度，并且减小组装期间的热应力。
随后，如图35所示，可以去除抗蚀剂膜16。可以利用用作掩模的柱状金属层31，通过湿蚀刻去除TiW/Cu堆叠膜15。氨过氧化氢水可以用于TiW蚀刻。柠檬酸和过氧化氢水的混合液可以用于Cu蚀刻。
随后，如图36所示，可以进行回流工艺以去除焊料层32的表面上的氧化膜并且熔化焊料层32。实例可以包括利用焊剂涂覆晶片表面并且随后在回流炉中加热的方法，以及在甲酸气氛下在回流炉中加热的方法。例如，可以使用在甲酸气氛下可以将晶片加热至约250℃以去除焊料层32的表面氧化膜并且熔化焊料层32的方法。随后，可以进行水清洗处理以去除附接至表面的残留物或异物。随后，可以在晶片状态下将保护带附接至半导体芯片10的元件形成表面11A。随后，可以进行背面研磨至预定厚度，以将芯片主体11的厚度调节为适当的值。随后，可以利用切割胶带将芯片主体11固定至切割框架。在去除保护带之后，可以进行切割。因此，可以完成包括多个包含焊料的电极130的半导体芯片10。
此时，由熔点比构成焊料层32的焊料的熔点高的金属制成的柱状金属层31的可能的优点可以是如下。当电极的大部分如现有C4技术中由焊料制成时，由于在焊料熔化时将表面张力保持至最小的力的作用，焊料电极可能倾向于将自身保持为球形。为了在半导体芯片10与封装基板20之间提供用于注入底部填充树脂40的间隙，优选地，当电极的大部分由焊料制成时，制备具有大直径的焊料电极。因此，难以减小电极之间的间距。在这个实施方式中，多个包含焊料的电极130可以具有柱状金属层31与焊料层32堆叠的配置。柱状金属层31在焊料的熔点不会熔化。这使得可以减小多个包含焊料的电极130之间的电极间间距，同时在半导体芯片10与封装基板20之间提供足够的间隙G。
应当注意，前述制造多个包含焊料的电极130的方法可以应用于稍后描述的第九实施方式至第十二实施方式。
在下文中，参考图37至图40给出关于通过批量回流连接封装基板20与半导体芯片10的方法的描述。
首先，如图37所示，包含焊料的电极130可以利用预先通过浸渍施加至包含焊料的电极130的焊料层32的前端的焊剂(未示出)，而与作为连接目标的配线150上的开口160对准。
接下来，如图38所示，可以在适当的温度下施加适当的负载，以将焊料层32压接至配线150。在这个阶段，焊料层32与配线150的表面涂层52可以不完全合金化，而是可以利用焊剂材料的粘合性固定。
随后，如图39所示，可以进行回流炉中的加热，以使焊料层32与配线150的表面涂层52合金化。此时，焊剂材料可以具有去除焊料层32的表面氧化膜的功能。
此外，此时，由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异，在第三电极133与第三开口163之间可能发生位置偏移。通常，封装基板20会具有较大的热膨胀系数。因此，利用如图1中示出的封装基板20的平面配置，可能在图39的纸张的深度方向或前方(即在第三开口163内的第三配线153的长度方向DL上)发生位置偏移。
这里，如第一实施方式中所述，阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，如图8所示，可以抑制焊料层32在阻焊层24上流动并且抑制使焊料层32与相邻的第三配线153短路。
应当注意，回流工艺可以多次进行，以促进合金化。
随后，可以进行清理以去除焊剂材料。如图40所示，可以将底部填充树脂40注入到半导体芯片10与封装基板20之间的间隙G中。随后，可以进行固化以调整并且固化底部填充树脂40。例如，在注入底部填充树脂40时，封装基板20可以加热至约80℃。例如，在注入后，可以在150℃下进行总共约1.5小时的后固化。
随后，在封装基板20的基板主体21的后表面21B上，焊剂可以转移至安装焊球23的位置。可以安装焊球23。可以进行用于球附接的回流工艺。结果，焊料层32可以再次熔化。此时，配线150的表面涂层52可以有助于抑制焊料层32与配线150的过度合金化，过度合金化导致接合强度降低。此外，关于在回流之后的冷却步骤中生成的热应力，可以增加配线150上的第三开口163的长度L，以扩大接合部分的面积。这使得可以提高机械强度。
在这个实施方式中，可以使用焊剂暂时接合半导体芯片10与封装基板20。随后，可以进行回流加热。这使半导体芯片10与封装基板20加热至相同的高温。因此，由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异导致的位置偏移的量可能趋于是大的。然而，如第一实施方式中所述，阻焊层24的第三开口163可以具有在第三开口163内的第三配线153的长度方向DL上延长的平面形状。第三开口163的长度L可以根据封装基板20的热膨胀系数调节。因此，可以减轻第三开口163与第三电极133之间的位置偏移的影响，并且可以抑制相邻的第三配线153之间的短路。
此外，在这个实施方式中，半导体芯片10可以在未固定状态下加热至高于或等于焊料的熔点的温度。因此，可以通过焊料的自对准效应来修正半导体芯片10的位置偏移或倾斜。因此，即使在多个第三电极133与第三配线153以窄间距排列的情况下，也可以提供高的对准精度。这使生产具有甚至更小的变化，并且第三电极133与第三配线153之间的接合部分的形状具有稳定性。这导致产量和可靠性的提高。
此外，使用批量回流允许在回流炉中的连续处理、最佳生产率以及更低的成本。
(第九实施方式)
(制造半导体器件的方法；局部回流的实例)
接下来，还参考图37、图39以及图40，使用称为热压缩的局部回流方法(热压缩)，给出封装基板20与半导体芯片10之间的连接的方法的描述。
首先，如图37所示，第三电极133的焊料层32可以与作为连接目标的第三配线153上的第三开口163对准。
接下来，如图39所示，可以在适当的温度下施加适当的负载，以执行热压缩。在一个实例中，半导体芯片10和封装基板20可以预先加热至低于或等于焊料的熔点的约100℃。半导体芯片10可以被按压到封装基板20上，直到装置侧的负载传感器检测到负载。此时，由于第三配线153成形为突起并且由硬质材料制成，所以可以赋予第三配线153破坏焊料层32的表面氧化膜的功能。
在检测到负载之后，固定半导体芯片10的工具的温度可以开始上升。可以调节工具的温度以允许焊料部分的有效温度超过焊料的熔点。此时，为了消除工具侧的热膨胀，可以指示装置操作以拉起半导体芯片10，从而不破坏接合部分。在执行调节以在半导体芯片10与封装基板20之间提供适当的间隙G之后，可以冷却工具以使焊料层32固化并完成接合。此时，冷却也可能伴随有工具侧的收缩。因此，为了消除收缩，可以指示装置操作以按下半导体芯片10。在负载检测之后的步骤中，期望调节半导体芯片10与封装基板20之间的间隙G至尽可能恒定的值。
此外，为了执行最佳接合，当焊料层32加热至高于或等于焊料层32的熔点的温度时，可以通过使用超声波振动或机械振动或者还原气体气氛(诸如甲酸)来额外改进以去除焊料层32的表面氧化膜。
随后，如图40所示，可以将底部填充树脂40注入到半导体芯片10与封装基板20之间。随后，可以进行固化以调整并且固化底部填充树脂40。后处理可以与第八实施方式中的后处理相同。
与第八实施方式中所述的批量回流方法不同，使用所述的局部回流方法的一个优点是不需要使半导体芯片10与封装基板20的温度相同。在这个实施方式中，可以允许具有较大热膨胀系数的封装基板20的温度低于半导体芯片10的温度。这使得可以减小在焊料的固化中的冷却工艺中生成的热应力。因此，通过将局部回流方法与第一实施方式中所述的第三开口163组合，可以提供在倒装芯片安装中具有对抗热应力的甚至更高强度的接合结构。
本实施方式的效果可以如下。在多个包含焊料的电极130和多个配线150收缩以增加连接密度的情况下，通过批量回流方法的热处理可能引起生成甚至可以假设使接合部分断裂的这种大的热应力。因此，在这个实施方式中，在一个优选的实例中，在对准之后，可以加热支撑半导体芯片10的工具以执行热压缩。可以在不直接将具有较大热膨胀系数的封装基板20加热至高于或等于焊料的熔点的温度的情况下进行接合。因此，与批量回流方法相比，封装基板20的膨胀的量可以相对较小。因此，可以抑制在组装工艺中生成的热应力。在这种情况下，在用于球附接的回流工艺或用于二次安装的回流工艺中，半导体芯片10和封装基板20可以加热至相同的温度。然而，加热是在注入底部填充树脂40之后执行。因此，所生成的热应力的一部分可以由底部填充树脂40共享，使得可以减小施加至接合部分的应力。
(第十实施方式)
应当注意，在前述第八实施方式中，给出了对于包括使用焊剂进行暂时接合并且随后在回流炉中加热的方法的描述。然而，可以利用其它技术，包括通过如第九实施方式中所述的热压缩方法暂时接合并且随后在回流炉中加热，以便甚至更加促进合金层的生长，并从而确保接合。
(第十一实施方式)
此外，在前述第九实施方式中，已经给出了关于包括在接合工艺期间升高或降低支撑半导体芯片10的工具的温度的工艺的描述。然而，可以利用如下技术，该技术包括伴随工具侧的温度固定在高于或等于焊料的熔点的温度的热压缩。在这种情况下，难以通过焊料层32与配线150的接触来检测负载。因此，可以检测当柱状金属层31与阻焊层24接触时的负载。可替换地，可以检测当柱状金属层31与配线150接触时的负载，并且随后，可以拉起支撑半导体芯片10的工具，以形成期望的间隙G。另一方面，由于焊料层32保持熔化，该技术可以允许表面氧化膜生长。因此，通过采取诸如在氮气气氛下接合的对策，使得可以得到更优的接合状态。
通过使用这种技术，可以消除升高或降低工具侧的温度的复杂工艺或由工具的热膨胀引起的精细间隙调节，同时享受局部回流的优点，诸如减小如在第九实施方式中所描述的热应力。因此，甚至可以更加降低装置成本或生产成本。
(第十二实施方式)
(制造半导体器件的方法；预先在封装基板上提供底部填充树脂的实例)
图41至图43按照步骤的顺序示出根据本公开的第十二实施方式的制造半导体器件的方法。由于可以预先在封装基板20上提供底部填充树脂40，根据这个实施方式的制造方法可以不同于根据前述第八实施方式的制造半导体器件的方法。
应当注意，给出关于通过根据本实施方式的制造方法制造如前述第一实施方式所述的半导体器件1的情况下的以下描述。然而，根据本实施方式的制造方法不仅可以应用于制造根据第一实施方式的半导体器件1的情况，而且可以应用于制造根据其它实施方式和变形例的半导体器件的情况。
首先，如图41所示，可以利用分配器将底部填充树脂40施加在封装基板20的基板主体21的前表面21A上。底部填充树脂40可以由处于液态的预涂底部填充材料(NCP)制成。例如，对于NCP可以使用NCP 5208(Henkel)。
接下来，如图42所示，包含焊料的电极130可以与作为连接目标的配线150上的开口160对准。
随后，如图43所示，可以以与第九实施方式类似的方式，在保持适当的温度和工具位置的同时进行焊料层32与配线150的接合。此时的加热可以使底部填充树脂40固化。
在一个实例中，可以在70℃的恒定温度下加热封装基板20。半导体芯片10可以被按压到封装基板20上，直到在工具侧上检测到50N的负载。可以将温度升至240℃，并且随后保持2.8秒以进行暂时固化。随后，可以在150℃下进行约1.5小时的后固化。因此，可以完成固化。
根据这个实施方式的制造方法的可能的优点可以是如下。在具有以窄间距排列的多个包含焊料的电极130(柱状金属层31)的结构中，与现有C4类型的倒装芯片连接相比，难以在半导体芯片10与封装基板20之间提供宽间隙G。一个原因可能是因为当通过电镀形成柱状金属层31时，抗蚀剂开口16A的宽高比变大。这导致难以通过电镀填充抗蚀剂开口16A。因此，如这个实施方式中使用预涂底填充树脂40，即使在柱状金属层31的高度小的情况下，也使得可以利用底部填充树脂40填充半导体芯片10与封装基板20之间的间隙G。此外，由于可以在接合工艺的冷却阶段开始底部填充树脂40的固化，所以不仅可以通过焊料层32与配线150之间的接合部分而且可以通过底部填充树脂40共享并且接收热应力。这使得可以减小由包含焊料的电极130与配线150之间的接合部分接收的热应力，并且甚至更加提高半导体器件1的产量和可靠性。
如所描述的，在这个实施方式中，可以在封装基板20上供给底部填充树脂40，并且随后可以进行接合。因此，与如第八实施方式或第九实施方式中所描述的热压缩工艺相比，可以减小施加至接合部分的应力。
在一个具体实例中，可以将液态的底部填充树脂40施加至封装基板20。随后，可以对半导体芯片10进行加热和压接。在底部填充树脂40几乎固化之后，可以从工具松开半导体芯片10。利用这个制造方法，底部填充树脂40可以在生成热应力的冷却工艺中开始固化。因此，生成的热应力可以通过包含焊料的电极130与配线150之间的接合部分并且通过底部填充树脂40共享和接收。这使得可以减小施加至接合部分的应力。因此，可以实现多个包含焊料的电极30和多个配线50的进一步小型化，并且以高产量和高可靠性提供甚至更高密度的倒装芯片半导体器件1。
(其它效果)
已经对如上所述的示例实施方式及其效果进行了描述。前述效果不限于如第一实施方式或第五实施方式中半导体芯片10作为单个主体安装的倒装芯片半导体器件。例如，通过如第六实施方式中多个存储器封装和半导体芯片10安装在一片封装基板20上的MCM(多芯片模块)结构，可以产生相同的效果。
此外，在如第七实施方式中半导体芯片10倒装芯片连接至封装基板20并且通过模制树脂80密封的结构中，由于模制树脂80的固化收缩，在包含焊料的电极130与配线之间的接合部分150中生成的应力趋于更大。这同样适用于如变形例7-1中描述的结构，其中作为裸芯片的半导体芯片90可以安装在半导体芯片10的后表面上，通过引线接合连接至封装基板20并且通过模制树脂80密封。在这种结构中，如前述示例实施方式中，通过采用具有最佳强度的接合结构，可以获得甚至更高的效果。
另外，如在变形例7-2中，在其中额外的半导体封装100可以进一步安装在半导体器件1的半导体芯片10上的PoP(封装上封装)结构中产生的效果没有差别。
虽然已经通过给出如上所述的示例实施方式进行了描述，但是本公开的内容不限于上述示例实施方式，并且可以以各种方式进行修改。
例如，如前述示例实施方式中描述的层的形状、材料和厚度或沉积方法或其它方法不限于如上所例示的，而是可以采用其它形状、材料和厚度或其它沉积方法。
应当注意，本文中描述的效果仅是示例性的而不是限制性的，并且本公开的效果可以是其它效果或可以进一步包括其它效果。
本技术的内容可以具有以下配置。
(1)
一种半导体器件，包括：
半导体芯片；以及
封装基板，在封装基板上安装有半导体芯片，
其中，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，
封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上，
阻焊层作为连续层设置在基板主体和多个配线的前表面上，并且阻焊层在多个配线中的每一个上具有一个或多个开口，
一个或多个开口允许暴露在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，
多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分，
多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位，
在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置，并且
多个配线包括多个第一配线和多个第二配线，多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
(2)
根据(1)的半导体器件，
其中，多个第一配线相对于列方向在倾斜方向上连接多个第一电极，并且多个第二配线在倾斜方向上连接多个第二电极。
(3)
根据(2)的半导体器件，
其中，一个或多个开口包括在多个第一配线中的每一个上的多个第一开口以及在多个第二配线中的每一个上的多个第二开口，
多个第一配线包括垂直线部分和斜线部分，垂直线部分在列方向上与多个第一开口中的每一个相交，并且斜线部分在倾斜方向上连接垂直线部分，以及
多个第二配线包括垂直线部分和斜线部分，垂直线部分在列方向上与多个第二开口中的每一个相交，并且斜线部分在倾斜方向上连接垂直线部分。
(4)
根据(2)的半导体器件，
其中，多个第一配线和多个第二配线各自是直线。
(5)
根据(4)的半导体器件，
其中，一个或多个开口包括在多个第一配线中的每一个上的多个第一开口以及在多个第二配线中的每一个上的多个第二开口，
多个第一开口和多个第二开口各自具有在列方向上延长的矩形的平面形状，
多个第一配线各自布置为通过在多个第一开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过多个第一开口，以及
多个第二配线各自布置为通过在多个第二开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过多个第二开口。
(6)
根据(5)的半导体器件，
其中，多个第一开口和多个第二开口在行方向和列方向上以均匀间距布置，并且
多个第一配线和多个第二配线各自是相对于列方向倾斜45度的直线。(7)
根据(1)至(6)中任一项的半导体器件，
其中，多个包含焊料的电极包括在半导体芯片的外围部分中的多个第三电极，
封装基板包括在基板主体的中心部分内的芯片安装区域，以及
多个配线包括多个第三配线，多个第三配线从芯片安装区域的外围部分向基板主体的外侧或内侧延伸并且在芯片安装区域的每一侧彼此平行地布置。
(8)
根据(7)的半导体器件，
其中，一个或多个开口包括在多个第三配线中的每一个上的第三开口，并且
第三开口具有在第三开口内的第三配线的长度方向上延长的平面形状，第三开口的长度根据封装基板的热膨胀系数调节。
(9)
根据(1)至(8)中任一项的半导体器件，
其中，多个包含焊料的电极中的每一个按从布置芯片主体的一侧开始的顺序包括柱状金属层和焊料层，并且
柱状金属层由具有比构成焊料层的焊料的熔点更高的熔点的金属制成。
(10)
根据(9)的半导体器件，
其中，柱状金属层的高度大于焊料层的高度。
(11)
根据(9)或(10)的半导体器件，
其中，焊料层的体积大于开口的体积。
(12)
根据(8)至(11)中任一项的半导体器件，
其中，第三开口的长度满足表达式1，
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
(在表达式1中，L表示第三开口的长度(mm)，a表示封装基板的等效热膨胀系数(ppm/℃)，D表示从封装基板的中心到第三开口的中心的距离(mm)，T表示焊料的熔点(℃)，以及d表示多个第三电极中的每一个的直径。)
(13)
根据(1)至(12)中任一项的半导体器件，
其中，多个配线中的每一个包括：
由铜(Cu)作为主要成分制成的金属配线层；以及
覆盖金属配线层的表面中的暴露在开口中的区域的表面涂层。
(14)
根据(13)的半导体器件，
其中，表面涂层包括Ni-Au镀层或Ni-Pd-Au镀层。
(15)
根据(9)至(11)中任一项的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜，并且
焊料层由锡(Sn)或Sn-Ag制成。
(16)
根据(9)至(11)中任一项的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜，并且
焊料层由铟(In)或In-Ag制成。
(17)
一种制造半导体器件的方法，该方法包括：
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
将半导体芯片暂时接合至封装基板；
通过回流加热将多个包含焊料的电极连接至多个配线；以及
在半导体芯片与封装基板之间注入底部填充树脂，并且使底部填充树脂固化，
其中，阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口，
一个或多个开口允许暴露在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，
多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分，
多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位，
在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置，并且
多个配线包括多个第一配线和多个第二配线，多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
(18)
一种制造半导体器件的方法，该方法包括：
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
通过在高于或等于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接至封装基板，来将多个包含焊料的电极连接至多个配线；以及
在半导体芯片与封装基板之间注入底部填充树脂，并且使底部填充树脂固化，
其中，阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口，
一个或多个开口允许暴露在一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，
多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分，
多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位，
在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置，并且
多个配线包括多个第一配线和多个第二配线，多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
(19)
一种制造半导体器件的方法，该方法包括：
在封装基板上提供底部填充树脂，封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极；以及
通过在高于或等于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接至封装基板，来将多个包含焊料的电极连接至多个配线同时使底部填充树脂固化，
其中，阻焊层作为连续层设置在基板主体的前表面和多个配线上，并且阻焊层在多个配线中的每一个上具有一个或多个开口，
一个或多个开口允许暴露在一个或多个开口内的配线的上表面以及侧表面在高度方向上的部分或全部，
多个包含焊料的电极各自覆盖在一个或多个开口内的配线的暴露部分，
多个包含焊料的电极包括多个第一电极和多个第二电极，多个第一电极提供第一电位，并且多个第二电极提供不同于第一电位的第二电位，
在芯片主体的中心部分内，多个第一电极和多个第二电极在行方向和列方向上交替地布置，以及
多个配线包括多个第一配线和多个第二配线，多个第一配线连接多个第一电极，并且多个第二配线连接多个第二电极。
本申请要求于2014年6月27日提交的日本优先权专利申请JP2014-132332的权益，其全部内容通过引证结合于此。
本领域技术人员应当理解，根据设计要求和其它因素，可以出现各种修改、组合、子组合以及替换，只要它们在所附权利要求或其等同物的范围内。

Claims (17)

1.一种半导体器件，包括：
半导体芯片；以及
封装基板，所述半导体芯片安装在所述封装基板上，
其中，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，
所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上，
所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，
所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述配线延伸穿过所述一个或多个开口，
所述多个包含焊料的电极各自覆盖在所述一个或多个开口内的配线的暴露部分，
所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，
在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，并且
所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极；
其中，所述多个包含焊料的电极包括在所述半导体芯片的外围部分中的多个第三电极，
所述封装基板包括在所述基板主体的中心部分内的芯片安装区域，并且
所述多个配线包括多个第三配线，所述多个第三配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸并且在所述芯片安装区域的每一侧彼此平行地布置；
其中，所述一个或多个开口包括在所述多个第三配线中的每一个上的第三开口，并且
所述第三开口具有在所述第三开口内的所述第三配线的长度方向上伸长的平面形状，所述第三开口的长度根据所述封装基板的热膨胀系数调节。
2.根据权利要求1所述的半导体器件，
其中，所述多个第一配线相对于所述列方向在倾斜方向上连接所述多个第一电极，并且所述多个第二配线在所述倾斜方向上连接所述多个第二电极。
3.根据权利要求2所述的半导体器件，
其中，所述一个或多个开口包括在所述多个第一配线中的每一个上的多个第一开口和在所述多个第二配线中的每一个上的多个第二开口，
所述多个第一配线包括垂直线部分和斜线部分，所述垂直线部分在所述列方向上与所述多个第一开口中的每一个相交，并且所述斜线部分在所述倾斜方向上连接所述垂直线部分，并且
所述多个第二配线包括垂直线部分和斜线部分，所述垂直线部分在所述列方向上与所述多个第二开口中的每一个相交，并且所述斜线部分在所述倾斜方向上连接所述垂直线部分。
4.根据权利要求2所述的半导体器件，
其中，所述多个第一配线和所述多个第二配线各自是直线。
5.根据权利要求4所述的半导体器件，
其中，所述一个或多个开口包括在所述多个第一配线中的每一个上的多个第一开口和在所述多个第二配线中的每一个上的多个第二开口，
所述多个第一开口和所述多个第二开口各自具有在所述列方向上伸长的矩形的平面形状，
所述多个第一配线各自布置为通过在所述多个第一开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过所述多个第一开口，并且
所述多个第二配线各自布置为通过在所述多个第二开口中的每一个的对角线方向上相对的两个拐角倾斜地穿过所述多个第二开口。
6.根据权利要求5所述的半导体器件，
其中，所述多个第一开口和所述多个第二开口在所述行方向和所述列方向上以均匀间距布置，并且
所述多个第一配线和所述多个第二配线各自是相对于所述列方向倾斜45度的直线。
7.根据权利要求1所述的半导体器件，
其中，所述多个包含焊料的电极中的每一个从布置所述芯片主体的一侧依次包括柱状金属层和焊料层，并且
所述柱状金属层由具有比构成所述焊料层的焊料的熔点更高的熔点的金属制成。
8.根据权利要求7所述的半导体器件，
其中，所述柱状金属层的高度高于所述焊料层的高度。
9.根据权利要求7所述的半导体器件，
其中，所述焊料层的体积大于所述开口的体积。
10.根据权利要求8所述的半导体器件，
其中，所述第三开口的长度满足表达式1
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
在表达式1中，L表示所述第三开口的长度(mm)，a表示所述封装基板的等效热膨胀系数(ppm/℃)，D表示从所述封装基板的中心到所述第三开口的中心的距离(mm)，T表示所述焊料的熔点(℃)，以及d表示所述多个第三电极中的每一个的直径。
11.根据权利要求1所述的半导体器件，
其中，所述多个配线中的每一个包括：
由铜(Cu)作为主要成分制成的金属配线层；以及
覆盖所述金属配线层的表面中的暴露在开口中的区域的表面涂层。
12.根据权利要求11所述的半导体器件，
其中，所述表面涂层包括Ni-Au镀层或Ni-Pd-Au镀层。
13.根据权利要求7所述的半导体器件，
其中，所述柱状金属层由铜(Cu)制成、或者包括铜(Cu)和镍(Ni)的堆叠膜，并且
所述焊料层由锡(Sn)或Sn-Ag制成。
14.根据权利要求7所述的半导体器件，
其中，所述柱状金属层由铜(Cu)制成、或者包括铜(Cu)和镍(Ni)的堆叠膜，并且
焊料层由铟(In)或In-Ag制成。
15.一种制造半导体器件的方法，所述方法包括：
将半导体芯片与封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，并且所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上；
将所述半导体芯片暂时接合至所述封装基板；
通过回流加热将所述多个包含焊料的电极连接至所述多个配线；以及
在所述半导体芯片与所述封装基板之间注入底部填充树脂，并且使所述底部填充树脂固化，
其中，所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，
所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述配线延伸穿过所述一个或多个开口，
所述多个包含焊料的电极各自覆盖所述一个或多个开口内的配线的暴露部分，
所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，
在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，以及
所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极；
其中，所述多个包含焊料的电极包括在所述半导体芯片的外围部分中的多个第三电极，
所述封装基板包括在所述基板主体的中心部分内的芯片安装区域，并且
所述多个配线包括多个第三配线，所述多个第三配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸并且在所述芯片安装区域的每一侧彼此平行地布置；
其中，所述一个或多个开口包括在所述多个第三配线中的每一个上的第三开口，并且
所述第三开口具有在所述第三开口内的所述第三配线的长度方向上伸长的平面形状，所述第三开口的长度根据所述封装基板的热膨胀系数调节。
16.一种制造半导体器件的方法，所述方法包括：
将半导体芯片与封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上；
通过在高于或等于焊料的熔点的温度下加热所述半导体芯片、并且通过将所述半导体芯片压接至所述封装基板，来将所述多个包含焊料的电极连接至所述多个配线；以及
在所述半导体芯片与所述封装基板之间注入底部填充树脂，并且使所述底部填充树脂固化，
其中，所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，
所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述配线延伸穿过所述一个或多个开口，
所述多个包含焊料的电极各自覆盖所述一个或多个开口内的配线的暴露部分，
所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，
在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，并且
所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极；
其中，所述多个包含焊料的电极包括在所述半导体芯片的外围部分中的多个第三电极，
所述封装基板包括在所述基板主体的中心部分内的芯片安装区域，并且
所述多个配线包括多个第三配线，所述多个第三配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸并且在所述芯片安装区域的每一侧彼此平行地布置；
其中，所述一个或多个开口包括在所述多个第三配线中的每一个上的第三开口，并且
所述第三开口具有在所述第三开口内的所述第三配线的长度方向上伸长的平面形状，所述第三开口的长度根据所述封装基板的热膨胀系数调节。
17.一种制造半导体器件的方法，所述方法包括：
在封装基板上提供底部填充树脂，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的表面上；
将半导体芯片与所述封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极；以及
通过在高于或等于焊料的熔点的温度下加热所述半导体芯片、并且通过将所述半导体芯片压接至所述封装基板，来将所述多个包含焊料的电极连接至所述多个配线同时使所述底部填充树脂固化，
其中，所述阻焊层作为连续层设置在所述基板主体的表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有一个或多个开口，
所述一个或多个开口允许暴露在所述一个或多个开口内的配线的上表面以及侧表面在高度方向上的局部或全部，所述配线延伸穿过所述一个或多个开口，
所述多个包含焊料的电极各自覆盖在所述一个或多个开口内的配线的暴露部分，
所述多个包含焊料的电极包括多个第一电极和多个第二电极，所述多个第一电极提供第一电位，并且所述多个第二电极提供不同于所述第一电位的第二电位，
在所述芯片主体的中心部分内，所述多个第一电极和所述多个第二电极在行方向和列方向上交替地布置，以及
所述多个配线包括多个第一配线和多个第二配线，所述多个第一配线连接所述多个第一电极，并且所述多个第二配线连接所述多个第二电极；
其中，所述多个包含焊料的电极包括在所述半导体芯片的外围部分中的多个第三电极，
所述封装基板包括在所述基板主体的中心部分内的芯片安装区域，并且
所述多个配线包括多个第三配线，所述多个第三配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸并且在所述芯片安装区域的每一侧彼此平行地布置；
其中，所述一个或多个开口包括在所述多个第三配线中的每一个上的第三开口，并且
所述第三开口具有在所述第三开口内的所述第三配线的长度方向上伸长的平面形状，所述第三开口的长度根据所述封装基板的热膨胀系数调节。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806046B2 (en) * 2014-03-13 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure and manufacturing method
JP6528376B2 (ja) * 2014-08-27 2019-06-12 富士通株式会社 撮像装置及びその製造方法
JP6721346B2 (ja) 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US10049893B2 (en) * 2016-05-11 2018-08-14 Advanced Semiconductor Engineering, Inc. Semiconductor device with a conductive post
WO2018112279A1 (en) * 2016-12-15 2018-06-21 San Diego State University Research Foundation Non-overlapping power/ground planes for localized power distribution network design
WO2022195939A1 (ja) * 2021-03-18 2022-09-22 株式会社村田製作所 電子部品及び電子装置
US11538790B2 (en) 2021-03-22 2022-12-27 Broadcom International Pte. Ltd. Extended HBM offsets in 2.5D interposers

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787918B1 (en) * 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6657870B1 (en) * 2001-10-01 2003-12-02 Lsi Logic Corporation Die power distribution system
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
KR101218011B1 (ko) 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US8853001B2 (en) 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
JP2005347391A (ja) 2004-06-01 2005-12-15 Ibiden Co Ltd プリント配線板
JP2006066737A (ja) 2004-08-27 2006-03-09 Ngk Spark Plug Co Ltd 中間基板
FR2887238B1 (fr) * 2005-06-21 2007-09-28 Jean Tristan Outreman Procede de remplissage a chaud d'un contenant a paroi mince et contenant rempli ainsi obtenu
JP4874591B2 (ja) * 2005-07-15 2012-02-15 Ｈｏｙａ株式会社 ステージ装置及びこのステージ装置を利用したカメラの手振補正装置
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7772104B2 (en) * 2007-02-02 2010-08-10 Freescale Semiconductor, Inc. Dynamic pad size to reduce solder fatigue
JP2009105139A (ja) * 2007-10-22 2009-05-14 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
JP2010171125A (ja) * 2009-01-21 2010-08-05 Sharp Corp 半導体装置およびその製造方法
WO2010090007A1 (en) * 2009-02-03 2010-08-12 Keio University Culture method of embryoid bodies and/or neural stem cells derived from human differentiated cell-derived pluripotent stem cells
KR101679289B1 (ko) * 2009-07-07 2016-11-24 삼성전자 주식회사 줌 렌즈 및 이를 구비한 결상 광학 장치
US9048135B2 (en) * 2010-07-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Copper pillar bump with cobalt-containing sidewall protection
KR101880633B1 (ko) * 2011-07-28 2018-07-20 삼성전자주식회사 줌 렌즈 및 이를 구비한 촬영 장치
JP2013074054A (ja) * 2011-09-27 2013-04-22 Renesas Electronics Corp 電子装置、配線基板、及び、電子装置の製造方法
KR101632249B1 (ko) * 2011-10-31 2016-07-01 인텔 코포레이션 멀티 다이 패키지 구조들

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