TWI474414B - 可堆疊式半導體封裝結構及半導體製程 - Google Patents

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Jen Chuan Chen
Wen Hsiung Chang
Chi Chih Chu
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Description

可堆疊式半導體封裝結構及半導體製程
本發明係關於一種半導體封裝結構及半導體製程，詳言之，係關於一種可堆疊式半導體封裝結構及半導體製程。
電子產品變得越來越複雜，例如至少要求電子產品之一部分增強功能及具有較小尺寸。雖然增強功能及具有較小尺寸所帶來的好處是明確的，然而實現這些好處會產生一些問題。特別是，電子產品通常需要在有限的空間內容設高密度的半導體元件。舉例而言，行動電話、個人數位助理、可擕式電腦及其它可擕式消費產品內用以容置之處理器、記憶體、及其他主動元件或被動元件之可用空間內係受到限制。相關地，被封裝之半導體元件通常可勉強提供抵抗環境條件之保護及提供輸入及輸出之電性連接。將半導體元件封裝於半導體元件封裝結構中，會佔用電子產品中額外之有價值的空間。因此，減少半導體元件封裝結構所佔用之佔據面積(Footprint Area)成為極為強烈之趨勢。關於該議題一種之方法為將一半導體元件封裝結構堆疊於另一半導體元件封裝結構上，以形成一堆疊式封裝結構組成，該堆疊式封裝結構有時會以PoP(package-on-package)結構組成呈現。
圖1顯示一習知堆疊式封裝結構100之示意圖，其中一上封裝結構102係位於一下封裝結構104之上，且電性連接至該下封裝結構104。該上封裝結構102包括一基板單元106及一半導體元件108，該上封裝結構102位於該基板單元106之上表面118。該上封裝結構102更包括一封裝本體110，其覆蓋該半導體元件108。相似地，該下封裝結構104包括一基板單元112、一半導體元件114及一封裝本體116。該半導體元件114係設置於該基板單元112之上表面120，該封裝本體116係覆蓋該半導體元件114。參考圖1，該封裝本體116之橫向長度係小於該基板單元112之橫向長度，使得該上表面120之周圍部分保持裸露。複數個銲球延伸地設置於該周圍部分及該基板單元106之下表面122之間，該等銲球包括銲球124a、124b，該等銲球124a、124b一開始係為該上封裝結構102之一部分，且在堆疊製程期間經過迴銲以電性連接該上封裝結構102至該下封裝結構104。如圖1所示，該下封裝結構104更包括複數個銲球126a、126b、126c、126d，該等銲球126a、126b、126c、126d從該基板單元112之下表面128延伸，且提供該裝置100之輸入及輸出之電性連接。
雖然高密度之該等半導體元件108及114可設置在一預定之佔據面積(Footprint Area)內，該裝置100仍具有多個缺點。特言之，該等相對較大且橫跨一距離於該上封裝結構102及該下封裝結構104間的銲球，例如該等銲球124a、124b，其佔用了該基板單元112之上表面120之有價值的空間，因此不但阻礙了減少該等銲球間距離之能力，而且阻礙了增加該等銲球數量之能力。並且，當在迴銲期間，該等銲球124a、124b可能無法有效地黏附於該下封裝結構104之基板單元112，製造該裝置100時可能遭遇到不想要的低堆疊良率。因封模材料可能容易溢流至該上表面120之周圍部分且污染該上表面120之周圍部分，上述不適當之黏附會因形成該封裝本體116之封模製程而更加惡化。此外，因該封裝本體116之橫向長度的縮減，該裝置100會有彎折或翹曲之傾向，如此會在該等銲球124a、124b上產生足夠的應力，導致連結失敗。
因此，有必要提供一種可堆疊式半導體元件封裝結構以及相關之堆疊式封裝結構組成及製造方法，以解決上述問題。
本發明提供一種半導體製程，其包括以下步驟：(1)提供一基板，該基板包括一上表面及複數個銲墊，該等銲墊係鄰接於該基板之上表面；(2)形成一第一導電材料於該基板之上表面，以形成複數個第一導電凸塊，該等第一導電凸塊係鄰接於相對應之該等銲墊；(3)電性連接一半導體元件至該基板之上表面；(4)形成一封膠材料於該基板之上表面，以形成一封膠結構，該封膠結構覆蓋該等第一導電凸塊及該半導體元件，該封膠結構包括一上表面，該等第一導電凸塊之頂端係凹陷於該封膠結構之上表面之下；(5)形成複數個鄰接於該封膠結構之上表面之開口，該等開口顯露該等第一導電凸塊之頂端；(6)形成一第二導電材料於該等開口中，且於該第一導電凸塊之頂端上，以形成複數個第二導電凸塊；及(7)形成複數條切割狹縫，該等切割狹縫延伸通過該封膠結構及該基板。
本發明更提供一種半導體製程，其包括以下步驟：(1)提供一第一半導體封裝結構，其包括：(a)一基板單元，包括一上表面；(b)複數個第一連接元件，從該基板單元之上表面向上延伸，至少一第一連接元件具有一寬度WC ；(c)一半導體元件，鄰接於該基板單元之上表面，且電性連接至該基板單元；及(d)一封裝本體，鄰接於該基板單元之上表面且覆蓋該半導體元件，該封裝本體包括一上表面且定義出複數個開口，該等開口係鄰接於該封裝本體之上表面，該等第一連接元件之頂端係凹陷於該封裝本體之上表面之下，該等開口至少部分顯露相對應之該等第一連接元件，至少一開口具有一寬度WU ，該開口係鄰接於該封裝結構之上表面，且WU >WC ；(2)提供一第二半導體封裝結構，該第二半導體封裝結構包括一下表面及複數個第二連接元件，該等第二連接元件從該第二半導體封裝結構之下表面向下延伸；(3)設置該第二半導體封裝結構於對應該第一半導體封裝結構之位置，使得該等第二連接元件係與相對應之該等第一連接元件相鄰；及(4)合併相對應之該等第一連接元件及該等第二連接元件，以形成複數個堆疊元件，該等堆疊元件延伸通過相對應之該封裝本體之開口，且電性連接該第一半導體封裝結構及該第二半導體封裝結構。
本發明再提供一種堆疊式封裝結構。該堆疊式封裝結構包括：(1)一第一半導體封裝結構，包括：(a)一基板單元，包括一上表面；(b)一半導體元件，鄰接於該基板單元之上表面，且電性連接至該基板單元；及(c)一封裝本體，鄰接於該基板單元之上表面且覆蓋該半導體元件，該封裝本體包括一上表面且定義出複數個開口，該等開口係鄰接於該封裝本體之上表面；(2)一第二半導體封裝結構，鄰接於該封裝本體之上表面，該第二半導體封裝結構包括一下表面；及(3)複數個堆疊元件，垂直延伸通過相對應之該封裝本體之開口，且電性連接該第一半導體封裝結構及該第二半導體封裝結構，至少一堆疊元件對應一對熔接之導電凸塊，且具有一橫向長度，該橫向長度大致上與該堆疊元件之一縱向長度一致。
關於本發明之其他方面及實施例也係被預期及考量的。上述之摘要及以下之詳細說明不限定本發明以為任何特定的實施例所揭示，其僅係描述本發明的一些實施例而已。
以下名詞定義為應用於說明本發明之實施例，這些名詞定義詳述如下。
在本說明書中，用語「鄰接」(adjacent)可參考為接近(near)或毗連(adjoining)。鄰接元件可被設置與其他元件分開或實際上與其他元件直接接觸。於某些情況中，鄰接元件可被連接至其他元件或與其他元件一體成型。
在本說明書中，相對用語，例如「內」(inner)、「內部」(interior)、「外」(outer)、「外部」(exterior)、「頂部」(top)、「底部」(bottom)、「上」(upper)、「向上」(upwardly)、「下」(lower)、「向下」(downwardly)、「垂直」(vertical)、「垂直地」(vertically)、「橫向」(lateral)、「橫向地」(laterally)、「之上」(above)及「之下」(below)可參考為一組元件相對於其他元件之方向，例如依據圖式之方向，但是在製造或使用這些元件時不需要一特定方向。
在本說明書中，用語「連接」("connect"、"connected"、"connecting"及"connection")可參考為操作上的耦合(Coupling)或連接(Linking)。已連接的元件可直接地耦合至其他元件，或可非直接地耦合至其他元件，例如，經由另一元件組。
在本說明書中，用語「電性導電的」(electrically conductive)、「電性導電性」(electrical conductivity)可參考為傳送一電流的能力。電性導電的材料典型地對應於可少量或無阻力地通過一電流之某些材料。電性導電性之測量單位為姆歐/米(Siemens per meter,S‧m-1 )。典型地，一電性導電性材料之導電性大於104 姆歐/米，例如至少約105 姆歐/米或至少約106 姆歐/米。電性導電性有時會依溫度而改變，除非特別敘述，材料之導電性係定義於在室溫下。
參考圖2及圖3，顯示本發明可堆疊式半導體封裝結構200之一實施例，其中，圖2係為該封裝結構200之立體示意圖，圖3係為該封裝結構200沿著圖2之線A-A之剖面示意圖。在本實施例中，該封裝結構200之側邊大致為平面，且具有一大致上正交之定位，以定義出環繞該該封裝結構200周邊之側面輪廓。然而，在其他應用中，該封裝結構200之側面輪廓，一般而言，係可為多種形狀，例如曲線，包括階梯狀，或是粗糙表面。
參考圖2及圖3，該封裝結構200包括一基板單元202，該基板單元202包括一上表面204、一下表面206及複數個側面，該等側面包括側面242,244，其鄰接於該基板單元202之側邊，且延伸至該上表面204及該下表面206之間。在本實施例中，該等側面242,244大致為平面，且分別與該上表面204或該下表面206形成一大致上正交之角度，然而，其他應用中，該等側面242,244之形狀及定位係可有所不同。在特定應用中，該基板單元202之厚度(亦即，該基板單元202之上表面204及下表面206之間的垂直距離)係可為約0.1 mm至約2 mm(公釐)，例如約0.2 mm至約1.5 mm或約0.4 mm至約0.6 mm。
該基板單元202係可以多種方法形成，且具有內部電性連接體(Electrical Interconnect)，以提供該基板單元202之上表面204及下表面206之間的電性通路。如圖3所示，該基板單元202包括複數個銲墊246a,246b,246c,246d及複數個銲墊248a,248b,248c,248d,248e。該等銲墊246a,246b,246c,246d係鄰接於該上表面204之周圍部分，且該等銲墊248a,248b,248c,248d,248e係鄰接於該下表面206。在本實施例中，係利用該等銲墊246a,246b,246c,246d及該等銲墊248a,248b,248c,248d,248e作為銲球墊，以供銲球附著於其上，然而，在其他應用中，其應用方式係可不同於圖3所示。該等銲墊246a,246b,246c,246d係以列狀分佈於該基板單元202之側邊，而該等銲墊248a,248b,248c,248d,248e係以陣列形式分佈。然而，在其他應用中，該等銲墊246a,246b,246c,246d及該等銲墊248a,248b,248c,248d,248e之分佈方式係可有所不同。該等銲墊246a,246b,246c,246d及該等銲墊248a,248b,248c,248d,248e係透過該基板單元202之內部電性連接體(Electrical Interconnect)相互電性連接，例如一組導電層及一組介電層。該等導電層係透過複數個內部導電孔彼此電性連接，且係可將一以適當樹脂製成之芯層夾在中間，例如由雙馬來亞醯胺(Bismaleimide)及三氮六環(Triazine)所製成之芯層，或者，由環氧樹脂(Epoxy)及聚苯醚(Oolyphenylene Oxide)所製成之芯層。例如，該基板單元202可包括一大致為板狀之芯層，該芯層係被一組導電層夾住，該等導電層係位於該芯層之一上表面，而有另一組導電層係位於該芯層之一下表面。然而，在其他應用中，一防銲層係可位於該基板單元202之上表面204及下表面206之其一或兩者。
如圖3所示，該封裝結構200更包括複數個連接元件218a,218b,218c,218d，該等連接元件218a,218b,218c,218d係鄰接於該上表面204之周圍部分。該等連接元件218a,218b,218c,218d係電性連接至且從相對應之該等銲墊246a,246b,246c,246d向上延伸，且係以列狀分佈於該基板單元202之側邊。如下所述，該等連接元件218a,218b,218c,218d提供該封裝結構200及其他具有一堆疊式半導體封裝結構之封裝結構之間的電性通路。在本實施例中，該等連接元件218a,218b,218c,218d係用以作為導電銲球，更明確地，該等導電銲球依照以下所述之製造方法經過迴銲以形成複數個導電凸塊。該等連接元件218a,218b,218c,218d係由一金屬、一合金、一包括金屬或合金之混合物，或是其他適當的導電材料製成。如圖3所示，每一連接元件218a,218b,218c或218d之尺寸係依照每一連接元件218a,218b,218c或218d之高度HC (亦即，每一連接元件218a,218b,218c或218d之最大縱向長度)及每一連接元件218a,218b,218c或218d之寬度WC (亦即，每一連接元件218a,218b,218c或218d之最大橫向長度)而決定。在特定應用中，每一連接元件218a,218b,218c或218d之高度HC 係為約50 μm(微米)至約450 μm，例如約100 μm至約400 μm或約150 μm至約350 μm，且每一連接元件218a,218b,218c或218d之寬度WC 係為約100 μm至約500 μm，例如約150 μm至約450 μm或約200 μm至約400 μm。在其他應用中，係可增加每一連接元件218a,218b,218c或218d之高度HC ，以利堆疊製程及改善堆疊良率，且係可為約200 μm至約600 μm，例如約250 μm至約550 μm或從300 μm至約500μm。
參考圖3，該封裝結構200更包括一半導體元件208及連接元件210a,210b,210c,210d,210e。該半導體元件208係鄰接於該基板單元202之上表面204，且該等連接元件210a,210b,210c,210d,210e係鄰接於該基板單元202之下表面206。在本實施例中，該半導體元件208係為一半導體晶片，例如一處理器或一記憶體。該半導體元件208係透過一組導線212打線方式電性連接至該基板單元202，該等導線212係利用金、銅或其他適當的導電材料製成。在特定應用中，該等導線212之至少一子集(Subset)，較佳地，係以銅製成，而相較於金，銅具有較佳導電性及較低成本，使得該等導線212可縮小直徑。該等導線212係可以一適當的金屬包覆，例如鈀(Palladium)，以作為對抗氧化及其他環境狀況之保護。該等連接元件210a,210b,210c,210d,210e提供該封裝結構200之輸入及輸出之電性連接，同時，電性連接至且從相對應之該等銲墊248a,248b,248c,248d,248e向下延伸。在本實施例中，該等連接元件210a,210b,210c,210d,210e係用以作為該等導電銲球，更明確地，該等導電銲球依照以下所述之製造方法經過迴銲以形成複數個導電凸塊。該等連接元件210a,210b,210c,210d,210e係由一金屬、一合金、一包括金屬或合金之混合物，或是其他適當的導電材料製成。該等連接元件210a,210b,210c,210d,210e之至少一子集(Subset)係透過該基板單元202之內部電性連接體(Electrical Interconnect)電性連接至該半導體元件208，且至少一相同或不同之連接元件210a,210b,210c,210d,210e之子集係透過該基板單元202之內部電性連接體(electrical interconnect)電性連接至該等連接元件218a,218b,218c,218d。如圖3所示，在本實施例中，只有一個半導體元件208，然而，在其他應用中，係可具有額外之半導體元件，且該等半導體元件，一般而言，係可為任何主動元件、被動元件或是包括主動元件及被動元件之組合物。
參考圖2及圖3，該封裝結構200更包括一封裝本體214，該封裝本體214係鄰接於該基板單元202之上表面204。該封裝本體214與該基板單元202連結，且大致覆蓋或包覆該半導體元件208及該等導線212，以提升結構強度，同時也提供對抗氧化、潮濕及其他環境狀況之保護。較佳地，該封裝本體214延伸至該基板單元202之側邊，且沿著該上表面204之周圍部分，部分覆蓋或包覆該等連接元件218a,218b,218c,218d，以提供較佳之結構強度且減少彎折或翹曲之情況。
該封裝本體214係以一封膠材料製成，且包括一上表面224及複數個側面，該等側面包括側面220,222，其鄰接於該封裝本體214之側邊。在本實施例中，該上表面224大致為平面，且與該基板單元202之上表面204或下表面206大致平行。因此，該封裝本體214之厚度HP (亦即，該封裝本體214之上表面224及該基板單元202之上表面204之間的垂直距離)在該基板單元202之上表面204大致相同，因此，使該封裝本體214可均勻覆蓋該上表面204，以提升結構強度。然而，在其他應用中，該上表面224係可為曲線，包括階梯狀，或是粗糙表面。在特定應用中，該封裝本體214之厚度HP 係為約100 μm至約600 μm，例如約150 μm至約550 μm或約200 μm至約500 μm。然而，在其他應用中，可增加該封裝本體214之厚度HP 以容納多個半導體元件互相堆疊，且厚度HP 係可為約200 μm至約700 μm，例如約250 μm至約650 μm或約300 μm至約600 μm。複數個凹部係位於該上表面224之周圍部分，且係從該上表面224向下延伸，該等凹部包括凹部226a,226b,226c,226d，其定義出複數個孔洞或複數個開口於相對應之該等連接元件218a,218b,218c,218d。該等開口至少部分顯露該等連接元件218a,218b,218c,218d，用以堆疊另一封裝結構於該封裝結構200之上。如同該等連接元件218a,218b,218c,218d，該等開口係以列狀分佈，其中每一列係大致沿著一矩形或一方形圖案之四邊分佈。如圖2及圖3所示，在本實施例中，具有二列開口，然而，在其他應用中，係可具有更多或更少列開口，且該等開口，一般而言，係可以任何一維或二維之圖案分佈。
參考圖2及圖3，該封裝本體214之側面220,222大致為平面，且分別與該基板單元202之上表面204或下表面206形成一大致上正交之定位，然而，在其他應用中，該等側面220,222係可為曲線，包括階梯狀，或是粗糙表面。同時，該等側面220,222係分別與該基板單元202之側面242,244大致對齊或共平面。因此，該等側面220,222與該等側面242,244相連，且定義出該封裝結構200具有直角之側面輪廓。更明確地，因為該等側面220,222係分別與該基板單元202之側面242,244大致對齊或共平面，使得該封裝本體214之橫向長度大致對應該基板單元202之橫向長度，因此，使該封裝本體214可均勻覆蓋該上表面204，以提升結構強度。然而，在其他應用中，在提供足夠的結構強度，且該等連接元件218a,218b,218c,218d至少被部分顯露之情況下，該等側面220,222之形狀及與該等側面242,244大致對齊或共平面之特徵係可不同於圖2及圖3所示。
圖4顯示圖2及圖3中部分該封裝結構200之放大剖面示意圖。更明確地，圖4係為該封裝本體214及該等連接元件218a,218b之特定實施例，其中該封裝結構200之其他細節被省略，以利於檢視。
如圖4所示，該封裝本體214具有該等凹部226a,226b，且定義出複數個開口400a,400b，以顯露該等連接元件218a,218b之連接表面Sa ,Sb 。在本實施例中，每一開口400a或400b之尺寸係依照該開口400a或400b之寬度及深度而決定。藉由適當的選擇及控制該等開口400a,400b之形狀及尺寸，或該等連接元件218a,218b之形狀及尺寸，甚至以上兩者，可具有許多優勢。更明確地，藉由顯露該等連接表面Sa ,Sb ，當堆疊該另一封裝結構於該封裝結構200之上時，該等連接元件218a,218b，在功效上，可作為一預先形成之銲料，以改善與該另一封裝結構之接著濕潤。此外，具有較大面積之該等連接表面Sa ,Sb 能增進電性連接之可靠度及效率，因此改善堆疊良率。在堆疊製程期間，該封裝本體214具有向該等連接元件218a,218b方向膨脹且施加壓力的趨勢，若該趨勢未完全解除，膨脹的壓力將擠壓部分該等連接元件218a,218b，且使其形成融熔態，而沿垂直方向遠離該等銲墊246a,246b。具有適當大小之該等開口400a,400b可顯露該等連接表面Sa ,Sb ，且減少該等連接元件218a,218b及該封裝本體214之接觸面積，因此解除膨脹的壓力，否則會導致連結失敗。此外，在堆疊製程期間，該等開口400a,400b可容納另一封裝結構之連接元件，且可避免或減少一導電材料溢出的情況，因此，使該等堆疊元件之間距縮小。
在本實施例中，一開口，例如該開口400a或400b，係為圓錐形或圓漏斗形，其大致呈圓形之截面具有一寬度，該寬度沿垂直方向改變。更明確地，一開口之一橫向邊界，係由該凹部226a或226b所定義，朝一相對應之連接元件之方向逐漸縮減，例如該連接元件218a或218b，且接觸該連接元件以定義出未覆蓋部分(該連接元件之頂部)及覆蓋部分(該連接元件之底部)間之一邊界。然而，在其他應用中，一開口之形狀，一般而言，係可為多種形狀。例如，一開口係可具有另一種逐漸縮減之形狀，例如橢圓錐形、方錐形或長方錐形，或者，該開口可具有非逐漸縮減之形狀，例如圓柱形、橢圓柱形、一方柱形或一長方柱形，甚至，該開口可具有其他規則或不規則形狀。然而，在其他應用中，一開口之一橫向邊界，係由該凹部226a或226b所定義，可形成凸狀、凹狀或粗糙表面。
在特定應用中，每一開口400a或400b之上寬度WU (亦即，與該開口400a或400b之頂端及該封裝本體214之上表面224相鄰之一橫向長度)係可為約250 μm至約650 μm，例如約300 μm至約600 μm或約350 μm至約550 μm，及每一開口400a或400b之下寬度WL (亦即，與該開口400a或400b之一底端及一相對應連接元件218a或218b之覆蓋部分及未覆蓋部分間之邊界相鄰之一橫向長度)係可為約90 μm至約500 μm，例如約135 μm至約450 μm或約180 μm至約400 μm。如果該開口400a或400b具有一個不一致之剖面形狀，則該上寬度WU 或該下寬度WL 可對應至，例如，沿著直角方向之平均橫向長度。同時，每一開口400a或400b之上寬度WU 係大於該開口400a或400b之下寬度WL ，且該上寬度WU 及該下寬度WL 之比例對應至逐漸縮小的範圍，如下所示，WU =aWL ，其中a係為約1.1至約1.7，例如約1.2至約1.6或約1.3至約1.5。或者，該上寬度WU 及該下寬度WL 可被表示為相對於一相對應之連接元件218a或218b之寬度WC 之關係如下所示，WU >WC 且WC WL bWC ，其中b設定該下寬度WL 之下限，且係可為，例如，約0.8，約0.85，或約0.9。在特定應用中，該上寬度WU 之上限係如下所示，PWU >WC ，其中P對應至最接近相鄰連接元件(例如該等連接元件218a,218b)之中央間的一距離，其中該距離有時可參考為一連接元件間距。在特定應用中，該連接元件間距P係為約300 μm至約800 μm，例如約350 μm至約650 μm或約400 μm至約600 μm。藉由上述方式，設定該上寬度WU 之上限，該等開口400a,400b係可具有足夠的尺寸，以保持一橫向牆402位於該等連接元件218a,218b間，以及複數個橫向牆於其他連接元件之間。在堆疊製程期間，橫向牆402可用以做為一屏蔽以避免或減少一導電材料溢出的情況，因此，使該等堆疊元件之間距縮小。
再參考圖4，一連接元件，例如該連接元件218a或218b，之尺寸係由該封裝本體214之厚度HP 而決定，使得該連接元件之頂端係凹陷於該封裝本體214之上表面224之下，亦即，該連接元件之高度HC 係小於該封裝本體214之厚度HP 。然而，在其他應用中，一連接元件之一頂端係可與該上表面224大致對齊或共平面或可凸出於該上表面224。如圖4所示，一開口，例如該開口400a或400b，具有一深度，該深度係沿橫向改變，或者沿著以該開口中央為中心之放射狀方向改變。在本實施例中，每一開口400a或400b之中心深度DC (亦即，該封裝本體214之上表面224及一相對應之連接元件218a或218b之頂端之間的垂直距離)對應該開口400a或400b之最小深度，同時，每一開口400a或400b位於底端旁之周圍深度DP (亦即，該封裝本體214之上表面224及一相對應之連接元件218a或218b之覆蓋部分及未覆蓋部分間之一邊界之間的垂直距離)對應該開口400a或400b之最大深度。在特定應用中，每一開口400a或400b之中心深度DC 係為約20 μm至約400 μm，例如約20 μm至約180 μm，約50 μm至約150 μm，或約80 μm至約120 μm，且每一開口400a或400b之周圍深度DP 係為約100 μm至約500 μm，例如約150 μm至約450 μm或約200 μm至約400 μm。更明確地，每一開口400a或400b之周圍深度DP 係可大於該開口400a或400b之中心深度DC ，該周圍深度DP 及該中心深度DC 之比例如下所示，DP =cDC ，其中c1.5，且係可為約1.5至約4.5，例如約2至約4或約2.5至約3.5。或者，該周圍深度DP 相對於該封裝本體214之厚度HP 及一相對應之連接元件218a或218b之寬度WC 之關係如下所示，HP DP dWC ，其中d設定該周圍深度DP 之下限，且係可為，例如，約0.4，約0.45，或約0.5。
圖5顯示本發明堆疊式半導體封裝結構500之一實施例之剖面示意圖。更明確地，圖5顯示利用圖2至圖4之封裝結構200所形成之裝置500之特定實施例。
如圖5所示，該裝置500包括一半導體封裝結構502，其相當於一上封裝結構，該上封裝結構係電性連接且位於該封裝結構200之上，該封裝結構200相當於一下封裝結構。在本實施例中，該封裝結構502係以一球狀柵格陣列(ball grid array,BGA)封裝結構實現，在其他應用中，可考慮許多其他封裝結構型式，包括一平面柵格陣列(land grid array,LGA)封裝結構，一方形扁平無引線(quad flat no-lead,QFN)封裝結構，一先進方形扁平無引線(advanced QFN,aQFN)封裝結構，及其他型式的BGA封裝結構，例如一窗式BGA封裝結構。如圖5所示，在本實施例中，具有二個堆疊式半導體封裝結構200,502，然而，在其他應用中，係可具有額外之半導體封裝結構。該封裝結構502可利用與上述該封裝結構200之相似方式實施，因此，不再多加敘述。
參考圖5，該封裝結構502包括一基板單元504，該基板單元504包括一上表面506、一下表面508及複數個側面，該等側面包括側面510,512，其鄰接於該基板單元504之側邊，且延伸至該上表面506及該下表面508之間。該基板單元504更包括複數個銲墊514a,514b,514c,514d鄰接於該下表面508。在本實施例中，係利用該等銲墊514a,514b,514c,514d作為銲球墊，且以列狀分佈，然而，在其他應用中，該等銲墊514a,514b,514c,514d之應用及分佈係可以不同於圖5。
該封裝結構502更包括一半導體元件516，其係為一半導體晶片，鄰接於該基板單元504之上表面506。在本實施例中，該半導體元件516係透過一組導線518，利用打線方式電性連接至該基板單元504，然而，在其他應用中，該半導體元件516係可以其他方式電性連接至該基板單元504，例如覆晶方式。如圖所示，在本實施例中，該封裝結構502只有一個半導體元件516，然而，在其他應用中，係可具有額外之半導體元件。
一封裝本體520係鄰接於該基板單元504之上表面506，且大致覆蓋或包覆該半導體元件516及該等導線518，以提升結構強度，同時提供對抗環境情況之保護。該封裝本體520包括一上表面522及複數個側面，該等側面包括側面524,526，其鄰接於該封裝本體520之側邊。在本實施例中，該等側面524,526係分別與該基板單元504之側面510,512大致對齊或共平面。因此，該等側面524,526與該等側面510,512相連，且定義出該封裝結構502具有直角之側面輪廓。參考圖5，該封裝結構502之橫向長度大致對應該封裝結構200之橫向長度，然而，在其他應用中，該封裝結構502相較於該封裝結構200係可具有一較大或一較小之橫向長度。此外，該封裝結構502之厚度T(亦即，該封裝本體520之上表面522及該基板單元504之下表面508之間的垂直距離)大致對應該封裝結構200之厚度，然而，在其他應用中，該封裝結構502相對於該封裝結構200係可具有一較大或一較小之厚度。
參考圖5，該封裝結構502更包括複數個連接元件528a,528b,528c,528d鄰接於該基板單元504之下表面508。該等連接元件528a,528b,528c,528d提供該封裝結構502之輸入及輸出之電性連接，並電性連接至相對應之該等銲墊514a,514b,514c,514d，且向下延伸。在本實施例中，該等連接元件528a,528b,528c,528d係用以作為該等導電銲球，更明確地，該等導電銲球經過迴銲以形成複數個導電凸塊。如同該等連接元件218a,218b,218c,218d，該等連接元件528a,528b,528c,528d係以列狀分佈，其中每一列係大致沿著一矩形或一方形圖案之四邊分佈。
在堆疊製程期間，該封裝結構502之連接元件528a,528b,528c,528d經過迴銲，且與該封裝結構200之連接元件218a,218b,218c,218d產生冶金鍵結。更明確地，該等連接元件528a,528b,528c,528d與相對應之該等連接元件218a,218b,218c,218d熔接或合併，以形成複數個堆疊元件530a,530b,530c,530d，以提供該等封裝結構200,502間之電性通路。如圖5所示，每一堆疊元件，例如該堆疊元件530a，延伸且跨越該等封裝結構200,502間之距離，例如，對應該封裝結構200之銲墊246a及該封裝結構502之銲墊514a之間的垂直距離。該等堆疊元件530a,530b,530c,530d隔開該等封裝結構200,502，使該等封裝結構200,502被一大致均勻之間隔G隔開，該間隔G對應該封裝結構502之下表面508及該封裝結構200之上表面224之間的垂直距離。在特定應用中，該間隔G係可為約10 μm至約110 μm，例如約10 μm至約100 μm，約20 μm至約80 μm，或約30 μm至約70 μm。適當的選擇及控制該等連接元件528a,528b,528c,528d之尺寸及該等連接元件218a,218b,218c,218d之尺寸，使該間隔G可改變，而且在某些實施例中，可縮減該間隔G，因此，該封裝結構502之下表面508接觸該封裝結構200之上表面224。
如圖5所示，藉由堆疊該等封裝結構200,502，可具有許多優勢。更明確地，由於其包括一對連接元件，例如該等連接元件218a,528a，以跨越該等封裝結構200,502間之距離，每一該對連接元件相對於習知實施例具有較小的尺寸，因該習知實施例係利用一單一且較大的銲球來跨越該距離。而且，一最終堆疊元件，例如該堆疊元件530a，可具有一縮減少的橫向長度且佔有較小的有價值的區域。因而，不但可減少相鄰堆疊元件間之距離而且可以增加堆疊元件之總數目。在本實施例中，相鄰堆疊元件間之距離係依照一堆疊元件之間距P'而決定，其係對應最相鄰堆疊元件(例如該等堆疊元件530a,530b)之中心之間之距離。在特定應用中，該堆疊元件之間距P'大致上對應該連接元件之間距P，其如同之前關於圖4。藉由適當的選擇及控制該等連接元件528a,528b,528c,528d之過大尺寸及該等連接元件218a,218b,218c,218d之尺寸，該堆疊元件之間距P'可被減少(相對於一習知實施例而言)。而且在某些實施例中，該堆疊元件之間距P'(及該連接元件之間距P)係可為約300 μm至約800 μm，例如約300 μm至約500 μm或約300 μm至約400 μm。
特定的堆疊元件之外觀可參考圖6A至圖6E，其顯示圖5之裝置500之局部放大之剖面示意圖。更明確地，圖6A至圖6E顯示該開口400a及該堆疊元件530a之特定實施例，其中該裝置500之其他細節被省略，以利於檢視。
如圖6A至圖6E所示，該堆疊元件530a係為一加長結構之態樣，且更明確地，其如同該等連接元件218a,528a融化或融合後之導電柱。在特定應用中，該堆疊元件530a係為啞鈴之形狀，且包括一頂部600及一底部604，其大於一位於該頂部600及該底部604間之中央部分602。然而，在其他應用中，該堆疊元件530a之形狀，一般而言，係可為多種形狀。該頂部600大致對應該連接元件528a，或由該連接元件528a所形成。該底部604大致對應該連接元件218a，或由該連接元件218a所形成。該中央部分602大致對應該等連接元件218a,528a間之介面，或由該等連接元件218a,528a間之介面所形成。如圖6A至圖6E所示，該底部604之一橫向邊界係大致被該封裝本體214所覆蓋或包覆，且該頂部600之一橫向邊界之至少一部份係位於該開口400a內且與該封裝本體214間隔一間距，以保持裸露。然而，在其他應用中，該頂部600及該底部604之覆蓋可依不同態樣而改變。
參考圖6A至圖6E，該堆疊元件530a之尺寸係依照其高度HS (亦即，該堆疊元件530a之縱向長度)、該頂部600之寬度WSU (亦即，該頂部600之最大橫向長度)、該底部604之寬度WSL (亦即，該底部604之最大橫向長度)及該中央部分602之寬度WSM (亦即，該中央部分602之最大橫向長度)而決定。可以體認的是，該堆疊元件530a之高度HS 大致對應該封裝本體214之厚度HP 及該封裝結構200與該封裝結構502間之間隔G之總合，其如同之前關於圖3至圖5之敘述。而且，如圖6A至圖6E所示，該堆疊元件530a凸出於該封裝本體214之上表面224一長度，該長度係對應該間隔G。再者，該底部604之寬度WSL 係大致對應該連接元件218a之寬度WC ，其如同之前關於圖3至圖4之敘述。此外，該中央部分602之寬度WSM 係對應該堆疊元件530a之最小橫向長度，且該寬度WSM 相對於該寬度WSU 或該寬度WSL 之比值係對應該中央部分602內縮(向內逐漸縮小)(相對於該頂部600或該底部604而言)之寬度。在特定應用中，該寬度WSM 可以代表該寬度WSU 及該寬度WSL 相對較小者，如下所示，WSM e×min(WSU ,WSL )，其中e係設定內縮寬度之下限且係小於或等於1。
該堆疊元件530a之形狀及尺寸係可控制，藉由適當的選擇及控制該開口400a之形狀及尺寸，該等連接元件218a,528a之形狀及尺寸，或者以上兩者之組合。更明確地，可視需要利用該頂部600之寬度WSU 及該底部604之寬度WSL 之比值來調整該頂部600及該底部604之相對尺寸，例如藉由選擇及控制該等連接元件218a及528a之相對尺寸。再者，可視需要調整該中央部分602內縮之寬度，例如藉由選擇及控制該開口400a之尺寸。更明確地，由於過量的內縮會導致破裂，減少內縮之寬度可提升該堆疊元件530a之結構強度，因此增進該等封裝結構200,502間電性連接之可靠度及效率。
根據圖6A之第一實施例，該寬度WSU 係大於該寬度WSL ，例如，使該連接元件528a大於該連接元件218a。更明確地，該寬度WSU 及該寬度WSL 之比例如下所示，WSU =fWSL ，其中f係為約1.05至約1.7之範圍內，例如約1.1至約1.6或約1.2至約1.5。此外，具有適當大小之該開口400a可容納較大尺寸之連接元件528a，且可控制內縮之寬度。更明確地，該寬度WSM 係可如下所示，WSM e×min(WSU ,WSL )=eWSL ，其中e係可為例如約0.8，約0.85，或約0.9。然而，在其他應用中，該寬度WSL 係可大於該寬度WSU ，例如，使該連接元件218a大於該連接元件528a，則該寬度WSL 及該寬度WSU 之比例如下所示，WSL =gWSU ，其中g係為約1.05至約1.7之範圍內，例如約1.1至約1.6或約1.2至約1.5。如果該寬度WSL 係大於該寬度WSU ，該寬度WSM 係可如下所示，WSM e×min(WSU ,WSL )=eWSU ，其中e係可為例如約0.8，約0.85，或約0.9。
根據圖6B之第二實施例，該寬度WSU 係大致相同該寬度WSL ，例如使該等連接元件218a及528a之尺寸相同。此外，具有適當大小之該開口400a可控制該內縮之寬度。更明確地，該寬度WSM 係可如下所示，WSM e×min(WSU ,WSL )=eWSU =eWSL 。如同該第一實施例，根據該第二實施例，e係可為例如約0.8，約0.85，或約0.9。
如同該第二實施例，根據圖6C第三實施例之該寬度WSU 係大致相同於該寬度WSL ，例如使該等連接元件218a及528a之尺寸相同。然而，相比之下，該內縮之寬度在該第三實施例更為明顯，因此，從提升結構強度及增進電性連接之可靠度及效率之角度而言，該第一實施例及該第二實施例是較為需要的。
圖6D顯示圖6A該第一實施例之一種變化，其中該寬度WSU 係大於該寬度WSL ，例如使該連接元件528a大於該連接元件218a。然而，相比之下，該中央部分602之內縮之寬度更為減少，且該堆疊元件530a之一橫向邊界係為錐狀，其係由上而下逐漸縮減。如圖6D所示，該堆疊元件530a之橫向邊界定義出一錐狀角度(Taper Angle)α，其中α係為約1°至約45°，例如約2°至約30°或約5°至約20°。然而，在其他應用中，該堆疊元件530a之橫向邊界可以錐狀，其係由上而下逐漸變寬。
圖6E顯示圖6B該第二實施例之一種變化，其中該寬度WSU 係大致相同於該寬度WSL ，例如使該等連接元件218a及528a之尺寸相同。然而，相比之下，該中央部分602之內縮之寬度更為減少，使得該寬度WSM 係大致相同於寬度WSU 及寬度WSL 。而且，該堆疊元件530a具有一約略為正交定位之橫向邊界，及一大致由上而下均一之橫向長度。如圖6E所示，相對於平均值，該堆疊元件530a之橫向長度顯示一不大於約20%之標準誤差，例如不大於約10%或不大於約5%。
圖7顯示本發明可堆疊式半導體封裝結構700之另一實施例之剖面示意圖。該封裝結構700可利用與上述圖2至圖4之封裝結構200之相似方式實施，因此，不再多加敘述。
參考圖7，該封裝結構700包括多個半導體元件(亦即，一半導體元件700)及一半導體元件702。該等半導體元件700其係鄰接於該基板單元202之上表面204。該半導體元件702係位於該半導體元件700上。在本實施例中，該等半導體元件700,702係為複數個半導體晶片，且以一適當的方式彼此固設，例如利用一晶片貼膜(Die Attach Film)或一黏膠。較佳地，該等半導體元件700,702堆疊於該封裝結構700可使該半導體元件在一預定佔據面積(Footprint Area)內具有較高之密度，超過堆疊多個半導體封裝結構且每一該半導體封裝結構只包括一半導體元件。如圖7所示，在本實施例中，具有二個半導體元件700,702，然而，在其他應用中，該封裝結構700係可具有額外之半導體元件，使該半導體元件具有較高之密度。
如圖7所示，該半導體元件700係透過一組導線704，利用打線方式電性連接至該基板單元202。該半導體元件702係透過一組導線706及一組導線708，利用打線方式電性連接至該基板單元202。該等導線708係透過該半導體元件700電性連接該半導體元件702至該基板單元202。該等導線704,706,708係由金、銅或其他適當的導電材料所形成。在特定應用中，該等導線704,706,708之至少一子集(Subset)，較佳地，係以銅製成，且以一適當的金屬(例如鈀(Palladium))包覆，以作為對抗氧化及其他環境狀況之保護。
圖8顯示本發明可堆疊式半導體封裝結構800之另一實施例之剖面示意圖。該封裝結構800可利用與上述圖2至圖4之該封裝結構200之相似方式實施，因此，不再多加敘述。
參考圖8，該封裝結構800包括一半導體元件800，其係為一半導體晶片，且鄰接於該基板單元202之上表面204。在本實施例中，該半導體元件800係透過一組導電凸塊802，利用覆晶方式電性連接至該基板單元202。該等導電凸塊802係以銲料、銅、鎳或其他適當的導電材料製成。在特定應用中，該等導電凸塊802之至少一子集(Subset)係形成為一多層凸塊結構，其包括一銅柱、一銲料層及一鎳障蔽層。該銅柱係鄰接該半導體元件800，該銲料層係鄰接該基板單元202，該鎳障蔽層係位於該銅柱及該銲料層之間以阻止擴散及銅的損失。關於上述多層凸塊結構之方面係描述於共同申請(Co-pending)及共同擁有(Co-owned)專利申請公開號碼US 2006/0094224，其說明書全部被列為本案之參考資料。如圖8所示，該半導體元件800利用一底膠804固設於該基板單元202，該底膠804係以一黏膠或其他適當的材料製成。然而，在其他應用中，該底膠804係可省略。再者，在其他應用中，該半導體元件800係可以其他方式電性連接至該基板單元202，例如打線方式。此外，如圖8所示，在本實施例中，只有一個半導體元件800，然而，在其他應用中，該封裝結構800係可具有額外之半導體元件，使該半導體元件在一預定佔據面積內具有較高之密度。
圖9A至圖9G顯示本發明可堆疊式半導體封裝結構及堆疊式半導體封裝結構之製造方法之一實施例。為了利於檢視，以下所述之製造方法，係參考圖2至圖4之封裝結構200及圖5至圖6C之裝置500。然而，在其他應用中，該製造方法可相似地用於形成其他可堆疊式半導體封裝結構及其他堆疊式半導體封裝結構裝置，例如圖7之封裝結構700及圖8之封裝結構800。
首先，參考圖9A，提供一基板900。為提升製造產率，該基板900包括多個基板單元，包括該基板單元202及一相鄰基板單元202'，藉此可確保該製造方法可以平行或接續實施。該基板900的一實施例可以是條狀，其中該等基板單元可以一維方式接續排列，或者該等基板單元可以二維方式陣列排列。為了利於檢視，以下製造方法主要係關於該基板單元202及其相關元件作描述，然而該製造方法可以相似地用於製造其他基板單元及其相關元件。
如圖9A所示，多個銲墊係鄰接於該基板900之上表面902及下表面904。更明確地，該等銲墊246a,246b,246c,246d係鄰接於該上表面902，該等銲墊248a,248b,248c,248d,248e係鄰接於該下表面904。在本實施例中，接著，該等導電凸塊係鄰接於相對應之該等銲墊246a,246b,246c,246d及該等銲墊248a,248b,248c,248d,248e，用以電性連接該等導電凸塊至該基板900之內部電性連接體(Electrical Interconnect)。該等銲墊246a,246b,246c,246d及該等銲墊248a,248b,248c,248d,248e可利用多種方法之一以形成，例如，微影蝕刻(Photolithography)、化學蝕刻、雷射剝蝕、雷射鑽孔或機械鑽孔，以形成複數個開口，且搭配電鍍該等開口。該電鍍係使用一金屬、一合金、一包括金屬或合金之混合物，或是其他適當的導電材料。圖9A中未示的是，然而，在其他應用中，在後續製程中，係可利用一膠帶固定該基板900之下表面904。該膠帶係可為一單面膠帶或一雙面膠帶。
提供該基板900後，形成一導電材料906於該基板900之上表面902及該等銲墊246a,246b,246c,246d上。該導電材料906包括一金屬、一合金、一包括金屬或合金之混合物，或是其他適當的導電材料。例如，該導電材料906係可包括一銲料，該銲料係可利用任一熔點介於約90℃至約450℃之合金形成。這類合金包括錫鉛合金，銅鋅合金，銅銀合金，錫銀銅合金，含鉍合金，含銦合金，及含銻合金。在其他例子中，該導電材料906係可包括由一金屬、一合金或一樹脂所形成之一固體核心，其中該固體核心係可以一銲料包覆。進一步，該導電材料906係可包括一導電膏，該導電膏係可利用任一具有可導電填充物之樹脂形成。適合的樹脂包括環氧樹脂及矽基樹脂，適合的填充物包括銀及碳。
在本實施例中，一分注器908係橫向設置於對應該基板900之位置，且係用於形成該導電材料906。更明確地，該分注器908係與該等銲墊246a,246b,246c,246d大致對齊，因此，使該導電材料906係可選擇性地形成於該等銲墊246a,246b,246c,246d上。如圖9A所示，在本實施例中，只有一個分注器908，然而，在其他應用中，係可使用多個分注器，以提升製造產率。再參考圖9A，該分注器908係為一植球工具，將該導電材料906形成大致具有球狀或接近球狀的導電銲球，然而，在其他應用中，該等導電銲球之形狀係可有所不同。
形成該導電材料906後，迴銲該導電材料906，例如藉由提高溫度至接近或超過該導電材料906之熔點。因重力及其他因素，該導電材料906朝該等銲墊246a,246b,246c,246d向下移動，如圖9B所示，因此增進與該等銲墊246a,246b,246c,246d間電性連接之可靠度及效率。該導電材料906經過充足迴銲後，該導電材料906係被硬化或固化，例如降低溫度至低於該導電材料906之熔點。該固化步驟形成該等導電凸塊，該等導電凸塊係鄰接於相對應之該等銲墊246a,246b,246c,246d之該等連接元件218a,218b,218c,218d。
接著，如圖9C所示，該半導體元件208係鄰接於該基板900之上表面902，且電性連接至該基板單元202。更明確地，該半導體元件208係透過一組導線212，利用打線方式電性連接至該基板單元202。然而，在其他應用中，該等連接元件218a,218b,218c,218d及該半導體元件208設置於該基板900上之製程順序係可改變。例如，該半導體元件208係可鄰接於該基板900上，接著，該導電材料906係可形成於該基板900上，以形成該等連接元件218a,218b,218c,218d。
參考圖9D，一封膠材料910係形成於該基板900之上表面902，以大致覆蓋或包覆該等連接元件218a,218b,218c,218d、該半導體元件208及該等導線212。更明確地，該封膠材料910係形成於該上表面902之整個表面，因此，提供較佳之結構強度且可避免或減少習知實施例中溢膠及汙染之問題。此外，藉由簡化封膠製程，可減少封膠製程之步驟，同時也降低製造成本。該封膠材料910包括，例如，一酚醛清漆基樹脂，一環氧樹脂，一矽基樹脂，或其他適當的包覆材。適當的填充物係包括，例如粉末狀的二氧化碳。該封膠材料910係可利用下列任一封膠技術形成，例如壓縮成形(Compression Molding)、射出成形(Injection Molding)及轉移成形(Transfer Molding)。形成該封膠材料910後，硬化或固化該封膠材料910，例如降低溫度至低於該封膠材料910之熔點，因而形成一封膠結構912。為確保在進行後續步驟時，該基板900位置正確，可於該封膠結構912上形成基準標記，例如利用雷射標記。或者，基準標記係可形成於該基板900邊緣。
接著，雷射剝蝕或鑽孔該封膠結構912之一上表面914。參考圖9E，利用一雷射916進行雷射剝蝕，其中係提供一雷射束或其他形成之光學能量，以移除部分該封膠結構912。更明確地，該雷射916係橫向設置且與每一連接元件218a,218b,218c或218d大致對齊，因此，該雷射束形成該等顯露相對應之該等連接元件218a,218b,218c,218d之凹部226a,226b,226c,226d。在進行雷射剝蝕，以形成該等凹部226a,226b,226c,226d時，該雷射916係可利用基準標記對齊，以確保該雷射916位置正確。
該雷射916係可以多種方式實施，例如，一綠光雷射、一紅外線雷射、一固態雷射或二氧化碳雷射。該雷射916係可為一脈衝雷射或一連續波雷射。適當的選擇及控制該雷射916之操作參數，得以控制該等凹部226a,226b,226c,226d之尺寸及形狀，以及該等開口400a,400b之尺寸及形成。在特定應用中，係可針對該封膠結構912之特定成份，選擇該雷射916之尖峰輸出波長，而在某些實施例中，該之尖峰輸出波長係可介於可見光範圍及紅外線範圍。此外，該雷射916之操作功率係可為約3W(Watts)至約20W，例如約3W至約15W或約3W至約10W。以脈衝雷射為例，一脈衝頻率及一脈波期間係為可適當選擇及控制之操控參數。如圖9E所示，在本實施例中，只有一個雷射916，然而，在其他應用中，係可使用多個雷射，以提升製造產率。然而，在其他應用中，係可利用其他適合的技術取代雷射剝蝕，例如，化學蝕刻或機械鑽孔。
進行雷射剝蝕後，裸露該等連接元件218a,218b,218c,218d之連接表面通常為粗糙表面，或是表面被殘留物汙染。在此實施例中，係可清理該等裸露之連接表面，使其光滑，例如，塗佈一含鹼溶液或其他鹼性溶液。
接著，如圖9F所示，對該封膠結構912之上表面914進行單體化。這種單體化係為正面單體化。然而，在其他應用中，係可對該基板900之下表面904進行單體化，係為背面單體化。參考圖9F，利用一刀具920進行正面單體化，以形成複數個切割道，包括一切割道922。更明確地，該等切割道向下延伸且及完全貫穿該基板900及該封膠結構912，因此，將該基板900及該封膠結構912分離成不連接的單元，包括該基板單元202及該封裝本體214。藉此，形成該封裝結構200。在進行正面單體化，以形成該等切割道時，該刀具920係可利用基準標記對齊，以確保該刀具920位置正確。
再參考圖9F，該等連接元件210a,210b,210c,210d,210e係鄰接於該基板單元202之下表面206。該等連接元件210a,210b,210c,210d,210e可利用與上述該等連接元件218a,218b,218c,218d之相似方式形成，例如，形成、迴銲及固化一導電材料，以形成複數個導電凸塊。該等連接元件210a,210b,210c,210d,210e係可於進行正面單體化之前或之後，設置於該基板單元202之下表面206。
接著，堆疊該封裝結構502，以形成該裝置500，如圖5及圖9G所示。更明確地，該封裝結構502係位於對應該封裝結構200之位置，使得該封裝結構502之該等連接元件528a,528b,528c,528d係與該封裝結構200之相對應之該等連接元件218a,218b,218c,218d大致對齊且相鄰。該等封裝結構200,502以上述方式設置後，該等連接元件218a,218b,218c,218d及該等連接元件528a,528b,528c,528d經過迴銲及固化，而產生冶金鍵結，以形成該等堆疊元件530a,530b,530c,530d。
圖10A及圖10B顯示本發明可堆疊式半導體封裝結構之製造方法之另一實施例。為了利於檢視，以下所述之製造方法，係參考圖7之封裝結構700。然而，在其他應用中，該製造方法係可以相似之方式進行，以形成其他可堆疊式半導體封裝結構，例如圖2至圖4之封裝結構200及圖8之封裝結構800。該製造方法可利用與上述圖9A至圖9G之相似方式實施，因此，不再多加敘述。
參考圖10A，該等半導體元件700,702係以堆疊方式鄰接於該基板900之上表面902，且透過該等導線704,706,708電性連接至該基板900。該封膠結構912覆蓋該等半導體元件700,702及該等導線704,706,708，且具有該等凹部226a,226b,226c,226d以顯露相對應之該等導電凸塊1018a,1018b,1018c,1018d。該等導電凸塊1018a,1018b,1018c,1018d係藉由形成一導電材料所形成，例如，迴銲且固化一銲料、一被一銲料包覆之固體核心或一導電膠。
形成該等凹部226a,226b,226c,226d後，例如，利用雷射剝蝕，一導電材料1006透過該等凹部226a,226b,226c,226d所定義出之開口形成於該等導電凸塊1018a,1018b,1018c,1018d之頂端。該導電材料1006包括一金屬、一合金、一包括金屬或合金之混合物，或是其他適當的導電材料，例如，該導電材料1006係可包括一銲料、一被一銲料包覆之固體核心或一導電膠。如圖10A所示，一分注器1008係橫向設置於對應該基板900之位置，且係為一植球工具，將該導電材料1006形成大致具有球狀或接近球狀的導電銲球1010a,1010b,1010c,1010d，然而，在其他應用中，該等導電銲球1010a,1010b,1010c,1010d之形狀係可有所不同。如圖10A所示，在本實施例中，只有一個分注器1008，然而，在其他應用中，係可使用多個分注器，以提升製造產率。
接著，該等導電銲球1010a,1010b,1010c,1010d及該等導電凸塊1018a,1018b,1018c,1018d經過迴銲及固化，而產生冶金鍵結，以形成該等連接元件218a,218b,218c,218d，如圖10B所示。如圖10A及圖10B所示，藉由形成該等連接元件218a,218b,218c,218d，可具有許多優勢。更明確地，在堆疊製程期間，一連接元件之高度HC ，例如，該連接元件218a，係可增進接觸面積，且與另一封裝結構之連接元件產生冶金鍵結。同時，該連接元件之寬度WC 係可控制且縮減，相較於設置單一且較大的導電銲球之實施例，係可以增高高度HC 。藉此，該連接元件具有已縮減之橫向長度，而佔據較少的可用面積，因此，減少相鄰連接元件間之距離，同時，增加該等連接元件之數量。
圖11A及圖11B顯示本發明可堆疊式半導體封裝結構之製造方法之另一實施例。為了利於檢視，以下所述之製造方法，係參考圖7之封裝結構700。然而，在其他應用中，該製造方法係可以相似之方式進行，以形成其他可堆疊式半導體封裝結構，例如圖2至圖4之封裝結構200及圖8之封裝結構800。該製造方法可利用與上述圖9A至圖10B之相似方式實施，因此，不再多加敘述。
參考圖11A，一網板印刷技術係用以形成該導電材料1006於該等導電凸塊1018a,1018b,1018c,1018d之頂端。更明確地，一分注器1108係橫向設置於對應一印刷模板1100之位置，該印刷模板1100包括複數個孔洞或複數個開口1102a,1102b,1102c,1102d。該印刷模板1100之開口1102a,1102b,1102c,1102d係與該封膠結構912之凹部226a,226b,226c,226d大致對齊，因此，使該導電材料1006係可作為一銲料膏，且選擇性地形成於該等導電凸塊1018a,1018b,1018c,1018d之頂端。如圖11A所示，在本實施例中，只有一個分注器1108，然而，在其他應用中，係可使用多個分注器，以提升製造產率。
接著，該銲料膏及該等導電凸塊1018a,1018b,1018c,1018d經過迴銲及固化，而產生冶金鍵結，以形成該等連接元件218a,218b,218c,218d，如圖11B所示。如同圖10A及圖10B之實施例，如圖11A及圖11B所示，藉由形成該等連接元件218a,218b,218c,218d，可具有許多優勢，包括在控制並減少該等連接元件218a,218b,218c,218d之寬度WC 的同時，增加該等連接元件218a,218b,218c,218d之高度HC 。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
100．．．習知堆疊式封裝結構
102．．．上封裝結構
104．．．下封裝結構
106．．．基板單元
108．．．半導體元件
110．．．封裝本體
112．．．基板單元
114．．．半導體元件
116．．．封裝本體
118．．．上表面
120．．．上表面
122．．．下表面
124a．．．銲球
124b．．．銲球
126a．．．銲球
126b．．．銲球
126c．．．銲球
126d．．．銲球
128．．．下表面
200．．．本發明可堆疊式半導體封裝結構
202．．．基板單元
202'．．．基板單元
204．．．上表面
206．．．下表面
208．．．半導體元件
210a．．．連接元件
210b．．．連接元件
210c．．．連接元件
210d．．．連接元件
210e．．．連接元件
212．．．導線
214．．．封裝本體
218a．．．連接元件
218b．．．連接元件
218c．．．連接元件
218d．．．連接元件
220．．．側面
222．．．側面
224．．．上表面
226a．．．凹部
226b．．．凹部
226c．．．凹部
226d．．．凹部
242．．．側面
244．．．側面
246a．．．銲墊
246b．．．銲墊
246c．．．銲墊
246d．．．銲墊
248a．．．銲墊
248b．．．銲墊
248c．．．銲墊
248d．．．銲墊
248e．．．銲墊
400a．．．開口
400b．．．開口
402．．．橫向牆
500．．．本發明堆疊式半導體封裝結構
502．．．半導體封裝結構
504．．．基板單元
506．．．上表面
508．．．下表面
510．．．側面
512．．．側面
514a．．．銲墊
514b．．．銲墊
514c．．．銲墊
514d．．．銲墊
516．．．半導體元件
518．．．導線
520．．．封裝本體
522．．．上表面
524．．．側面
526．．．側面
528a．．．連接元件
528b．．．連接元件
528c．．．連接元件
528d．．．連接元件
530a．．．堆疊元件
530b．．．堆疊元件
530c．．．堆疊元件
530d．．．堆疊元件
600．．．頂部
602．．．中央部分
604．．．底部
700．．．本發明可堆疊式半導體封裝結構
700．．．半導體元件
702．．．半導體元件
704．．．導線
706．．．導線
708．．．導線
800．．．本發明可堆疊式半導體封裝結構
800．．．半導體元件
802．．．導電凸塊
804．．．底膠
900．．．基板
902．．．上表面
904．．．下表面
906．．．導電材料
908．．．分注器
910．．．封膠材料
912．．．封膠結構
914．．．上表面
916．．．雷射
920．．．刀具
922．．．切割道
1006．．．導電材料
1008．．．分注器
1010a．．．導電銲球
1010b．．．導電銲球
1010c．．．導電銲球
1010d．．．導電銲球
1018a．．．導電凸塊
1018b．．．導電凸塊
1018c．．．導電凸塊
1018d．．．導電凸塊
1100．．．印刷模板
1102a．．．開口
1102b．．．開口
1102c．．．開口
1102d．．．開口
1108．．．分注器
圖1顯示習知堆疊式半導體封裝結構之剖面示意圖；
圖2顯示本發明可堆疊式半導體封裝結構之一實施例之立體示意圖；
圖3顯示圖2之封裝結構沿著線A-A之剖面示意圖；
圖4顯示圖2之局部放大剖面示意圖；
圖5顯示本發明堆疊式半導體封裝結構之一實施例之剖面示意圖，其中該堆疊式半導體封裝結構包括如圖2所示之可堆疊式半導體封裝結構；
圖6A至圖6E顯示圖5之局部放大剖面示意圖；
圖7顯示本發明可堆疊式半導體封裝結構之另一實施例之剖面示意圖；
圖8顯示本發明可堆疊式半導體封裝結構之另一實施例之剖面示意圖；
圖9A至圖9G顯示本發明如圖2所示之可堆疊式半導體封裝結構及如圖5所示之堆疊式半導體封裝結構之製造方法之一實施例之示意圖；
圖10A及圖10B顯示本發明如圖7所示之可堆疊式半導體封裝結構之製造方法之另一實施例之示意圖；及
圖11A及圖11B顯示本發明如圖7所示之可堆疊式半導體封裝結構之製造方法之另一實施例之示意圖。
200．．．本發明可堆疊式半導體封裝結構
202．．．基板單元
204．．．上表面
206．．．下表面
208．．．半導體元件
210a．．．連接元件
210b．．．連接元件
210c．．．連接元件
210d．．．連接元件
210e．．．連接元件
212．．．導線
214．．．封裝本體
218a．．．連接元件
218b．．．連接元件
218c．．．連接元件
218d．．．連接元件
220．．．側面
222．．．側面
224．．．上表面
226a．．．凹部
226b．．．凹部
226c．．．凹部
226d．．．凹部
242．．．側面
244．．．側面
246a．．．銲墊
246b．．．銲墊
246c．．．銲墊
246d．．．銲墊
248a．．．銲墊
248b．．．銲墊
248c．．．銲墊
248d．．．銲墊
248e．．．銲墊

Claims (24)

  1. 一種半導體製程，包括：提供一基板，該基板包括一上表面及複數個銲墊，該等銲墊係鄰接於該基板之上表面；形成一第一導電材料於該基板之上表面，以形成複數個第一導電凸塊，該等第一導電凸塊係鄰接於相對應之該等銲墊；形成一封膠材料於該基板之上表面，以形成一封膠結構，該封膠結構覆蓋該等第一導電凸塊，該封膠結構包括一上表面，該等第一導電凸塊之頂端係凹陷於該封膠結構之上表面之下；形成複數個鄰接於該封膠結構之上表面之開口，該等開口顯露該等第一導電凸塊之頂端，其中該第一導電凸塊具有一第一寬度，其對應該第一導電凸塊之一最大寬度；且對應該第一導電凸塊之開口具有一第二寬度，其鄰近該封膠之上表面，該第二寬度大於該第一寬度；及形成一第二導電材料於該等開口中，且於該第一導電凸塊之頂端上；其中，該等開口定義出該等第一導電凸塊之覆蓋部分及未覆蓋部分，至少一開口具有一中心深度及一周圍深度，該中心深度係對應該封膠結構之上表面及相對應之一第一導電凸塊之一頂端之間之一距離，該周圍深度係對應該封膠結構之上表面及相對應之該等第一導電凸塊之一覆蓋部分及一非覆蓋部分間之一邊界之間之一距 離，該周圍深度係大於該中心深度。
  2. 如請求項1之製程，其中形成該等開口之步驟係利用雷射剝蝕方法形成該等開口。
  3. 如請求項1之製程，其中形成該第二導電材料之步驟包括：設置複數個銲球於相對應之該等第一導電凸塊上；及迴銲該等銲球及該等第一導電凸塊，以形成複數個第二導電凸塊，其中，該等第二導電凸塊之頂端係凹陷於該封膠結構之上表面之下。
  4. 如請求項1之製程，其中形成該等第二導電材料之步驟包括：設置一銲料膏於該等第一導電凸塊上；及迴銲該銲料膏及該等第一導電凸塊，以形成複數個第二導電凸塊，其中，該等第二導電凸塊之頂端係凹陷於該封膠結構之上表面之下。
  5. 如請求項1之製程，其中該周圍深度DP 係大於該中心深度DC ，使得DP =cDC ，且c1.5。
  6. 如請求項5之製程，其中c係為1.5至4.5。
  7. 如請求項5之製程，其中該封膠結構具有一厚度HP ，相對應之該第二導電凸塊具有一寬度WC ，且HP DP 0.4WC 。
  8. 如請求項7之製程，其中至少一開口具有一寬度WU ，該 開口係鄰接於該封膠結構之上表面，且WU >WC 。
  9. 一種半導體製程，包括：提供一第一半導體封裝結構，其包括：一基板單元，包括一上表面；複數個第一連接元件，從該基板單元之上表面向上延伸，至少一第一連接元件具有一寬度WC ；一半導體元件，鄰接於該基板單元之上表面，且電性連接至該基板單元；及一封裝本體，鄰接於該基板單元之上表面且覆蓋該半導體元件，該封裝本體包括一上表面且定義出複數個開口，該等開口係鄰接於該封裝本體之上表面，該等第一連接元件之頂端係凹陷於該封裝本體之上表面之下，該等開口至少部分顯露相對應之該等第一連接元件；提供一第二半導體封裝結構，該第二半導體封裝結構包括一下表面及複數個第二連接元件，該等第二連接元件從該第二半導體封裝結構之下表面向下延伸；設置該第二半導體封裝結構於對應該第一半導體封裝結構之位置，使得該等第二連接元件係與相對應之該等第一連接元件相鄰；及合併相對應之該等第一連接元件及該等第二連接元件，以形成複數個堆疊元件，該等堆疊元件延伸通過相對應之該封裝本體之開口，且電性連接該第一半導體封裝結構及該第二半導體封裝結構； 其中至少一堆疊元件具有一第一寬度，其對應該至少一堆疊元件之一最大寬度；其中對應該至少一堆疊元件之開口具有一第二寬度，其鄰近該封裝本體之上表面，該第二寬度大於該第一寬度。
  10. 如請求項9之製程，其中至少一開口具有一寬度WU ，該開口係鄰接於該封裝結構之上表面，且WU >WC ，二個最鄰近之第一連接元件之間之一距離係對應一間距P，且PWU >WC 。
  11. 如請求項10之製程，其中該封裝本體之開口定義出該等第一連接元件之複數個覆蓋部分及複數個未覆蓋部分，至少一開口具有一寬度WL ，該開口與一相對應之第一連接元件之一覆蓋部分及一非覆蓋部分間之一邊界相鄰，該開口之寬度WU 係大於該開口之寬度WL ，使得WU =aWL ，且a係為1.1至1.7。
  12. 如請求項11之製程，其中WC WL 0.8WC 。
  13. 如請求項9之製程，其中至少一堆疊元件包括：一底部，鄰接於該基板單元之上表面，且該底部具有一寬度WSL ；及一頂部，鄰接於該第二半導體封裝結構之下表面，且該頂部具有一寬度WSU ，且WSU WSL 。
  14. 如請求項13之製程，其中該頂部之寬度WSU 係大於該底部之寬度WSL ，使得WSU =fWSL ，且f係為1.05至1.7。
  15. 如請求項13之製程，其中該頂部之寬度WSU 係大於該底 部之寬度WSL ，使得至少一堆疊元件之一橫向邊界定義出一錐狀角度α，且該錐狀角度α係為2度至30度。
  16. 如請求項15之製程，其中該錐狀角度α係為5度至20度。
  17. 如請求項9之製程，其中該堆疊元件之橫向長度顯示一標準誤差，該標準誤差不大於該堆疊元件之縱向長度之20%。
  18. 一種半導體製程，包括：提供一基板，該基板包括一上表面及複數個銲墊，該等銲墊係鄰接於該基板之上表面；形成複數個第一導電凸塊，該等第一導電凸塊係鄰接於相對應之該等銲墊；形成一封膠結構以覆蓋該等第一導電凸塊，該封膠結構包括一上表面，該等第一導電凸塊之頂端係位於該封膠結構之上表面之下；形成複數個鄰接於該封膠結構之上表面之開口，該等開口顯露該等第一導電凸塊之頂端；及形成一導電材料於該第一導電凸塊之頂端上以形成複數個第二導電凸塊，該等第二導電凸塊之頂端係位於該封膠結構之上表面之下，其中至少一凸塊具有一第一寬度，其對應該至少一凸塊之一最大寬度；且其中對應該至少一凸塊之開口具有一第二寬度，其鄰近該封膠之上表面，該第二寬度大於該第一寬度。
  19. 如請求項18之製程，其中形成該等開口之步驟係利用雷射剝蝕方法形成該等開口。
  20. 如請求項18之製程，其中形成該導電材料之步驟包括：設置該導電材料於該等開口中，且於該第一導電凸塊上；及迴銲該導電材料及該等第一導電凸塊，以形成複數個第二導電凸塊。
  21. 一種堆疊式封裝結構，包括：一第一半導體封裝結構，包括：一基板單元，包括一上表面；一半導體元件，鄰接於該基板單元之上表面，且電性連接至該基板單元；及一封裝本體，鄰接於該基板單元之上表面且覆蓋該半導體元件，該封裝本體包括一上表面且定義出複數個開口，該等開口係鄰接於該封裝本體之上表面；一第二半導體封裝結構，鄰接於該封裝本體之上表面，該第二半導體封裝結構包括一下表面；及複數個堆疊元件，垂直延伸通過相對應之該封裝本體之開口，且電性連接該第一半導體封裝結構及該第二半導體封裝結構，至少一堆疊元件對應一對熔接之導電凸塊，且具有一橫向長度，該橫向長度大致上與該堆疊元件之一縱向長度一致；其中該至少一堆疊元件具有一第一寬度，其對應該至少一堆疊元件之一最大寬度；其中對應該至少一堆疊元件之開口具有一第二寬度，其鄰近該封裝本體之上表面，該第二寬度大於該 第一寬度。
  22. 如請求項21之封裝結構，其中該堆疊元件之橫向長度顯示一標準誤差，該標準誤差不大於該堆疊元件之縱向長度之20%。
  23. 如請求項21之封裝結構，其中至少一堆疊元件包括：一頂部，鄰接於該第二半導體封裝結構之下表面，且該頂部具有一寬度WSU ；一底部，該封裝本體覆蓋至少部分該底部，且該底部具有一寬度WSL ；及一中央部分，位於該頂部及該底部之間，該中央部分具有一寬度WSM ，該中央部分之寬度WSM 係大於或等於該頂部之寬度WSU 或該底部之寬度WSL 其中較小值之0.8倍。
  24. 如請求項23之封裝結構，其中該底部係鄰接於該基板單元之上表面，至少部分該頂部係位於相對應之開口內，且係與該封裝本體隔開。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622147B (zh) * 2016-12-12 2018-04-21 南亞科技股份有限公司 半導體封裝
US10256173B2 (en) 2016-02-22 2019-04-09 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9966350B2 (en) 2011-06-06 2018-05-08 Maxim Integrated Products, Inc. Wafer-level package device
US9209163B2 (en) * 2011-08-19 2015-12-08 Marvell World Trade Ltd. Package-on-package structures
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
CN103367298B (zh) * 2012-04-09 2016-04-20 颀邦科技股份有限公司 半导体封装结构及其封装方法
DE102012109922B4 (de) 2012-04-16 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-Package-Struktur und Verfahren zur Herstellung derselben
US9219030B2 (en) 2012-04-16 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package on package structures and methods for forming the same
US8928134B2 (en) 2012-12-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package bonding structure and method for forming the same
KR102170197B1 (ko) * 2013-02-11 2020-10-27 마벨 월드 트레이드 리미티드 패키지 온 패키지 구조들
US9412723B2 (en) 2013-03-14 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structures and methods for forming the same
CN110233142A (zh) * 2013-03-14 2019-09-13 台湾积体电路制造股份有限公司 叠层封装结构及其形成方法
CN104979314A (zh) * 2014-04-09 2015-10-14 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
KR102503892B1 (ko) * 2015-12-31 2023-02-28 삼성전자주식회사 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
US10236260B2 (en) * 2016-06-30 2019-03-19 Nxp Usa, Inc. Shielded package with integrated antenna
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) * 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001963A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 볼 그리드 어레이 패키지의 실장방법
US6787392B2 (en) * 2002-09-09 2004-09-07 Semiconductor Components Industries, L.L.C. Structure and method of direct chip attach
US20080017968A1 (en) * 2006-07-18 2008-01-24 Samsung Electronics Co., Ltd. Stack type semiconductor package and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
US20080128890A1 (en) * 2006-11-30 2008-06-05 Advanced Semiconductor Engineering, Inc. Chip package and fabricating process thereof
CN100524741C (zh) * 2006-12-08 2009-08-05 日月光半导体制造股份有限公司 堆叠式封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001963A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 볼 그리드 어레이 패키지의 실장방법
US6787392B2 (en) * 2002-09-09 2004-09-07 Semiconductor Components Industries, L.L.C. Structure and method of direct chip attach
US20080017968A1 (en) * 2006-07-18 2008-01-24 Samsung Electronics Co., Ltd. Stack type semiconductor package and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256173B2 (en) 2016-02-22 2019-04-09 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
TWI622147B (zh) * 2016-12-12 2018-04-21 南亞科技股份有限公司 半導體封裝

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