CN101958261B - 半导体工艺及可堆栈式半导体封装结构 - Google Patents

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Abstract

本发明关于一种半导体工艺，其包括以下步骤：(1)形成一第一导电材料于一基板的一上表面，以形成数个第一导电凸块；(2)电性连接一半导体组件至该基板的上表面；(3)形成一封胶材料，以形成一封胶结构，该封胶结构覆盖这些第一导电凸块及该半导体组件，这些第一导电凸块的顶端凹陷于该封胶结构的一上表面之下；(4)形成数个邻接于该封胶结构的上表面的开口，这些开口显露这些第一导电凸块的顶端；(5)形成一第二导电材料于这些开口中，以形成数个第二导电凸块；及(6)形成数条切割狭缝，这些切割狭缝延伸通过该封胶结构及该基板。

Description

半导体工艺及可堆栈式半导体封装结构
技术领域
本发明关于一种半导体封装结构，详言之，关于一种可堆栈式半导体封装结构。 
背景技术
电子产品变得越来越复杂，例如至少要求电子产品的一部分增强功能及具有较小尺寸。虽然增强功能及具有较小尺寸所带来的好处是明确的，然而实现这些好处会产生一些问题。特别是，电子产品通常需要在有限的空间内容设高密度的半导体组件。举例而言，移动电话、个人数字助理、便携式计算机及其它便携式消费产品内用以容置的处理器、内存、及其它主动组件或被动组件的可用空间内受到限制。相关地，被封装的半导体组件通常可勉强提供抵抗环境条件的保护及提供输入及输出的电性连接。将半导体组件封装于半导体组件封装结构中，会占用电子产品中额外的有价值的空间。因此，减少半导体组件封装结构所占用的占据面积(Footprint Area)成为极为强烈的趋势。关于该议题一种的方法为将一半导体组件封装结构堆栈于另一半导体组件封装结构上，以形成一堆栈式封装结构组成，该堆栈式封装结构有时会以PoP(package-on-package)结构组成呈现。 
图1显示一已知堆栈式封装结构100的示意图，其中一上封装结构102位于一下封装结构104之上，且电性连接至该下封装结构104。该上封装结构102包括一基板单元106及一半导体组件108，该上封装结构102位于该基板单元106的上表面118。该上封装结构102更包括一封装本体110，其覆盖该半导体组件108。相似地，该下封装结构104包括一基板单元112、一半导体组件114及一封装本体116。该半导体组件114设置于该基板单元112的上表面120，该封装本体116覆盖该半导体组件114。参考图1，该封装本体116的横向长度小于该基板单元112的横向长度，使得该上表面120的周围部分保持裸露。数个焊球延伸地设置于该周围部分及该基板单元106 的下表面122之间，这些焊球包括焊球124a、124b，这些焊球124a、124b一开始为该上封装结构102的一部分，且在堆栈工艺期间经过回焊以电性连接该上封装结构102至该下封装结构104。如图1所示，该下封装结构104更包括数个焊球126a、126b、126c、126d，这些焊球126a、126b、126c、126d从该基板单元112的下表面128延伸，且提供该装置100的输入及输出的电性连接。 
虽然高密度的这些半导体组件108及114可设置在一预定的占据面积(Footprint Area)内，该装置100仍具有多个缺点。特言之，这些相对较大且横跨一距离于该上封装结构102及该下封装结构104间的焊球，例如这些焊球124a、124b，其占用了该基板单元112的上表面120的有价值的空间，因此不但阻碍了减少这些焊球间距离的能力，而且阻碍了增加这些焊球数量的能力。并且，当在回焊期间，这些焊球124a、124b可能无法有效地黏附于该下封装结构104的基板单元112，制造该装置100时可能遭遇到不想要的低堆栈良率。因封模材料可能容易溢流至该上表面120的周围部分且污染该上表面120的周围部分，上述不适当的黏附会因形成该封装本体116的封模工艺而更加恶化。此外，因该封装本体116的横向长度的缩减，该装置100会有弯折或翘曲的倾向，如此会在这些焊球124a、124b上产生足够的应力，导致连结失败。 
因此，有必要提供一种可堆栈式半导体组件封装结构以及相关的堆栈式封装结构组成及制造方法，以解决上述问题。 
发明内容
本发明提供一种半导体工艺，其包括以下步骤：(1)提供一基板，该基板包括一上表面及数个焊垫，这些焊垫邻接于该基板的上表面；(2)形成一第一导电材料于该基板的上表面，以形成数个第一导电凸块，这些第一导电凸块邻接于相对应的这些焊垫；(3)电性连接一半导体组件至该基板的上表面；(4)形成一封胶材料于该基板的上表面，以形成一封胶结构，该封胶结构覆盖这些第一导电凸块及该半导体组件，该封胶结构包括一上表面，这些第一导电凸块的顶端凹陷于该封胶结构的上表面之下；(5)形成数个邻接于该封胶结构的上表面的开口，这些开口显露这些第一导电凸块的顶端；(6)形成一第二导电材料于这些开口中，且于该第一导电凸块的顶端上，以形成数个第二导电凸块；及(7)形成数条切割狭缝，这些切割狭缝延 伸通过该封胶结构及该基板。 
本发明更提供一种半导体工艺，其包括以下步骤：(1)提供一第一半导体封装结构，其包括：(a)一基板单元，包括一上表面；(b)数个第一连接组件，从该基板单元的上表面向上延伸，至少一第一连接组件具有一宽度WC；(c)一半导体组件，邻接于该基板单元的上表面，且电性连接至该基板单元；及(d)一封装本体，邻接于该基板单元的上表面且覆盖该半导体组件，该封装本体包括一上表面且定义出数个开口，这些开口邻接于该封装本体的上表面，这些第一连接组件的顶端凹陷于该封装本体的上表面之下，这些开口至少部分显露相对应的这些第一连接组件，至少一开口具有一宽度WU，该开口邻接于该封装结构的上表面，且WU＞WC；(2)提供一第二半导体封装结构，该第二半导体封装结构包括一下表面及数个第二连接组件，这些第二连接组件从该第二半导体封装结构的下表面向下延伸；(3)设置该第二半导体封装结构于对应该第一半导体封装结构的位置，使得这些第二连接组件与相对应的这些第一连接组件相邻；及(4)合并相对应的这些第一连接组件及这些第二连接组件，以形成数个堆栈组件，这些堆栈组件延伸通过相对应的该封装本体的开口，且电性连接该第一半导体封装结构及该第二半导体封装结构。 
本发明再提供一种堆栈式封装结构。该堆栈式封装结构包括：(1)一第一半导体封装结构，包括：(a)一基板单元，包括一上表面；(b)一半导体组件，邻接于该基板单元的上表面，且电性连接至该基板单元；及(c)一封装本体，邻接于该基板单元的上表面且覆盖该半导体组件，该封装本体包括一上表面且定义出数个开口，这些开口邻接于该封装本体的上表面；(2)一第二半导体封装结构，邻接于该封装本体的上表面，该第二半导体封装结构包括一下表面；及(3)数个堆栈组件，垂直延伸通过相对应的该封装本体的开口，且电性连接该第一半导体封装结构及该第二半导体封装结构，至少一堆栈组件对应一对熔接的导电凸块，且具有一横向长度，该横向长度大致上与该堆栈组件的一纵向长度一致。 
关于本发明的其它方面及实施例也被预期及考虑的。上述的摘要及以下的详细说明不限定本发明以为任何特定的实施例所揭示，其仅描述本发明的一些实施例而已。 
附图说明
图1显示已知堆栈式半导体封装结构的剖面示意图； 
图2显示本发明可堆栈式半导体封装结构的一实施例的立体示意图； 
图3显示图2的封装结构沿着线A-A的剖面示意图； 
图4显示图2的局部放大剖面示意图； 
图5显示本发明堆栈式半导体封装结构的一实施例的剖面示意图，其中该堆栈式半导体封装结构包括如图2所示的可堆栈式半导体封装结构； 
图6A至图6E显示图5的局部放大剖面示意图； 
图7显示本发明可堆栈式半导体封装结构的另一实施例的剖面示意图； 
图8显示本发明可堆栈式半导体封装结构的另一实施例的剖面示意图； 
图9A至图9G显示本发明如图2所示的可堆栈式半导体封装结构及如图5所示的堆栈式半导体封装结构的制造方法的一实施例的示意图； 
图10A及图10B显示本发明如图7所示的可堆栈式半导体封装结构的制造方法的另一实施例的示意图；及 
图11A及图11B显示本发明如图7所示的可堆栈式半导体封装结构的制造方法的另一实施例的示意图。 
具体实施方式
以下名词定义为应用于说明本发明的实施例，这些名词定义详述如下。 
在本说明书中，用语「邻接」(adjacent)可参考为接近(near)或毗连(adjoining)。邻接组件可被设置与其它组件分开或实际上与其它组件直接接触。于某些情况中，邻接组件可被连接至其它组件或与其它组件一体成型。 
在本说明书中，相对用语，例如「内」(inner)、「内部」(interior)、「外」(outer)、「外部」(exterior)、「顶部」(top)、「底部」(bottom)、「上」(upper)、「向上」(upwardly)、「下」(lower)、「向下」(downwardly)、「垂直」(vertical)、「垂直地」(vertically)、「横向」(lateral)、「横向地」(laterally)、「之上」(above)及「之下」(below)可参考为一组组件相对于其它组件的方向，例如依据图式的方向，但是在制造或使用这些组件时不需要一特定方向。 
在本说明书中，用语「连接」(″connect″、″connected″、″connecting″及″connection″)可参考为操作上的耦合(Coupling)或连接(Linking)。已连接的组件可直接地耦合至其它组件，或可非直接地耦合至其它组件，例如，经由另一组件组。 
在本说明书中，用语「电性导电的」(electrically conductive)、「电性导电性」(electrical conductivity)可参考为传送一电流的能力。电性导电的材料典型地对应于可少量或无阻力地通过一电流的某些材料。电性导电性的测量单位为姆欧/米(Siemens per meter，S·m-1)。典型地，一电性导电性材料的导电性大于104姆欧/米，例如至少约105姆欧/米或至少约106姆欧/米。电性导电性有时会依温度而改变，除非特别叙述，材料的导电性定义于在室温下。 
参考图2及图3，显示本发明可堆栈式半导体封装结构200的一实施例，其中，图2为该封装结构200的立体示意图，图3为该封装结构200沿着图2的线A-A的剖面示意图。在本实施例中，该封装结构200的侧边大致为平面，且具有一大致上正交的定位，以定义出环绕该封装结构200周边的侧面轮廓。然而，在其它应用中，该封装结构200的侧面轮廓，一般而言，可为多种形状，例如曲线，包括阶梯状，或是粗糙表面。 
参考图2及图3，该封装结构200包括一基板单元202，该基板单元202包括一上表面204、一下表面206及数个侧面，这些侧面包括侧面242，244，其邻接于该基板单元202的侧边，且延伸至该上表面204及该下表面206之间。在本实施例中，这些侧面242，244大致为平面，且分别与该上表面204或该下表面206形成一大致上正交的角度，然而，其它应用中，这些侧面242，244的形状及定位可有所不同。在特定应用中，该基板单元202的厚度(亦即，该基板单元202的上表面204及下表面206之间的垂直距离)可为约0.1mm至约2mm(公厘)，例如约0.2mm至约1.5mm或约0.4mm至约0.6mm。 
该基板单元202可以多种方法形成，且具有内部电性连接体(Electrical Interconnect)，以提供该基板单元202的上表面204及下表面206之间的电性通路。如图3所示，该基板单元202包括数个焊垫246a，246b，246c，246d及数个焊垫248a，248b，248c，248d，248e。这些焊垫246a，246b，246c，246d邻接于该上表面204的周围部分，且这些焊垫248a，248b，248c，248d，248e邻接于该下表面206。在本实施例中， 利用这些焊垫246a，246b，246c，246d及这些焊垫248a，248b，248c，248d，248e作为焊球垫，以供焊球附着于其上，然而，在其它应用中，其应用方式可不同于图3所示。这些焊垫246a，246b，246c，246d以列状分布于该基板单元202的侧边，而这些焊垫248a，248b，248c，248d，248e以数组形式分布。然而，在其它应用中，这些焊垫246a，246b，246c，246d及这些焊垫248a，248b，248c，248d，248e的分布方式可有所不同。这些焊垫246a，246b，246c，246d及这些焊垫248a，248b，248c，248d，248e透过该基板单元202的内部电性连接体(Electrical Interconnect)相互电性连接，例如一组导电层及一组介电层。这些导电层透过数个内部导电孔彼此电性连接，且可将一以适当树脂制成的芯层夹在中间，例如由双马来亚酰胺(Bismaleimide)及三氮六环(Triazine)所制成的芯层，或者，由环氧树脂(Epoxy)及聚苯醚(Oolyphenylene Oxide)所制成的芯层。例如，该基板单元202可包括一大致为板状的芯层，该芯层被一组导电层夹住，这些导电层位于该芯层的一上表面，而有另一组导电层位于该芯层的一下表面。然而，在其它应用中，一防焊层可位于该基板单元202的上表面204及下表面206的其一或两者。 
如图3所示，该封装结构200更包括数个连接组件218a，218b，218c，218d，这些连接组件218a，218b，218c，218d邻接于该上表面204的周围部分。这些连接组件218a，218b，218c，218d电性连接至且从相对应的这些焊垫246a，246b，246c，246d向上延伸，且以列状分布于该基板单元202的侧边。如下所述，这些连接组件218a，218b，218c，218d提供该封装结构200及其它具有一堆栈式半导体封装结构的封装结构之间的电性通路。在本实施例中，这些连接组件218a，218b，218c，218d用以作为导电焊球，更明确地，这些导电焊球依照以下所述的制造方法经过回焊以形成数个导电凸块。这些连接组件218a，218b，218c，218d由一金属、一合金、一包括金属或合金的混合物，或是其它适当的导电材料制成。如图3所示，每一连接组件218a，218b，218c或218d的尺寸依照每一连接组件218a，218b，218c或218d的高度HC(亦即，每一连接组件218a，218b，218c或218d的最大纵向长度)及每一连接组件218a，218b，218c或218d的宽度WC(亦即，每一连接组件218a，218b，218c或218d的最大横向长度)而决定。在特定应用中，每一连接组件218a，218b，218c或218d的高度HC为约50μm(微米)至约450μm，例如约100μm至约400μm或约150μm至约350μm，且每一 连接组件218a，218b，218c或218d的宽度WC为约100μm至约500μm，例如约150μm至约450μm或约200μm至约400μm。在其它应用中，可增加每一连接组件218a，218b，218c或218d的高度HC，以利堆栈工艺及改善堆栈良率，且可为约200μm至约600μm，例如约250μm至约550μm或从300μm至约500μm。 
参考图3，该封装结构200更包括一半导体组件208及连接组件210a，210b，210c，210d，210e。该半导体组件208邻接于该基板单元202的上表面204，且这些连接组件210a，210b，210c，210d，210e邻接于该基板单元202的下表面206。在本实施例中，该半导体组件208为一半导体芯片，例如一处理器或一内存。该半导体组件208透过一组导线212打线方式电性连接至该基板单元202，这些导线212利用金、铜或其它适当的导电材料制成。在特定应用中，这些导线212的至少一子集(Subset)，较佳地，以铜制成，而相较于金，铜具有较佳导电性及较低成本，使得这些导线212可缩小直径。这些导线212可以一适当的金属包覆，例如钯(Palladium)，以作为对抗氧化及其它环境状况的保护。这些连接组件210a，210b，210c，210d，210e提供该封装结构200的输入及输出的电性连接，同时，电性连接至且从相对应的这些焊垫248a，248b，248c，248d，248e向下延伸。在本实施例中，这些连接组件210a，210b，210c，210d，210e用以作为这些导电焊球，更明确地，这些导电焊球依照以下所述的制造方法经过回焊以形成数个导电凸块。这些连接组件210a，210b，210c，210d，210e由一金属、一合金、一包括金属或合金的混合物，或是其它适当的导电材料制成。这些连接组件210a，210b，210c，210d，210e的至少一子集(Subset)透过该基板单元202的内部电性连接体(Electrical Interconnect)电性连接至该半导体组件208，且至少一相同或不同的连接组件210a，210b，210c，210d，210e的子集透过该基板单元202的内部电性连接体(electrical interconnect)电性连接至这些连接组件218a，218b，218c，218d。如图3所示，在本实施例中，只有一个半导体组件208，然而，在其它应用中，可具有额外的半导体组件，且这些半导体组件，一般而言，可为任何主动组件、被动组件或是包括主动组件及被动组件的组合物。 
参考图2及图3，该封装结构200更包括一封装本体214，该封装本体214邻接于该基板单元202的上表面204。该封装本体214与该基板单元202连结，且大致覆盖或包覆该半导体组件208及这些导线212，以提升结构强度，同时也提供对抗氧化、潮 湿及其它环境状况的保护。较佳地，该封装本体214延伸至该基板单元202的侧边，且沿着该上表面204的周围部分，部分覆盖或包覆这些连接组件218a，218b，218c，218d，以提供较佳的结构强度且减少弯折或翘曲的情况。 
该封装本体214以一封胶材料制成，且包括一上表面224及数个侧面，这些侧面包括侧面220，222，其邻接于该封装本体214的侧边。在本实施例中，该上表面224大致为平面，且与该基板单元202的上表面204或下表面206大致平行。因此，该封装本体214的厚度HP(亦即，该封装本体214的上表面224及该基板单元202的上表面204之间的垂直距离)在该基板单元202的上表面204大致相同，因此，使该封装本体214可均匀覆盖该上表面204，以提升结构强度。然而，在其它应用中，该上表面224可为曲线，包括阶梯状，或是粗糙表面。在特定应用中，该封装本体214的厚度HP为约100μm至约600μm，例如约150μm至约550μm或约200μm至约500μm。然而，在其它应用中，可增加该封装本体214的厚度HP以容纳多个半导体组件互相堆栈，且厚度HP可为约200μm至约700μm，例如约250μm至约650μm或约300μm至约600μm。数个凹部位于该上表面224的周围部分，且从该上表面224向下延伸，这些凹部包括凹部226a，226b，226c，226d，其定义出数个孔洞或数个开口于相对应的这些连接组件218a，218b，218c，218d。这些开口至少部分显露这些连接组件218a，218b，218c，218d，用以堆栈另一封装结构于该封装结构200之上。如同这些连接组件218a，218b，218c，218d，这些开口以列状分布，其中每一列大致沿着一矩形或一方形图案的四边分布。如图2及图3所示，在本实施例中，具有二列开口，然而，在其它应用中，可具有更多或更少列开口，且这些开口，一般而言，可以任何一维或二维的图案分布。 
参考图2及图3，该封装本体214的侧面220，222大致为平面，且分别与该基板单元202的上表面204或下表面206形成一大致上正交的定位，然而，在其它应用中，这些侧面220，222可为曲线，包括阶梯状，或是粗糙表面。同时，这些侧面220，222分别与该基板单元202的侧面242，244大致对齐或共平面。因此，这些侧面220，222与这些侧面242，244相连，且定义出该封装结构200具有直角的侧面轮廓。更明确地，因为这些侧面220，222分别与该基板单元202的侧面242，244大致对齐或共平面，使得该封装本体214的横向长度大致对应该基板单元202的横向长度，因此，使该封装 本体214可均匀覆盖该上表面204，以提升结构强度。然而，在其它应用中，在提供足够的结构强度，且这些连接组件218a，218b，218c，218d至少被部分显露的情况下，这些侧面220，222的形状及与这些侧面242，244大致对齐或共平面的特征可不同于图2及图3所示。 
图4显示图2及图3中部分该封装结构200的放大剖面示意图。更明确地，图4为该封装本体214及这些连接组件218a，218b的特定实施例，其中该封装结构200的其它细节被省略，以利于检视。 
如图4所示，该封装本体214具有这些凹部226a，226b，且定义出数个开口400a，400b，以显露这些连接组件218a，218b的连接表面Sa，Sb。在本实施例中，每一开口400a或400b的尺寸依照该开口400a或400b的宽度及深度而决定。经由适当的选择及控制这些开口400a，400b的形状及尺寸，或这些连接组件218a，218b的形状及尺寸，甚至以上两者，可具有许多优势。更明确地，经由显露这些连接表面Sa，Sb，当堆栈该另一封装结构于该封装结构200之上时，这些连接组件218a，218b，在功效上，可作为一预先形成的焊料，以改善与该另一封装结构的接着湿润。此外，具有较大面积的这些连接表面Sa，Sb能增进电性连接的可靠度及效率，因此改善堆栈良率。在堆栈工艺期间，该封装本体214具有向这些连接组件218a，218b方向膨胀且施加压力的趋势，若该趋势未完全解除，膨胀的压力将挤压部分这些连接组件218a，218b，且使其形成融熔态，而沿垂直方向远离这些焊垫246a，246b。具有适当大小的这些开口400a，400b可显露这些连接表面Sa，Sb，且减少这些连接组件218a，218b及该封装本体214的接触面积，因此解除膨胀的压力，否则会导致连结失败。此外，在堆栈工艺期间，这些开口400a，400b可容纳另一封装结构的连接组件，且可避免或减少一导电材料溢出的情况，因此，使这些堆栈组件之间距缩小。 
在本实施例中，一开口，例如该开口400a或400b，为圆锥形或圆漏斗形，其大致呈圆形的截面具有一宽度，该宽度沿垂直方向改变。更明确地，一开口的一横向边界，由该凹部226a或226b所定义，朝一相对应的连接组件的方向逐渐缩减，例如该连接组件218a或218b，且接触该连接组件以定义出未覆盖部分(该连接组件的顶部)及覆盖部分(该连接组件的底部)间的一边界。然而，在其它应用中，一开口的形状，一般而言，可为多种形状。例如，一开口可具有另一种逐渐缩减的形状，例 如椭圆锥形、方锥形或长方锥形，或者，该开口可具有非逐渐缩减的形状，例如圆柱形、椭圆柱形、一方柱形或一长方柱形，甚至，该开口可具有其它规则或不规则形状。然而，在其它应用中，一开口的一横向边界，由该凹部226a或226b所定义，可形成凸状、凹状或粗糙表面。 
在特定应用中，每一开口400a或400b的上宽度WU(亦即，与该开口400a或400b的顶端及该封装本体214的上表面224相邻的一横向长度)可为约250μm至约650μm，例如约300μm至约600μm或约350μm至约550μm，及每一开口400a或400b的下宽度WL(亦即，与该开口400a或400b的一底端及一相对应连接组件218a或218b的覆盖部分及未覆盖部分间的边界相邻的一横向长度)可为约90μm至约500μm，例如约135μm至约450μm或约180μm至约400μm。如果该开口400a或400b具有一个不一致的剖面形状，则该上宽度WU或该下宽度WL可对应至，例如，沿着直角方向的平均横向长度。同时，每一开口400a或400b的上宽度WU大于该开口400a或400b的下宽度WL，且该上宽度WU及该下宽度WL的比例对应至逐渐缩小的范围，如下所示，WU＝aWL，其中a为约1.1至约1.7，例如约1.2至约1.6或约1.3至约1.5。或者，该上宽度WU及该下宽度WL可被表示为相对于一相对应的连接组件218a或218b的宽度WC的关系如下所示，WU＞WC且WC≥WL≥bWC，其中b设定该下宽度WL的下限，且可为，例如，约0.8，约0.85，或约0.9。在特定应用中，该上宽度WU的上限如下所示，P≥WU＞WC，其中P对应至最接近相邻连接组件(例如这些连接组件218a，218b)之中央间的一距离，其中该距离有时可参考为一连接组件间距。在特定应用中，该连接组件间距P为约300μm至约800μm，例如约350μm至约650μm或约400μm至约600μm。经由上述方式，设定该上宽度WU的上限，这些开口400a，400b可具有足够的尺寸，以保持一横向墙402位于这些连接组件218a，218b间，以及数个横向墙于其它连接组件之间。在堆栈工艺期间，横向墙402可用以做为一屏蔽以避免或减少一导电材料溢出的情况，因此，使这些堆栈组件之间距缩小。 
再参考图4，一连接组件，例如该连接组件218a或218b，的尺寸由该封装本体214的厚度HP而决定，使得该连接组件的顶端凹陷于该封装本体214的上表面224之下，亦即，该连接组件的高度HC小于该封装本体214的厚度HP。然而，在其它应用中，一连接组件的一顶端可与该上表面224大致对齐或共平面或可凸出于该上表面 224。如图4所示，一开口，例如该开口400a或400b，具有一深度，该深度沿横向改变，或者沿着以该开口中央为中心的放射状方向改变。在本实施例中，每一开口400a或400b之中心深度DC(亦即，该封装本体214的上表面224及一相对应的连接组件218a或218b的顶端之间的垂直距离)对应该开口400a或400b的最小深度，同时，每一开口400a或400b位于底端旁的周围深度DP(亦即，该封装本体214的上表面224及一相对应的连接组件218a或218b的覆盖部分及未覆盖部分间的一边界之间的垂直距离)对应该开口400a或400b的最大深度。在特定应用中，每一开口400a或400b之中心深度DC为约20μm至约400μm，例如约20μm至约180μm，约50μm至约150μm，或约80μm至约120μm，且每一开口400a或400b的周围深度DP为约100μm至约500μm，例如约150μm至约450μm或约200μm至约400μm。更明确地，每一开口400a或400b的周围深度DP可大于该开口400a或400b之中心深度DC，该周围深度DP及该中心深度DC的比例如下所示，DP＝cDC，其中c≥1.5，且可为约1.5至约4.5，例如约2至约4或约2.5至约3.5。或者，该周围深度DP相对于该封装本体214的厚度HP及一相对应的连接组件218a或218b的宽度WC的关系如下所示，HP≥DP≥dWC，其中d设定该周围深度DP的下限，且可为，例如，约0.4，约0.45，或约0.5。 
图5显示本发明堆栈式半导体封装结构500的一实施例的剖面示意图。更明确地，图5显示利用图2至图4的封装结构200所形成的装置500的特定实施例。 
如图5所示，该装置500包括一半导体封装结构502，其相当于一上封装结构，该上封装结构电性连接且位于该封装结构200之上，该封装结构200相当于一下封装结构。在本实施例中，该封装结构502以一球状栅格数组(ball grid array，BGA)封装结构实现，在其它应用中，可考虑许多其它封装结构型式，包括一平面栅格数组(land grid array，LGA)封装结构，一方形扁平无引线(quad flat no-lead，QFN)封装结构，一先进方形扁平无引线(advanced QFN，aQFN)封装结构，及其它型式的BGA封装结构，例如一窗式BGA封装结构。如图5所示，在本实施例中，具有二个堆栈式半导体封装结构200，502，然而，在其它应用中，可具有额外的半导体封装结构。该封装结构502可利用与上述该封装结构200的相似方式实施，因此，不再多加叙述。 
参考图5，该封装结构502包括一基板单元504，该基板单元504包括一上表面506、一下表面508及数个侧面，这些侧面包括侧面510，512，其邻接于该基板单元 504的侧边，且延伸至该上表面506及该下表面508之间。该基板单元504更包括数个焊垫514a，514b，514c，514d邻接于该下表面508。在本实施例中，利用这些焊垫514a，514b，514c，514d作为焊球垫，且以列状分布，然而，在其它应用中，这些焊垫514a，514b，514c，514d的应用及分布可以不同于图5。 
该封装结构502更包括一半导体组件516，其为一半导体芯片，邻接于该基板单元504的上表面506。在本实施例中，该半导体组件516透过一组导线518，利用打线方式电性连接至该基板单元504，然而，在其它应用中，该半导体组件516可以其它方式电性连接至该基板单元504，例如覆晶方式。如图所示，在本实施例中，该封装结构502只有一个半导体组件516，然而，在其它应用中，可具有额外的半导体组件。 
一封装本体520邻接于该基板单元504的上表面506，且大致覆盖或包覆该半导体组件516及这些导线518，以提升结构强度，同时提供对抗环境情况的保护。该封装本体520包括一上表面522及数个侧面，这些侧面包括侧面524，526，其邻接于该封装本体520的侧边。在本实施例中，这些侧面524，526分别与该基板单元504的侧面510，512大致对齐或共平面。因此，这些侧面524，526与这些侧面510，512相连，且定义出该封装结构502具有直角的侧面轮廓。参考图5，该封装结构502的横向长度大致对应该封装结构200的横向长度，然而，在其它应用中，该封装结构502相较于该封装结构200可具有一较大或一较小的横向长度。此外，该封装结构502的厚度T(亦即，该封装本体520的上表面522及该基板单元504的下表面508之间的垂直距离)大致对应该封装结构200的厚度，然而，在其它应用中，该封装结构502相对于该封装结构200可具有一较大或一较小的厚度。 
参考图5，该封装结构502更包括数个连接组件528a，528b，528c，528d邻接于该基板单元504的下表面508。这些连接组件528a，528b，528c，528d提供该封装结构502的输入及输出的电性连接，并电性连接至相对应的这些焊垫514a，514b，514c，514d，且向下延伸。在本实施例中，这些连接组件528a，528b，528c，528d用以作为这些导电焊球，更明确地，这些导电焊球经过回焊以形成数个导电凸块。如同这些连接组件218a，218b，218c，218d，这些连接组件528a，528b，528c，528d以列状分布，其中每一列大致沿着一矩形或一方形图案的四边分布。 
在堆栈工艺期间，该封装结构502的连接组件528a，528b，528c，528d经过回焊，且与该封装结构200的连接组件218a，218b，218c，218d产生冶金键结。更明确地，这些连接组件528a，528b，528c，528d与相对应的这些连接组件218a，218b，218c，218d熔接或合并，以形成数个堆栈组件530a，530b，530c，530d，以提供这些封装结构200，502间的电性通路。如图5所示，每一堆栈组件，例如该堆栈组件530a，延伸且跨越这些封装结构200，502间的距离，例如，对应该封装结构200的焊垫246a及该封装结构502的焊垫514a之间的垂直距离。这些堆栈组件530a，530b，530c，530d隔开这些封装结构200，502，使这些封装结构200，502被一大致均匀之间隔G隔开，该间隔G对应该封装结构502的下表面508及该封装结构200的上表面224之间的垂直距离。在特定应用中，该间隔G可为约10μm至约110μm，例如约10μm至约100μm，约20μm至约80μm，或约30μm至约70μm。适当的选择及控制这些连接组件528a，528b，528c，528d的尺寸及这些连接组件218a，218b，218c，218d的尺寸，使该间隔G可改变，而且在某些实施例中，可缩减该间隔G，因此，该封装结构502的下表面508接触该封装结构200的上表面224。 
如图5所示，经由堆栈这些封装结构200，502，可具有许多优势。更明确地，由于其包括一对连接组件，例如这些连接组件218a，528a，以跨越这些封装结构200，502间的距离，每一该对连接组件相对于已知实施例具有较小的尺寸，因该已知实施例利用一单一且较大的焊球来跨越该距离。而且，一最终堆栈组件，例如该堆栈组件530a，可具有一缩减少的横向长度且占有较小的有价值的区域。因而，不但可减少相邻堆栈组件间的距离而且可以增加堆栈组件的总数目。在本实施例中，相邻堆栈组件间的距离依照一堆栈组件之间距P′而决定，其对应最相邻堆栈组件(例如这些堆栈组件530a，530b)之中心之间的距离。在特定应用中，该堆栈组件之间距P′大致上对应该连接组件之间距P，其如同之前关于图4。经由适当的选择及控制这些连接组件528a，528b，528c，528d的过大尺寸及这些连接组件218a，218b，218c，218d的尺寸，该堆栈组件之间距P′可被减少(相对于一已知实施例而言)。而且在某些实施例中，该堆栈组件之间距P′(及该连接组件之间距P)可为约300μm至约800μm，例如约300μm至约500μm或约300μm至约400μm。 
特定的堆栈组件的外观可参考图6A至图6E，其显示图5的装置500的局部放大 的剖面示意图。更明确地，图6A至图6E显示该开口400a及该堆栈组件530a的特定实施例，其中该装置500的其它细节被省略，以利于检视。 
如图6A至图6E所示，该堆栈组件530a为一加长结构的方面，且更明确地，其如同这些连接组件218a，528a融化或融合后的导电柱。在特定应用中，该堆栈组件530a为哑铃的形状，且包括一顶部600及一底部604，其大于一位于该顶部600及该底部604间之中央部分602。然而，在其它应用中，该堆栈组件530a的形状，一般而言，可为多种形状。该顶部600大致对应该连接组件528a，或由该连接组件528a所形成。该底部604大致对应该连接组件218a，或由该连接组件218a所形成。该中央部分602大致对应这些连接组件218a，528a间的接口，或由这些连接组件218a，528a间的接口所形成。如图6A至图6E所示，该底部604的一横向边界大致被该封装本体214所覆盖或包覆，且该顶部600的一横向边界的至少一部份位于该开口400a内且与该封装本体214间隔一间距，以保持裸露。然而，在其它应用中，该顶部600及该底部604的覆盖可依不同方面而改变。 
参考图6A至图6E，该堆栈组件530a的尺寸依照其高度HS(亦即，该堆栈组件530a的纵向长度)、该顶部600的宽度WSU(亦即，该顶部600的最大横向长度)、该底部604的宽度WSL(亦即，该底部604的最大横向长度)及该中央部分602的宽度WSM(亦即，该中央部分602的最大横向长度)而决定。可以体认的是，该堆栈组件530a的高度HS大致对应该封装本体214的厚度HP及该封装结构200与该封装结构502间之间隔G的总合，其如同之前关于图3至图5的叙述。而且，如图6A至图6E所示，该堆栈组件530a凸出于该封装本体214的上表面224一长度，该长度对应该间隔G。再者，该底部604的宽度WSL大致对应该连接组件218a的宽度WC，其如同之前关于图3至图4的叙述。此外，该中央部分602的宽度WSM对应该堆栈组件530a的最小横向长度，且该宽度WSM相对于该宽度WSU或该宽度WSL的比值对应该中央部分602内缩(向内逐渐缩小)(相对于该顶部600或该底部604而言)的宽度。在特定应用中，该宽度WSM可以代表该宽度WSU及该宽度WSL相对较小者，如下所示，WSM≥e×min(WSU，WSL)，其中e设定内缩宽度的下限且小于或等于1。 
该堆栈组件530a的形状及尺寸可控制，经由适当的选择及控制该开口400a的形状及尺寸，这些连接组件218a，528a的形状及尺寸，或者以上两者的组合。更明 确地，可视需要利用该顶部600的宽度WSU及该底部604的宽度WSL的比值来调整该顶部600及该底部604的相对尺寸，例如经由选择及控制这些连接组件218a及528a的相对尺寸。再者，可视需要调整该中央部分602内缩的宽度，例如经由选择及控制该开口400a的尺寸。更明确地，由于过量的内缩会导致破裂，减少内缩的宽度可提升该堆栈组件530a的结构强度，因此增进这些封装结构200，502间电性连接的可靠度及效率。 
根据图6A的第一实施例，该宽度WSU大于该宽度WSL，例如，使该连接组件528a大于该连接组件218a。更明确地，该宽度WSU及该宽度WSL的比例如下所示，WSU＝fWSL，其中f为约1.05至约1.7的范围内，例如约1.1至约1.6或约1.2至约1.5。此外，具有适当大小的该开口400a可容纳较大尺寸的连接组件528a，且可控制内缩的宽度。更明确地，该宽度WSM可如下所示，WSM≥e×min(WSU，WSL)＝eWSL，其中e可为例如约0.8，约0.85，或约0.9。然而，在其它应用中，该宽度WSL可大于该宽度WSU，例如，使该连接组件218a大于该连接组件528a，则该宽度WSL及该宽度WSU的比例如下所示，WSL＝gWSU，其中g为约1.05至约1.7的范围内，例如约1.1至约1.6或约1.2至约1.5。如果该宽度WSL大于该宽度WSU，该宽度WSM可如下所示，WSM≥e×min(WSU，WSL)＝eWSU，其中e可为例如约0.8，约0.85，或约0.9。 
根据图6B的第二实施例，该宽度WSU大致相同于该宽度WSL，例如使这些连接组件218a及528a的尺寸相同。此外，具有适当大小的该开口400a可控制该内缩的宽度。更明确地，该宽度WSM可如下所示，WSM≥e×min(WSU，WSL)＝eWSU＝eWSL。如同该第一实施例，根据该第二实施例，e可为例如约0.8，约0.85，或约0.9。 
如同该第二实施例，根据图6C第三实施例的该宽度WSU大致相同于该宽度WSL，例如使这些连接组件218a及528a的尺寸相同。然而，相比之下，该内缩的宽度在该第三实施例更为明显，因此，从提升结构强度及增进电性连接的可靠度及效率的角度而言，该第一实施例及该第二实施例是较为需要的。 
图6D显示图6A该第一实施例的一种变化，其中该宽度WSU大于该宽度WSL，例如使该连接组件528a大于该连接组件218a。然而，相比之下，该中央部分602的内缩的宽度更为减少，且该堆栈组件530a的一横向边界为锥状，其由上而下逐渐缩减。如图6D所示，该堆栈组件530a的横向边界定义出一锥状角度(Taper Angle)α， 其中α为约1°至约45°，例如约2°至约30°或约5°至约20°。然而，在其它应用中，该堆栈组件530a的横向边界可以锥状，其由上而下逐渐变宽。 
图6E显示图6B该第二实施例的一种变化，其中该宽度WSU大致相同于该宽度WSL，例如使这些连接组件218a及528a的尺寸相同。然而，相比之下，该中央部分602的内缩的宽度更为减少，使得该宽度WSM大致相同于宽度WSU及宽度WSL。而且，该堆栈组件530a具有一约略为正交定位的横向边界，及一大致由上而下均一的横向长度。如图6E所示，相对于平均值，该堆栈组件530a的横向长度显示一不大于约20％的标准误差，例如不大于约10％或不大于约5％。 
图7显示本发明可堆栈式半导体封装结构700的另一实施例的剖面示意图。该封装结构700可利用与上述图2至图4的封装结构200的相似方式实施，因此，不再多加叙述。 
参考图7，该封装结构700包括多个半导体组件(亦即，一半导体组件700)及一半导体组件702。这些半导体组件700其邻接于该基板单元202的上表面204。该半导体组件702位于该半导体组件700上。在本实施例中，这些半导体组件700，702为数个半导体芯片，且以一适当的方式彼此固设，例如利用一芯片贴膜(Die Attach Film)或一黏胶。较佳地，这些半导体组件700，702堆栈于该封装结构700可使该半导体组件在一预定占据面积(Footprint Area)内具有较高的密度，超过堆栈多个半导体封装结构且每一该半导体封装结构只包括一半导体组件。如图7所示，在本实施例中，具有二个半导体组件700，702，然而，在其它应用中，该封装结构700可具有额外的半导体组件，使该半导体组件具有较高的密度。 
如图7所示，该半导体组件700透过一组导线704，利用打线方式电性连接至该基板单元202。该半导体组件702透过一组导线706及一组导线708，利用打线方式电性连接至该基板单元202。这些导线708透过该半导体组件700电性连接该半导体组件702至该基板单元202。这些导线704，706，708由金、铜或其它适当的导电材料所形成。在特定应用中，这些导线704，706，708的至少一子集(Subset)，较佳地，以铜制成，且以一适当的金属(例如钯(Palladium))包覆，以作为对抗氧化及其它环境状况的保护。 
图8显示本发明可堆栈式半导体封装结构800的另一实施例的剖面示意图。该 封装结构800可利用与上述图2至图4的该封装结构200的相似方式实施，因此，不再多加叙述。 
参考图8，该封装结构800包括一半导体组件800，其为一半导体芯片，且邻接于该基板单元202的上表面204。在本实施例中，该半导体组件800透过一组导电凸块802，利用覆晶方式电性连接至该基板单元202。这些导电凸块802以焊料、铜、镍或其它适当的导电材料制成。在特定应用中，这些导电凸块802的至少一子集(Subset)形成为一多层凸块结构，其包括一铜柱、一焊料层及一镍障蔽层。该铜柱邻接该半导体组件800，该焊料层邻接该基板单元202，该镍障蔽层位于该铜柱及该焊料层之间以阻止扩散及铜的损失。关于上述多层凸块结构的方面描述于共同申请(Co-pending)及共同拥有(Co-owned)专利申请公开号码US 2006/0094224，其说明书全部被列为本案的参考数据。如图8所示，该半导体组件800利用一底胶804固设于该基板单元202，该底胶804以一黏胶或其它适当的材料制成。然而，在其它应用中，该底胶804可省略。再者，在其它应用中，该半导体组件800可以其它方式电性连接至该基板单元202，例如打线方式。此外，如图8所示，在本实施例中，只有一个半导体组件800，然而，在其它应用中，该封装结构800可具有额外的半导体组件，使该半导体组件在一预定占据面积内具有较高的密度。 
图9A至图9G显示本发明可堆栈式半导体封装结构及堆栈式半导体封装结构的制造方法的一实施例。为了利于检视，以下所述的制造方法，参考图2至图4的封装结构200及图5至图6C的装置500。然而，在其它应用中，该制造方法可相似地用于形成其它可堆栈式半导体封装结构及其它堆栈式半导体封装结构装置，例如图7的封装结构700及图8的封装结构800。 
首先，参考图9A，提供一基板900。为提升制造产率，该基板900包括多个基板单元，包括该基板单元202及一相邻基板单元202′，藉此可确保该制造方法可以平行或接续实施。该基板900的一实施例可以是条状，其中这些基板单元可以一维方式接续排列，或者这些基板单元可以二维方式数组排列。为了利于检视，以下制造方法主要关于该基板单元202及其相关组件作描述，然而该制造方法可以相似地用于制造其它基板单元及其相关组件。 
如图9A所示，多个焊垫邻接于该基板900的上表面902及下表面904。更明确地， 这些焊垫246a，246b，246c，246d邻接于该上表面902，这些焊垫248a，248b，248c，248d，248e邻接于该下表面904。在本实施例中，接着，这些导电凸块邻接于相对应的这些焊垫246a，246b，246c，246d及这些焊垫248a，248b，248c，248d，248e，用以电性连接这些导电凸块至该基板900的内部电性连接体(Electrical Interconnect)。这些焊垫246a，246b，246c，246d及这些焊垫248a，248b，248c，248d，248e可利用多种方法之一以形成，例如，微影蚀刻(Photolithography)、化学蚀刻、激光剥蚀、激光钻孔或机械钻孔，以形成数个开口，且搭配电镀这些开口。该电镀使用一金属、一合金、一包括金属或合金的混合物，或是其它适当的导电材料。图9A中未示的是，然而，在其它应用中，在后续工艺中，可利用一胶带固定该基板900的下表面904。该胶带可为一单面胶带或一双面胶带。 
提供该基板900后，形成一导电材料906于该基板900的上表面902及这些焊垫246a，246b，246c，246d上。该导电材料906包括一金属、一合金、一包括金属或合金的混合物，或是其它适当的导电材料。例如，该导电材料906可包括一焊料，该焊料可利用任一熔点介于约90℃至约450℃的合金形成。这类合金包括锡铅合金，铜锌合金，铜银合金，锡银铜合金，含铋合金，含铟合金，及含锑合金。在其它例子中，该导电材料906可包括由一金属、一合金或一树脂所形成的一固体核心，其中该固体核心可以一焊料包覆。进一步，该导电材料906可包括一导电膏，该导电膏可利用任一具有可导电填充物的树脂形成。适合的树脂包括环氧树脂及硅基树脂，适合的填充物包括银及碳。 
在本实施例中，一分注器908横向设置于对应该基板900的位置，且用于形成该导电材料906。更明确地，该分注器908与这些焊垫246a，246b，246c，246d大致对齐，因此，使该导电材料906可选择性地形成于这些焊垫246a，246b，246c，246d上。如图9A所示，在本实施例中，只有一个分注器908，然而，在其它应用中，可使用多个分注器，以提升制造产率。再参考图9A，该分注器908为一植球工具，将该导电材料906形成大致具有球状或接近球状的导电焊球，然而，在其它应用中，这些导电焊球的形状可有所不同。 
形成该导电材料906后，回焊该导电材料906，例如经由提高温度至接近或超过该导电材料906的熔点。因重力及其它因素，该导电材料906朝这些焊垫246a， 246b，246c，246d向下移动，如图9B所示，因此增进与这些焊垫246a，246b，246c，246d间电性连接的可靠度及效率。该导电材料906经过充足回焊后，该导电材料906被硬化或固化，例如降低温度至低于该导电材料906的熔点。该固化步骤形成这些导电凸块，这些导电凸块邻接于相对应的这些焊垫246a，246b，246c，246d的这些连接组件218a，218b，218c，218d。 
接着，如图9C所示，该半导体组件208邻接于该基板900的上表面902，且电性连接至该基板单元202。更明确地，该半导体组件208透过一组导线212，利用打线方式电性连接至该基板单元202。然而，在其它应用中，这些连接组件218a，218b，218c，218d及该半导体组件208设置于该基板900上的工艺顺序可改变。例如，该半导体组件208可邻接于该基板900上，接着，该导电材料906可形成于该基板900上，以形成这些连接组件218a，218b，218c，218d。 
参考图9D，一封胶材料910形成于该基板900的上表面902，以大致覆盖或包覆这些连接组件218a，218b，218c，218d、该半导体组件208及这些导线212。更明确地，该封胶材料910形成于该上表面902的整个表面，因此，提供较佳的结构强度且可避免或减少已知实施例中溢胶及污染的问题。此外，经由简化封胶工艺，可减少封胶工艺的步骤，同时也降低制造成本。该封胶材料910包括，例如，一酚醛清漆基树脂，一环氧树脂，一硅基树脂，或其它适当的包覆材。适当的填充物包括，例如粉末状的二氧化碳。该封胶材料910可利用下列任一封胶技术形成，例如压缩成形(Compression Molding)、射出成形(Injection Molding)及转移成形(Transfer Molding)。形成该封胶材料910后，硬化或固化该封胶材料910，例如降低温度至低于该封胶材料910的熔点，因而形成一封胶结构912。为确保在进行后续步骤时，该基板900位置正确，可于该封胶结构912上形成基准标记，例如利用激光标记。或者，基准标记可形成于该基板900边缘。 
接着，激光剥蚀或钻孔该封胶结构912的一上表面914。参考图9E，利用一激光916进行激光剥蚀，其中提供一激光束或其它形成的光学能量，以移除部分该封胶结构912。更明确地，该激光916横向设置且与每一连接组件218a，218b，218c或218d大致对齐，因此，该激光束形成这些显露相对应的这些连接组件218a，218b，218c，218d的凹部226a，226b，226c，226d。在进行激光剥蚀，以形成这些凹部226a， 226b，226c，226d时，该激光916可利用基准标记对齐，以确保该激光916位置正确。 
该激光916可以多种方式实施，例如，一绿光激光、一红外线激光、一固态激光或二氧化碳激光。该激光916可为一脉冲激光或一连续波激光。适当的选择及控制该激光916的操作参数，得以控制这些凹部226a，226b，226c，226d的尺寸及形状，以及这些开口400a，400b的尺寸及形成。在特定应用中，可针对该封胶结构912的特定成份，选择该激光916的尖峰输出波长，而在某些实施例中，该尖峰输出波长可介于可见光范围及红外线范围。此外，该激光916的操作功率可为约3W(Watts)至约20W，例如约3W至约15W或约3W至约10W。以脉冲激光为例，一脉冲频率及一脉波期间为可适当选择及控制的操控参数。如图9E所示，在本实施例中，只有一个激光916，然而，在其它应用中，可使用多个激光，以提升制造产率。然而，在其它应用中，可利用其它适合的技术取代激光剥蚀，例如，化学蚀刻或机械钻孔。 
进行激光剥蚀后，裸露这些连接组件218a，218b，218c，218d的连接表面通常为粗糙表面，或是表面被残留物污染。在此实施例中，可清理这些裸露的连接表面，使其光滑，例如，涂布一含碱溶液或其它碱性溶液。 
接着，如图9F所示，对该封胶结构912的上表面914进行单体化。这种单体化为正面单体化。然而，在其它应用中，可对该基板900的下表面904进行单体化，为背面单体化。参考图9F，利用一刀具920进行正面单体化，以形成数个切割道，包括一切割道922。更明确地，这些切割道向下延伸且及完全贯穿该基板900及该封胶结构912，因此，将该基板900及该封胶结构912分离成不连接的单元，包括该基板单元202及该封装本体214。藉此，形成该封装结构200。在进行正面单体化，以形成这些切割道时，该刀具920可利用基准标记对齐，以确保该刀具920位置正确。 
再参考图9F，这些连接组件210a，210b，210c，210d，210e邻接于该基板单元202的下表面206。这些连接组件210a，210b，210c，210d，210e可利用与上述这些连接组件218a，218b，218c，218d的相似方式形成，例如，形成、回焊及固化一导电材料，以形成数个导电凸块。这些连接组件210a，210b，210c，210d，210e可于进行正面单体化之前或之后，设置于该基板单元202的下表面206。 
接着，堆栈该封装结构502，以形成该装置500，如图5及图9G所示。更明确地，该封装结构502位于对应该封装结构200的位置，使得该封装结构502的这些连接组 件528a，528b，528c，528d与该封装结构200的相对应的这些连接组件218a，218b，218c，218d大致对齐且相邻。这些封装结构200，502以上述方式设置后，这些连接组件218a，218b，218c，218d及这些连接组件528a，528b，528c，528d经过回焊及固化，而产生冶金键结，以形成这些堆栈组件530a，530b，530c，530d。 
图10A及图10B显示本发明可堆栈式半导体封装结构的制造方法的另一实施例。为了利于检视，以下所述的制造方法，参考图7的封装结构700。然而，在其它应用中，该制造方法可以相似的方式进行，以形成其它可堆栈式半导体封装结构，例如图2至图4的封装结构200及图8的封装结构800。该制造方法可利用与上述图9A至图9G的相似方式实施，因此，不再多加叙述。 
参考图10A，这些半导体组件700，702以堆栈方式邻接于该基板900的上表面902，且透过这些导线704，706，708电性连接至该基板900。该封胶结构912覆盖这些半导体组件700，702及这些导线704，706，708，且具有这些凹部226a，226b，226c，226d以显露相对应的这些导电凸块1018a，1018b，1018c，1018d。这些导电凸块1018a，1018b，1018c，1018d经由形成一导电材料所形成，例如，回焊且固化一焊料、一被一焊料包覆的固体核心或一导电胶。 
形成这些凹部226a，226b，226c，226d后，例如，利用激光剥蚀，一导电材料1006透过这些凹部226a，226b，226c，226d所定义出的开口形成于这些导电凸块1018a，1018b，1018c，1018d的顶端。该导电材料1006包括一金属、一合金、一包括金属或合金的混合物，或是其它适当的导电材料，例如，该导电材料1006可包括一焊料、一被一焊料包覆的固体核心或一导电胶。如图10A所示，一分注器1008横向设置于对应该基板900的位置，且为一植球工具，将该导电材料1006形成大致具有球状或接近球状的导电焊球1010a，1010b，1010c，1010d，然而，在其它应用中，这些导电焊球1010a，1010b，1010c，1010d的形状可有所不同。如图10A所示，在本实施例中，只有一个分注器1008，然而，在其它应用中，可使用多个分注器，以提升制造产率。 
接着，这些导电焊球1010a，1010b，1010c，1010d及这些导电凸块1018a，1018b，1018c，1018d经过回焊及固化，而产生冶金键结，以形成这些连接组件218a，218b，218c，218d，如图10B所示。如图10A及图10B所示，经由形成这些连接组件218a，218b，218c，218d，可具有许多优势。更明确地，在堆栈工艺期间，一连接组件的高 度HC，例如，该连接组件218a，可增进接触面积，且与另一封装结构的连接组件产生冶金键结。同时，该连接组件的宽度WC可控制且缩减，相较于设置单一且较大的导电焊球的实施例，可以增高高度HC。藉此，该连接组件具有已缩减的横向长度，而占据较少的可用面积，因此，减少相邻连接组件间的距离，同时，增加这些连接组件的数量。 
图11A及图11B显示本发明可堆栈式半导体封装结构的制造方法的另一实施例。为了利于检视，以下所述的制造方法，参考图7的封装结构700。然而，在其它应用中，该制造方法可以相似的方式进行，以形成其它可堆栈式半导体封装结构，例如图2至图4的封装结构200及图8的封装结构800。该制造方法可利用与上述图9A至图10B的相似方式实施，因此，不再多加叙述。 
参考图11A，一网板印刷技术用以形成该导电材料1006于这些导电凸块1018a，1018b，1018c，1018d的顶端。更明确地，一分注器1108横向设置于对应一印刷模板1100的位置，该印刷模板1100包括数个孔洞或数个开口1102a，1102b，1102c，1102d。该印刷模板1100的开口1102a，1102b，1102c，1102d与该封胶结构912的凹部226a，226b，226c，226d大致对齐，因此，使该导电材料1006可作为一焊料膏，且选择性地形成于这些导电凸块1018a，1018b，1018c，1018d的顶端。如图11A所示，在本实施例中，只有一个分注器1108，然而，在其它应用中，可使用多个分注器，以提升制造产率。 
接着，该焊料膏及这些导电凸块1018a，1018b，1018c，1018d经过回焊及固化，而产生冶金键结，以形成这些连接组件218a，218b，218c，218d，如图11B所示。如同图10A及图10B的实施例，如图11A及图11B所示，经由形成这些连接组件218a，218b，218c，218d，可具有许多优势，包括在控制并减少这些连接组件218a，218b，218c，218d的宽度WC的同时，增加这些连接组件218a，218b，218c，218d的高度HC。 
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。 

Claims (18)

1.一种半导体工艺，包括：
提供一基板，该基板包括一上表面及数个焊垫，这些焊垫邻接于该基板的上表面；
形成一第一导电材料于该基板的上表面，以形成数个第一导电凸块，这些第一导电凸块邻接于相对应的这些焊垫；
电性连接一半导体组件至该基板的上表面；
形成一封胶材料于该基板的上表面，以形成一封胶结构，该封胶结构覆盖这些第一导电凸块及该半导体组件，该封胶结构包括一上表面，这些第一导电凸块的顶端凹陷于该封胶结构的上表面之下；
形成数个邻接于该封胶结构的上表面的开口，这些开口显露这些第一导电凸块的顶端；
形成一第二导电材料于这些开口中，且于该第一导电凸块的顶端上，以形成数个第二导电凸块；及
形成数条切割狭缝，这些切割狭缝延伸通过该封胶结构及该基板；
其中这些开口定义出这些第一导电凸块的覆盖部分及未覆盖部分，至少一开口具有一中心深度及一周围深度，该中心深度对应该封胶结构的上表面及相对应的一第一导电凸块的一顶端之间的一距离，该周围深度对应该封胶结构的上表面及相对应的该第一导电凸块的一覆盖部分及一非覆盖部分间的一边界之间的一距离，该周围深度大于该中心深度。
2.如权利要求1的工艺，其中形成这些开口的步骤利用激光剥蚀方法形成这些开口。
3.如权利要求1的工艺，其中形成该第二导电材料的步骤包括：
设置数个焊球于相对应的这些第一导电凸块上；及
回焊这些焊球及这些第一导电凸块，以形成这些第二导电凸块，
其中，这些第二导电凸块的顶端凹陷于该封胶结构的上表面之下。
4.如权利要求1的工艺，其中形成这些第二导电材料的步骤包括：
设置一焊料膏于这些第一导电凸块上；及
回焊该焊料膏及这些第一导电凸块，以形成这些第二导电凸块，
其中，这些第二导电凸块的顶端凹陷于该封胶结构的上表面之下。
5.如权利要求1的工艺，其中该周围深度DP大于该中心深度DC，使得DP＝cDC，且c≥1.5。
6.如权利要求5的工艺，其中c为1.5至4.5。
7.如权利要求5的工艺，其中该封胶结构具有一厚度HP，相对应的该第二导电凸块具有一宽度WC，且HP≥DP≥0.4WC。
8.如权利要求7的工艺，其中至少一开口具有一宽度WU，该开口邻接于该封胶结构的上表面，且WU＞WC。
9.一种半导体工艺，包括：
提供一第一半导体封装结构，其包括：
一基板单元，包括一上表面；
数个第一连接组件，从该基板单元的上表面向上延伸，至少一第一连接组件具有一宽度WC；
一半导体组件，邻接于该基板单元的上表面，且电性连接至该基板单元；及
一封装本体，邻接于该基板单元的上表面且覆盖该半导体组件，该封装本体包括一上表面且定义出数个开口，这些开口邻接于该封装本体的上表面，这些第一连接组件的顶端凹陷于该封装本体的上表面之下，这些开口至少部分显露相对应的这些第一连接组件，至少一开口具有一宽度WU，该开口邻接于该第一半导体封装结构的上表面，且WU＞WC，其中该封装本体的开口定义出这些第一连接组件的数个覆盖部分及数个未覆盖部分，至少一开口具有一宽度WL，该开口与一相对应的第一连接组件的一覆盖部分及一非覆盖部分间的一边界相邻，该开口的宽度WU大于该开口的宽度WL，使得WU＝aWL，且a为1.1至1.7；
提供一第二半导体封装结构，该第二半导体封装结构包括一下表面及数个第二连接组件，这些第二连接组件从该第二半导体封装结构的下表面向下延伸；
设置该第二半导体封装结构于对应该第一半导体封装结构的位置，使得这些第二连接组件与相对应的这些第一连接组件相邻；及
合并相对应的这些第一连接组件及这些第二连接组件，以形成数个堆栈组件，这些堆栈组件延伸通过相对应的该封装本体的开口，且电性连接该第一半导体封装结构及该第二半导体封装结构。
10.如权利要求9的工艺，其中二个最邻近的第一连接组件之间的一距离对应一间距P，且P≥WU＞WC。
11.如权利要求10的工艺，其中WC≥WL≥0.8WC。
12.如权利要求9的工艺，其中至少一堆栈组件包括：
一底部，邻接于该基板单元的上表面，且该底部具有一宽度WSL；及
一顶部，邻接于该第二半导体封装结构的下表面，且该顶部具有一宽度WSU，且WSU≥WSL。
13.如权利要求12的工艺，其中该顶部的宽度WSU大于该底部的宽度WSL，使得WSU＝fWSL，且f为1.05至1.7。
14.如权利要求12的工艺，其中该顶部的宽度WSU大于该底部的宽度WSL，使得至少一堆栈组件的一横向边界的顶部与底部间定义出一锥状角度α，且该锥状角度α为2度至30度。
15.如权利要求14的工艺，其中该锥状角度α为5度至20度。
16.一种堆栈式封装结构，包括：
一第一半导体封装结构，包括：
一基板单元，包括一上表面；
一半导体组件，邻接于该基板单元的上表面，且电性连接至该基板单元；及
一封装本体，邻接于该基板单元的上表面且覆盖该半导体组件，该封装本体包括一上表面且定义出数个开口，这些开口邻接于该封装本体的上表面；
一第二半导体封装结构，邻接于该封装本体的上表面，该第二半导体封装结构包括一下表面；及
数个堆栈组件，垂直延伸通过相对应的该封装本体的开口，且电性连接该第一半导体封装结构及该第二半导体封装结构，至少一堆栈组件对应一对熔接的导电凸块，且具有一横向长度，该横向长度与该堆栈组件的一纵向长度一致，其中至少一堆栈组件包括：
一顶部，邻接于该第二半导体封装结构的下表面，且该顶部具有一宽度WSU；
一底部，该封装本体覆盖至少部分该底部，且该底部具有一宽度WSL；及
一中央部分，位于该顶部及该底部之间，该中央部分具有一宽度WSM，该中央部分的宽度WSM大于或等于该顶部的宽度WSU或该底部的宽度WSL其中较小值的0.8倍。
17.如权利要求16的封装结构，其中该堆栈组件的横向长度显示一标准误差，该标准误差不大于该堆栈组件的纵向长度的20％。
18.如权利要求16的封装结构，其中该底部邻接于该基板单元的上表面，至少部分该顶部位于相对应的开口内，且与该封装本体隔开。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9966350B2 (en) 2011-06-06 2018-05-08 Maxim Integrated Products, Inc. Wafer-level package device
US9209163B2 (en) * 2011-08-19 2015-12-08 Marvell World Trade Ltd. Package-on-package structures
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
CN103367298B (zh) * 2012-04-09 2016-04-20 颀邦科技股份有限公司 半导体封装结构及其封装方法
DE102012109922B4 (de) 2012-04-16 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-Package-Struktur und Verfahren zur Herstellung derselben
US9219030B2 (en) 2012-04-16 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package on package structures and methods for forming the same
US8928134B2 (en) 2012-12-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package bonding structure and method for forming the same
WO2014158388A1 (en) * 2013-02-11 2014-10-02 Marvell World Trade Ltd. Package-on-package structures
US9412723B2 (en) 2013-03-14 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structures and methods for forming the same
CN110233142A (zh) * 2013-03-14 2019-09-13 台湾积体电路制造股份有限公司 叠层封装结构及其形成方法
CN104979314A (zh) * 2014-04-09 2015-10-14 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
KR102503892B1 (ko) * 2015-12-31 2023-02-28 삼성전자주식회사 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
US10256173B2 (en) 2016-02-22 2019-04-09 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US10236260B2 (en) * 2016-06-30 2019-03-19 Nxp Usa, Inc. Shielded package with integrated antenna
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) * 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001963A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 볼 그리드 어레이 패키지의 실장방법
CN101188226A (zh) * 2006-11-30 2008-05-28 日月光半导体制造股份有限公司 芯片封装结构及其制程
CN101197354A (zh) * 2006-12-08 2008-06-11 日月光半导体制造股份有限公司 堆叠式封装结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
US6787392B2 (en) * 2002-09-09 2004-09-07 Semiconductor Components Industries, L.L.C. Structure and method of direct chip attach
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001963A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 볼 그리드 어레이 패키지의 실장방법
CN101188226A (zh) * 2006-11-30 2008-05-28 日月光半导体制造股份有限公司 芯片封装结构及其制程
CN101197354A (zh) * 2006-12-08 2008-06-11 日月光半导体制造股份有限公司 堆叠式封装结构

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