CN106471612B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括以下：半导体芯片和封装基板，在封装基板上设置有所述半导体芯片。半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括以下：基板主体；以及设置在所述基板主体的表面上的多个配线和阻焊层。阻焊层作为连续层设置在基板主体的表面之上和配线上，并且阻焊层在所述配线中的每一个之上具有缺口。所述缺口中的每一个具有在该缺口内的配线的长度方向上伸长的平面形状，并且缺口的长度根据封装基板的热膨胀系数调节。

Description

半导体器件及其制造方法
技术领域
本公开涉及利用倒装芯片技术的半导体器件以及制造该半导体器件的方法。
背景技术
近年来，具有图片输出功能的设备，例如智能手机、平板计算机、电视接收机以及游戏机，在显示分辨率方面有了显着的改进。为了适应于此，已经扩展了安装在这种装置中的图像处理器LSI(大规模集成电路)所期望的存储器带。用于实现宽的存储器带的已知技术可以包括如专利文献1中所公开的叠层芯片(CoC)。但是，由于使用具有特殊接口的DRAM(动态随机存取存储器)，CoC技术可能倾向于导致更高的成本，或使用诸如使用微凸块的精细连接的技术。因此，通常的方法可以是使用具有标准DDR(双数据速率)接口的多个DRAM，并且通过增加图像处理器LSI与DRAM之间的连接通道的数量来确保存储器带。64位接口在诸如智能手机的装置中实际使用，并且预期这种接口的使用将在未来扩展。
此外，半导体器件的小型化允许在芯片中集成更多数量的晶体管。这使得在一个芯片中集成更多功能成为可能。例如，当前在智能手机或平板计算机中使用的应用处理器以及包含在数字电视接收器中的LSI，主要使用将CPU(中央处理单元)、GPU(图形处理单元)以及各种接口单元化为一个芯片的芯片。
存储器接口的多沟道中以及一个芯片中的功能集成中的这种进步已经引起了将LSI连接到外部的端子数量增加的趋势。在现有技术中，通常采用其中半导体芯片通过引线接合连接到封装基板的封装方法。然而，近年来，为了适应连接端子的增加，所谓的倒装芯片技术的采用已经增加。倒装芯片技术包括使用焊料凸块将半导体芯片连接到封装基板。具体地，通常在倒装芯片技术中使用的技术被称为C4(受控折叠芯片连接)，如例如在专利文献2中所公开的。
在C4技术中，在封装基板的一侧上，可以预先在阻焊剂上设置开口。每个开口可以具有与要用于连接的焊料凸块的尺寸基本相同的尺寸。可以在开口中印刷焊膏材料。然后，可以使用焊剂将预先设置有焊料凸块的芯片安装在印刷的焊料材料上。通过批量回流方法，焊料可以熔化以形成连接。可以填充底部填充树脂用于在芯片与封装基板之间密封。使用这种技术，由于以下原因，端子间间距的小型化可能变得困难。首先，为了确保芯片与封装基板之间的间隙以填充底部填充树脂，期望增加形成在芯片的侧面上的焊料凸块的直径。第二，焊膏可以通过印刷方法形成，导致难以形成精细图案。因此，连接端子之间的间距可以变为大约150μm至180μm(包括两个端值)。这导致预期难以适应将来的信号数量的增加或者由于器件小型化引起的芯片收缩。
考虑到如上所述的当前情况，专利文献3公开了一种技术，其包括直接在配线上执行倒装芯片，以进一步增加信号端子密度并且降低基板成本。在现有的C4技术中，可以在封装基板上形成具有比凸块直径大的尺寸的焊盘。相反，在该技术中，可以将凸块压到具有比凸块直径小的宽度的配线上，利用配线迫使其自身进入凸块，以将凸块和配线接合在一起。因此，即使在使用具有小直径的凸块的情况下，该技术也在努力实现高接合强度方面进行了改进。此外，通常可以使用在金属柱或所谓的柱上执行焊料电镀的凸块结构。这使得即使在使用具有小直径的凸块的情况下，也可以确保期望用于注入底部填充树脂的在芯片与封装基板之间的间隙。
缩短凸块之间的间距自然会导致在配线之间发生短路的可能性。因此，专利文献4提出了利用诸如阻焊剂的掩模材料选择性地覆盖担心发生短路的点。但是这种结构可能导致以下缺点。首先，因为与在封装基板上形成的其它掩模材料缺乏连续性，部分形成的掩模材料可能容易剥离。当在组装工艺中部分形成的掩模材料剥离时，可能存在妨碍注入底部填充树脂或者不能防止短路的预期。第二，配线在部分形成掩模材料的点以外暴露。这导致由于焊料材料而发生短路的可能性。此外，在底部填充树脂与封装基板之间具有低粘附性的情况下，可以在配线之间形成空腔。在吸湿的情况下，可能担心发生移动。第三，由于掩模材料具有宽范围的开口，所以由于在组装工艺期间或者在产品装运之后的应力，配线可能容易地从封装基板的绝缘层剥离。这可能导致降低的操作可靠性。
为了应对上述缺点，专利文献5提出了在配线和凸块之间的连接部处选择性地设置具有开口的掩模材料(阻焊剂)的技术。这种结构使得在相邻配线之间发生短路的概率较低。
引用列表
专利文献
专利文献1：JP 2010-192886A
专利文献2：美国专利第5900675号的说明书
专利文献3：JP 2012-119648A
专利文献4：JP 2012-109507A
专利文献5：JP 2012-119649A
专利文献6：JP 2012-28437A
发明内容
另一方面，在专利文献5中描述的方法中，存在以下缺点的可能性。在组装工艺期间用于焊料接合的加热中，由于芯片和封装基板的热膨胀系数的差异，阻焊剂的开口(aperture，孔径)的位置和焊料的位置之间可能存在偏移。结果，焊料可能在阻焊膜上流动，导致与相邻配线短路。
应当注意，专利文献6公开了一种技术，其中可以在配线侧预先形成焊膏，并且可以将柱形凸块压在焊膏上，以形成倒装芯片连接。柱形凸块可以由允许焊料向上润湿的材料(例如，金)制成。在这种情况下，专利文献6公开了一种用于抑制短路的改进，其中在封装基板上的配线可以预先设置有加宽部分，以允许焊料容易地聚集在配线的加宽部分处。但是，该结构仍然允许配线在窄间距处暴露，并且不能提供充分的抑制短路的对策。
因此，期望提供一种半导体器件及其制造方法，使可以减轻开口与包含焊料的电极之间的位置偏移的影响，并且可以抑制相邻配线之间的短路。
根据本公开的实施方式的半导体器件包括半导体芯片以及其上安装有半导体芯片的封装基板。半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极。封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上。阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口。该开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
在根据本公开的实施方式的半导体器件中，阻焊层的开口具有在开口内的配线的长度方向上伸长的平面形状。开口的长度根据封装基板的热膨胀系数调节。因此，在组装工艺期间用于焊料接合的加热中，即使在由于半导体芯片的热膨胀系数与封装基板的热膨胀系数的差异而在开口与包含焊料的电极之间具有位置偏移的情况下，焊料在阻焊层上移动的可能性也很小。因此，减轻了开口与包含焊料的电极之间的位置偏移的影响，导致抑制相邻配线之间的短路。
根据本公开的实施方式的制造半导体器件的第一方法包括：将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；将半导体芯片暂时接合至封装基板；通过回流加热将多个包含焊料的电极连接至多个配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂。阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且在多个配线中的每一个上具有开口。开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
根据本公开的实施方式的制造半导体器件的第二方法包括：将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；通过在等于或高于焊料的熔点的温度下加热半导体芯片，并通过将半导体芯片压接至封装基板，将多个包含焊料的电极连接至多个配线；以及在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂。阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且在多个配线中的每一个上具有开口。开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
根据本公开的实施方式的制造半导体器件的第三方法包括：在封装基板上提供底部填充树脂，其中封装基板包括基板主体、多个配线以及阻焊层，其中多个配线和阻焊层设置在基板主体的前表面上；将半导体芯片与封装基板对准，其中半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极；以及通过在等于或高于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接到封装基板上，在固化底部填充树脂的同时将多个包含焊料的电极连接至多个配线。阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口。开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
根据本公开的实施方式的半导体器件或者本公开的实施方式的制造半导体器件的第一方法至第三方法，阻焊层的开口具有在开口内的配线的长度方向上伸长的平面形状。开口的长度根据封装基板的热膨胀系数调节。因此，可以减轻开口与包含焊料的电极之间的位置偏移的影响，从而抑制相邻配线之间的短路。
应当注意，这里描述的一些效果不一定是限制性的，并且可以实现本文中描述的任何其它效果。
附图说明
[图1]图1是根据本公开的第一实施方式的半导体器件的整体配置的示意性顶视图。
[图2]图2是图1中示出的半导体器件的整体配置的示意性截面图。
[图3]图3是图1中示出的半导体器件的一部分的放大顶视图。
[图4]图4是沿图3的线IV-IV截取的截面图。
[图5]图5是沿图3的线V-V截取的截面图。
[图6]图6是示出开口与包含焊料的电极之间的位置偏移的实例的截面图。
[图7]图7是根据变形例1-1的半导体器件的一部分的放大顶视图。
[图8]图8是示出具有矩形平面形状的开口的壳体的顶视图。
[图9]图9是根据变形例1-2的半导体器件的一部分的放大顶视图。
[图10]图10是根据变形例1-3的半导体器件的一部分的放大顶视图。
[图11]图11是沿图10的线XI-XI截取的截面图。
[图12]图12是根据变形例1-4的半导体器件的一部分的放大顶视图。
[图13]图13是根据变形例1-5的半导体器件的一部分的放大顶视图。
[图14]图14是根据本公开的第二实施方式的半导体器件的一部分的放大截面图。
[图15]图15是根据本公开的第三实施方式的半导体器件的整体配置的示意性顶视图。
[图16]图16是图15中示出的半导体器件的整体配置的示意性截面图。
[图17]图17是根据本公开的第四实施方式的半导体器件的整体配置的示意性截面图。
[图18]图18是根据变形例4-1的半导体器件的整体配置的示意性截面图。
[图19]图19是根据变形例4-2的半导体器件的整体配置的示意性截面图。
[图20]图20是按工艺顺序示出根据本公开的第五实施方式的制造半导体器件的方法的截面图，并且是按工艺顺序示出制造包含焊料的电极的方法的截面图。
[图21]图21是接着图20的工艺的截面图。
[图22]图22是接着图21的工艺的截面图。
[图23]图23是接着图22的工艺的截面图。
[图24]图24是接着图23的工艺的截面图。
[图25]图25是接着图24的工艺的截面图。
[图26]图26是接着图25的工艺的截面图。
[图27]图27是接着图26的工艺的截面图。
[图28]图28是按工艺顺序示出根据本公开的第五实施方式的制造半导体器件的方法的截面图，并且是按工艺顺序示出将封装基板连接至半导体芯片的方法的截面图。
[图29]图29是接着图28的工艺的截面图。
[图30]图30是接着图29的工艺的截面图。
[图31]图31是接着图30的工艺的截面图。
[图32]图32是按工艺顺序示出根据本公开的第九实施方式的制造半导体器件的方法的截面图。
[图33]图33是接着图32的工艺的截面图。
[图34]图34是接着图33的工艺的截面图。
具体实施方式
在下文中，参考附图详细描述本公开的一些实施方式。应当注意，描述按照以下顺序进行。
1.第一实施方式(半导体器件；阻焊层的开口具有基本上为矩形平面形状的实例，其中开口的长度根据封装基板的热膨胀系数调节)
2.变形例1-1(开口具有椭圆形的平面形状的实例)
3.变形例1-2(在开口内配线包括加宽部分的实例)
4.变形例1-3(在开口内配线具有断裂的实例)
5.变形例1-4(两个开口在其角部具有倾斜切口，并且两个开口以倾斜切口彼此面对的方式相邻布置的实例)
6.变形例1-5(两个开口在其侧面具有倾斜切口，并且两个开口以倾斜切口彼此面对的方式相邻布置的实例)
7.第二实施方式(半导体器件；开口内的阻焊层的厚度小于在基板主体的前表面之中的开口之外的区域内的阻焊层的厚度的实例)
8.第三实施方式(半导体器件；MCM(多芯片模块)的实例)
9.第四实施方式(半导体器件；用模制树脂密封的实例)
10.第五实施方式(制造半导体器件的方法；包括使用助熔剂暂时接合并且随后执行批量回流工艺的实例)
11.第六实施方式(制造半导体器件的方法；局部回流的实例)
12.第七实施方式(制造半导体器件的方法；通过热压缩暂时接合的实例)
13.第八实施方式(制造半导体器件的方法；热压缩的实例，其中工具侧的温度固定)
14.第九实施方式(制造半导体器件的方法；其中预先在封装基板上提供底部填充树脂的实例)
(第一实施方式)
图1示意性地示出根据本公开的第一实施方式的半导体器件的整体配置。图2示意性地示出沿线II-II截取的半导体器件的截面配置。例如，半导体器件1可以是倒装芯片半导体器件，其中半导体芯片10和封装基板20可以通过多个包含焊料的电极30连接。底部填充树脂40可以设置在半导体芯片10与封装基板20之间。
参考图2，半导体芯片10包括可以由例如硅(Si)制成的芯片主体11。可以在芯片主体11的一个表面(元件形成表面)上设置元件(未示出)。半导体芯片10可以以面向下的姿势安装在封装基板20的中心部分内的芯片安装区域20A上，以该姿势芯片主体11的元件形成表面11A可以朝向封装基板20取向。应当注意，图1的顶视图以虚线示出了半导体芯片10的芯片轮廓10A，省略了半导体芯片10和底部填充树脂40。
如图2所示，多个包含焊料的电极30设置在芯片主体11的元件形成表面11A上。例如，多个包含焊料的电极30可以以预定间隔和预定排列设置在半导体芯片10的芯片主体11的元件形成表面11A的外围部分中。
参考图1和图2，例如，封装基板20包括基板主体21。如图1所示，芯片安装区域20A和多个配线50可以设置在基板主体21的前表面(半导体芯片安装表面)21A中。过孔22可以设置在多个配线50中的每一个的一端(第一端)上。如图2所示，焊料球23可以设置在基板主体21的后表面21B上。应当注意，在图2的截面图中省略了多个配线50。
例如，基板主体21可以具有包括树脂基板(未示出)、由例如铜(Co)制成的配线层以及阻焊层(未示出)的堆叠结构，但是对其配置没有具体的限制。
例如，多个配线50可以从芯片安装区域20A的外围部分向基板主体21的外侧延伸。多个配线50可以在芯片安装区域20A的每一侧彼此平行地布置，并且在基板主体21的外部区域中以放射状图案扩张。应当注意，多个配线50可以从芯片安装区域20A的外围部分向基板主体21的内部延伸。
过孔22可以设置在多个配线50中的每一个的一端(第一端)与焊球23之间，并且穿过封装基板20的基板主体21。过孔22可以将每个端子从封装基板20的前表面(半导体芯片安装表面)21A转移到后表面21B(朝向焊球23)。每个端子可以使用多个包含焊料的电极30和多个配线50从半导体芯片10延伸。在该实施方式中，形成在封装基板20上的过孔22的尺寸可以大于多个包含焊料的电极30中的每一个的尺寸。因此，如图1所示，在封装基板20上，每个端子可以使用多个包含焊料的电极30从半导体芯片10延伸，并且使用多个配线50引至基板主体21的外围部分。这允许使多个配线50的配线间间距加宽。此外，可以使用过孔22将每个端子引向封装基板20上的焊球23。
焊球23可以执行向半导体芯片10输入信号以及从半导体芯片10输出信号，并且对半导体芯片10执行电力供应。
底部填充树脂40可以保护多个包含焊料的电极30与多个配线50之间的接合部分，并且填充在半导体芯片10与封装基板20之间。在一个优选实例中，填料可以分散在底部填料树脂40中，以便调节热膨胀系数。例如，可以使用球形的氧化硅作为填料。在一个期望的实例中，例如，底部填充树脂40的热膨胀系数可以调节至近似10ppm/℃至50ppm/℃(包括两个端值)。
图3以放大方式示出了图1中示出的半导体器件1的一部分。具体地，图3示出了在芯片安装区域20A的外周部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图3的顶视图中省略了半导体芯片10和底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧区域中。
封装基板20可以在基板主体21的前表面21A上包括阻焊层24以及多个配线50。例如，阻焊层24可以由负感光永久抗蚀剂材料制成。
阻焊层24作为连续层设置在基板主体21的前表面21A和多个配线50上，并且在多个配线50中的每一个上具有开口60。在一个具体实例中，例如，多个配线50中的每一个可以具有恒定宽度W50。例如，开口60可以在多个配线50中的每一个的另一端(第二端)上设置为矩形或基本矩形形状。例如，图3示出设置在两个配线50A和50B上的两个开口60A和60B。在开口60A内，配线50A和包含焊料的电极30A可以接合在一起。在开口60B内，配线50B和包含焊料的电极30B也可以接合在一起。因此，多个包含焊料的电极30和多个配线50可以在开口60内接合在一起，以在半导体芯片10与封装基板20之间形成连接。应当注意，在图3中，设置有阻焊层24的区域由轻点区域表示。
如上所述，阻焊层24设置为连续层，并且具有部分开口60。这使得可以确保多个相邻配线50之间的绝缘。因此，即使当两个配线50A和50B以约40μm的小间距设置时，可以降低连接到配线50A的包含焊料的电极30A与相邻配线50B接触的可能性。这使得抑制短路的发生。
此外，由于阻焊层24具有部分开口60，所以阻焊层24在封装基板20上是连续的或不分开的。因此，可以防止多个配线50剥离，并且防止阻焊层24剥离。
在一个优选实例中，如图3所示，相邻的开口60A和60B可以排列在相对于多个配线50的长度方向DL交替偏离的位置(所谓的交错排列)，以便减小多个配线50之间的配线间间距P50。
图4示出了沿图3的线IV-IV截取的开口60A的截面配置。应当注意，开口60B也可以具有类似的构造。例如，开口60可以允许暴露在开口60内的配线50的上表面53以及侧表面54在高度方向上的全部。多个包含焊料的电极30中的每一个可以覆盖开口60内的配线50的暴露部分(从配线50的上表面53和侧表面54当中的开口60中暴露的部分)。换句话说，开口60可以设置为允许暴露开口60内的配线50的上表面53和侧表面54。开口60的开口端(轮廓)61可以位于开口60内的配线50的侧表面54的外侧。包含焊料的电极30的直径d可以大于配线50的宽度W50。包含焊料的电极30可以连接至配线50，以包围或围绕配线50。
以这种方式，可以扩大包含焊料的电极30与和配线50之间的连接的面积，使得可以不是以二维形状而是以三维形状形成包含焊料的电极30与配线50之间的接合部分。因此，即使当由于半导体芯片10与封装基板20的热膨胀系数的差异导致的热应力施加至接合部分时，也可以抑制接合部分中生成的金属间化合物被破坏。热应力可以由半导体芯片10的安装中的加热、组装线中的安装中的回流工艺或器件操作期间的热生成而引起。因此，可以提高可靠性。
在一个优选实例中，例如，多个包含焊料的电极30中的每一个按从其上布置芯片主体11的一侧开始命名的顺序可以包括柱状金属层31和焊料层32。在一个优选的实例中，柱状金属层31可以由熔点比构成焊料层32的焊料的熔点更高的金属制成。与现有的C4技术中使用的焊料凸块连接相比，这允许将焊料材料有限地用于包含焊料的电极30的尖端部分。因此，即使当焊料由于表面张力而熔化成球形时，包含焊料的电极30的直径d也可以基本上限制为柱状金属层31的直径。因此，可以减小多个包含焊料的电极30的电极间间距。
在一个优选实例中，例如，柱状金属层31可以由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜。例如，焊料层32可以由锡(Sn)或Sn-Ag制成。
由于铜具有最佳的导热性，包括铜的柱状金属层31使得可以更加提高半导体器件1的散热。此外，铜和焊料材料形成具有最佳强度的合金。这使得可以提供具有更优化的连接强度的电极结构。
当柱状金属层31含有铜时，利用由锡或Sn-Ag制成的焊料层32，铜可以分散在焊料层32内。当焊料层32由锡制成时可以形成Sn-Cu合金，而当焊料层32由Sn-Ag制成时可以形成Sn-Ag-Cu合金。已知这些作为焊料材料具有稳定且最佳的机械特性，并且使得可以提供具有更优的强度和更优的可靠性的连接结构。
例如，在一个优选的替代实例中，柱状金属层31可以由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜。例如，焊料层32可以由铟(In)或In-Ag制成。在这种情况下，以上给出的描述可应用于柱状金属层31。此外，由铟或In-Ag制成的焊料层32允许降低熔点。这使得可以减少在组装工艺中生成的热应力，并且提供具有更优的产量和更优的可靠性的结构。
在一个优选实例中，柱状金属层31的高度H31可以大于焊料层32的高度H32。尽管焊料的量以柱状金属层31的高度H31而减少，这使得可以增加半导体芯片10与封装基板20之间的间隙G。因此，可以以更窄的间距形成多个包含焊料的电极30，同时允许更容易地注入底部填充树脂40。
在一个优选实例中，可以利用焊料层32填充开口60。如果没有利用焊料填充的微小开口应当保留在开口60内，则在后处理中难以利用底部填充树脂40填充微小开口，导致了微小开口可能变为空隙的可能性。在这种情况下，可能存在空隙内的空气膨胀的可能性，导致在球附接中或二次安装的回流工艺中的接合失败，或者熔融焊料可能沿着空隙流动引起相邻配线50之间的短路。利用焊料层32填充开口60使得可以抑制空隙的发生或者由于空隙引起的接合失败或短路，并且防止降低产量或可靠性。
在一个优选实例中，焊料层32的体积可以大于开口60的体积。这使得可以用焊料层32可靠地填充开口60。此外，随着焊料层32的体积大于开口60的体积，可以提供足够的焊料量的，并且允许包含焊料的电极30与配线50之间的接合部分具有最佳形状。因此，可以防止包含焊料的电极30与配线50之间的接合部分具有变形的形状，或者具有部分收缩的形状。因此，可以避免应力集中到焊料层32而导致接合部分的更高的机械强度。
可以在半导体芯片10的芯片主体11的元件形成表面11A上设置由铝(Al)制成的焊盘13。按从布置有柱状金属层31的一侧开始命名的顺序，柱状金属层31可以通过导电薄膜和阻挡膜电连接至焊盘13，但在图4中省略了导电薄膜和阻挡(barrier)膜。例如，可以通过溅射形成作为导电薄膜的铜(Cu)，并且例如形成作为阻挡膜的TiW。钝化膜14可以覆盖半导体芯片10的芯片主体11的元件形成表面11A当中的除了设置焊盘13的区域之外的区域。应当注意，在半导体芯片10中不仅可以形成焊盘13和钝化膜14，而且也可以形成诸如配线层和扩散层的层，但是在图4中省略了诸如配线层和扩散层的层。
多个配线50可以是在封装基板20的最外层上的配线。应当注意，作为封装基板20的基板主体21，图4示出了直接设置在多个配线50之下的绝缘层21C的单层结构。然而，基板主体21可以是包括除了绝缘层21C之外的层(一层或多层)的堆叠结构。
在一个优选实例中，多个配线50中的每一个可以包括金属配线层51和表面涂层52。金属配线层51可以由铜(Cu)作为主要成分制成。表面涂层52可以覆盖金属配线层51的表面当中的暴露在开口60中的区域。设置表面涂层52有助于提高焊料润湿性，并且促进焊料在金属配线层51的表面上的润湿和扩散。当开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状时，这导致焊料在开口60内的配线50的整个暴露区域上更容易润湿和扩散，如稍后所述。因此，可以更可靠地促进提高接合强度的效果。
在一个优选实例中，例如，表面涂层52可以包括Ni-Au镀层或Ni-Pd-Au镀层。因为表面涂层52与焊料层32中的镍可以形成合金层，所以可以防止配线50与焊料过度形成合金层，防止配线50被焊料变薄，并且防止配线50发散和断开。可以防止因焊料侵入到配线50与封装基板20的绝缘层21C之间引起配线50的粘合强度降低以及引起配线50剥离和断开。此外，焊料层32可以与表面涂层52中的金反应，以提高润湿性，并且使得防止在配线50的接合中的失败。另外，焊料沿着暴露的配线50润湿和扩散使得可以稳定地增加包含焊料的电极30与配线50之间的接合部分的面积。具体地，采用非电解电镀使得可以抑制表面涂层52的厚度变化，并且提供具有更高的接合部分的可靠性的结构。
图5示出了沿着图3的线V-V截取的开口60A的截面配置。应当注意，开口60B可以具有类似的配置。如图3和图5所示，开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，在半导体器件1中，可以减轻开口60与包含焊料的电极30之间的位置偏移的影响，并且可以抑制相邻的配线50之间的短路。
如所描述的通过在开口60内的配线50的长度方向DL上伸长的开口60而获得的可能效果可以如下。为了将包含焊料的电极30连接至配线50，可以进行加热以熔化焊料。在这种情况下，半导体芯片10上的阻焊层24的开口60和包含焊料的电极30可能偏离设定值(即它们在室温下的相对位置)，这是因为半导体芯片10的热膨胀系数与包括配线50和绝缘层21C的封装基板20的热膨胀系数之间的差异。因为封装基板20的热膨胀系数通常大于半导体芯片10的热膨胀系数，所以在焊料熔化的温度下可能存在如图6所示的位置偏移。
在本实施方式中，开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。这使得可以抑制焊料层32在如图6所示的阻焊层24上流动，该流动引起焊料层32与相邻的包含焊料的电极30B发生短路。此外，如图1所示，多个配线50可以排列为从芯片安装区域20A的外围部分延伸到基板主体21的外部，以便将多个配线50的配线间间距加宽至过孔22的间距。多个配线50的这种排列可以与沿着配线50的长度方向DL伸长的开口60结合在开口60内，以产生抑制如所描述的短路的效果。
此外，选择性地沿着特定方向，即，选择性地沿开口60内部的配线50的长度方向DL，扩大开口60，使得可以提供适用于加热中的位置偏移的结构，同时无需加宽多个配线50的间距而保持抑制短路的效果。
另外，可以增加焊料层32与配线50形成合金层的区域的面积。这导致更高的接合强度，并且提高产量和可靠性。
应当注意，例如，在图4和图5中，配线50A和配线50B中的每一个的宽度W50可以是15μm。例如，配线50A与配线50B之间的配线间间距P50可以是40μm。例如，配线50A和配线50B的高度H50可以是15μm。例如，开口60的宽度W可以是40μm，而开口60的长度L可以是例如60μm。例如，柱状金属层31的高度H31可以是40μm。例如，柱状金属层31可以具有圆柱的形状，并且直径d可以是例如40μm。例如，焊料层32的高度H32可以是18μm。例如，半导体芯片10与封装基板20之间的间隙G(从半导体芯片10的钝化层13到封装基板20的阻焊层24的距离)可以是至少40μm或更大。
在一个优选实例中，例如，开口60的长度L可以满足以下表达式1。
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
(在表达式1中，L表示开口60的长度(mm)，a表示封装基板20的等效热膨胀系数(ppm/℃)，D表示从封装基板20的中心到开口60的中心的距离(mm)，T表示焊料的熔点(℃)，以及d表示包含焊料的电极30的直径。)
在下文中，将更详细地给出表达式1的描述。
已知封装基板20的热膨胀系数可以大致由可由以下表达式2限定的等效热膨胀系数a代替(参考：“Thermophysical Properties Handbook”,Japan Society ofThermophysical Properties,1990,pp.285-289)。
a＝Σ(厚度*弹性模量*CTE)/Σ(厚度*弹性模量)...表达式2
这里，“Σ”表示有关构成封装基板20的所有材料的值的总和。CTE是每个材料的热膨胀系数。当构成焊料层32的焊料为Sn-Ag时，熔点是221℃。无论使用何种接合工艺，至少将封装基板20加热到接近焊料的熔点的温度。因此，在室温假定为25℃的情况下，可以通过以下表达式3来限定封装基板20和焊料层32之间的在室温状态下的位置偏移ΔL的量。
ΔL＝(a-3.5)*(221-25)*10-6*D...表达式3
这里，“D”表示从封装基板20的中心到接合部分(开口60的中心)的距离。3.5是作为半导体芯片10的主要构成材料的硅(Si)的热膨胀系数。因此，开口60的长度L的值可以至少大于或等于由以下表达式4给出的值。这使得即使当在焊料接合中加热焊料时，也可以允许大部分焊料进入开口60中。
L>(a-3.5)*(221-25)*D*10-6+d...表达式4
这里，“d”表示多个包含焊料的电极30中的每一个的直径，即柱状金属层31的直径。在期望的实例中，考虑到焊料层32的电镀的体积、开口60的宽度W以及配线50的宽度W50，可以调节开口60的长度L的最大值，以便允许利用如上所述的焊料层32填充开口60。
例如，假设以表1中概括的配置制造封装基板20，让我们计算开口60的长度L。
[表1]
封装基板可以是积层四层基板，并且包括：作为芯材料的含有玻璃布(HitachiChemical Company，Ltd.：700GR)的环氧材料、作为积层材料的ABF膜材料(AjinomotoFine-Techno Co.,Inc.：GX92)、阻焊剂(Taiyo Ink Mfg.Co.Ltd.：AUS703)以及由铜制成的配线层。芯材料的厚度可以是800μm。积层的厚度可以是35μm。阻焊剂厚度可以是20μm。作为表面层的配线层的厚度可以是15μm。作为芯层的配线层的厚度可以是25μm。每种材料的弹性模量和热膨胀系数(CTE)可以概括在表1中。有关布置柱状金属层31的位置，例如，假设焊盘排列在10mm的区域内，当考虑热膨胀变得最大的角度(拐角)时，D可以等于近似7.06mm(D＝近似7.06mm)。焊盘13可以用作半导体芯片10的I/O焊盘。
通过使用这些参数，等效热膨胀系数a可以由表达式2给出为近似10.5ppm/℃。假设在使用焊料层32将半导体芯片10连接至多个配线50的工艺中施加的温度为221度，即Sn-Ag基焊料的熔点。结果，由表达式3给出的位置偏移ΔL的量的最大值可以是9.75μm。这里，在一个期望的实例中，因为柱状金属层31的直径d是40μm，根据表达式4，开口60的长度L可以是至少49.75μm以上。因此，例如，开口60的长度L可以设计为55μm。
除配线50占据的体积外，开口60的体积可以计算为31625μm3。因此，当将含焊料的电极30设计为允许焊料层32的体积大于这个值时，焊料层32的镀层的厚度可以是25.2μm或更大。由于在实际的镀层是厚度上存在变化，所以可以考虑这些变化来进行包含焊料的电极30的设计。
应当注意，如在稍后的第二实施方式中所述，可以通过在去除阻焊层24之前中途停止显影来减小焊料层32的镀层厚度，以允许封装基板20的绝缘层21C被暴露。
在第五实施方式至第九实施方式中描述制造半导体器件1的方法。
在半导体器件1中，阻焊层24的开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，在组装工艺中用于焊料接合的加热中，即使在由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异而导致开口部60与包含焊料的电极30之间的位置偏移的情况下，焊料层32可以在阻焊剂层24上流动的可能性很小。因此，减轻了开口60与包含焊料的电极30之间的位置偏移的影响，导致抑制相邻配线50之间的短路。
如上所述，在本实施方式中，阻焊层24的开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与含焊料的电极30之间的位置偏移的影响，导致抑制相邻的配线50之间的短路。具体地，这种实施方式适合于随着芯片尺寸的增加而在单个半导体芯片10中合成多个功能的情况，或者包含焊料的电极30的直径d减小并且包括焊料的电极30以精细间距连接至配线50的情况。
此外，开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。这使得在不允许暴露相邻配线50的表面的情况下，可以增加从配线50的阻焊层24暴露的部分的面积作为连接目标。结果，可以扩大包含焊料的电极30与配线50之间的接合面积，并且增加接合部分的机械强度。换句话说，可以抑制在接合工艺中由于加热生成的热应力而导致的破坏，提高针对在半导体芯片10的操作中施加的温度循环的机械强度，并且提供具有高产量或高可靠性的倒装芯片型半导体器件1。
此外，阻焊层24作为连续层设置在基板主体21和多个配线50的前表面上，并且在多个配线50的每一个上具有部分开口60。因此，可以防止阻焊层24从多个配线50剥离，从而不失去抑制短路的功能或不失去配线保护的功能。
此外，阻焊层24设置为连续层。这使得阻焊层24插入在包含焊料的电极30与配线50之间的接合部分与相邻配线50之间。因此，即使当配线间间距P50减小时也可以抑制短路。因此，可以减小配线间间距P50，并且可以在半导体芯片10与封装基板20之间提供更高密度的连接结构。结果，可以以更低的成本提供适用于半导体芯片10的更高功能化的倒装芯片结构，或者加宽接口的带宽的倒装芯片结构。
此外，阻焊层24设置为连续层。这使得可以防止焊料沿着配线50过度润湿和扩散而导致焊料的体积不足、导致包含焊料的电极30与配线50的接合部分的形状变形以及导致降低机械强度。
此外，在本实施方式中，多个配线50可以从芯片安装区域20A的外围部分向基板主体21的外侧延伸，并且在芯片安装区域20A的每一侧彼此平行地布置。因此，可以从包含焊料的电极30与多个配线50的接合部分将多个配线50直接延伸至封装基板20的外部。此外，可以消除预焊料形成。同样没有必要如现有的C4技术那样使配线50小型化并且在焊盘(land)之间形成配线50，或者通过过孔形成从焊盘到下层的配线。这使得可以显着降低基板成本。
此外，开口60可以允许暴露开口60内的配线50的上表面53以及侧表面54在高度方向上的部分或全部。这使得可以增加焊料层32与配线50形成合金层的区域的面积。另外，这样生成的合金层不仅可以如现有焊盘——焊料连接中那样二维地延伸，而且还可以包括配线50的厚度方向三维地延伸。这使得可以提供具有更高接合强度的结构。
另外，开口60的长度L可以基于表达式1来设定。因此，在加热到包含焊料的电极30与配线50的接合中的焊料的熔点附近的温度时，可以防止焊料层32在阻焊层24上流动并且防止导致相邻的配线50之间的短路。
关于这一点，不仅可以在半导体芯片10与封装基板20的倒装芯片接合工艺期间获得类似的效果，而且可以在用于BGA球附接的回流的后处理以及在组装线上的母板上的安装中的加热工艺期间获得类似的效果。换句话说，当半导体器件1加热到等于或高于焊料的熔点的温度时，半导体芯片10和封装基板20各自可以热膨胀。此外，底部填充树脂40可以加热到玻璃转变温度以上并软化。此外，焊料层32可以熔化。因此，伴随焊料层32熔化，有可能柱状金属层31可以从开口60突出并且位于阻焊层24上。焊料层32的一部分可以与柱状金属层31一起移动并且在阻焊层24上流动。这可以引起与相邻配线50短路的可能性。即使不引起短路，由于包含焊料的电极30与配线50的接合部分的形状变形，在冷却过程中由于热应力，存在破坏的可能性。
因此，基于表达式1设定开口60的长度，使得可以避免由于由热膨胀系数引起的包含焊料的电极30的位置偏移而导致的上述缺点。因此，可以提供具有最佳产量和可靠性的结构。
(变形例1-1)
(其中开口具有椭圆形的平面形状的实例)
图7以放大方式示出根据变形例1-1的半导体器件的一部分。具体地，图7示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图7的顶视图中省略了半导体芯片10和底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。
在该变形例中，开口60可以具有在开口60内的配线50的长度方向DL上伸长的椭圆的平面形状。这使得可以增加配线50的暴露区域的面积，并且为包含焊料的电极30与开口60之间的位置偏移提供更大的余量。另外，根据该变形例的半导体器件1A可以具有与根据前述的第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
在一个优选实例中，因为阻焊剂是负感光材料，阻焊层24的开口60可以位于距相邻开口60一定值以上的距离d60处。因此，在一个期望的实例中，当阻焊层24的开口60的长度L设定为大的值以便使用更大尺寸的半导体芯片10或具有大的线性膨胀系数的封装基板20(诸如无芯基板)时，伴随开口60形状像前述第一实施方式中所述的矩形，多个包含焊料的电极30之间的间距可以设定为大的值。
在该变形例中，开口60可以具有在开口60内的配线50的长度方向DL上伸长的椭圆的平面形状。因此，可以增加在开口60内的配线50的暴露区域的面积，同时保持与相邻开口60的距离d60在特定值。结果，可以为由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异引起的包含焊料的电极3与开口60之间的位置偏移提供更大的余量(allowance)，同时保持多个包含焊料的电极30之间的间距。换句话说，可以防止焊料层32在阻焊层24上流动并且防止导致相邻的配线50之间的短路，或者即使在使用较大尺寸的半导体芯片10或具有较大热膨胀系数的封装基板20的情况下，或者在具有较高工艺温度的情况下，防止焊料层32与配线50之间的接合失败。此外，还可以增加焊料层32与配线50形成合金层的区域的面积，导致更高的接合强度并且提高产量和可靠性。此外，与具有如图8所示的矩形成形的开口60的情况相比，可以抑制除配线50的体积外的开口60的体积的增加。这使得能够在不增加焊料层32的体积的情况下用焊料层32填充开口60，同时产生如上所述的效果。
如上所述，在该变形例中，开口60可以具有椭圆的平面形状。因此，可以在不减小开口60之间的距离d60(即不增加阻焊剂的分辨率)的情况下增加配线50的暴露区域的面积。这对于包含焊料的电极30与开口60之间的位置偏移允许更大的余量，并且允许增强的接合强度。
(变形例1-2)
(在开口内配线包括加宽部分的实例)
图9以放大方式示出根据变形例1-2的半导体器件的一部分。具体地，图9示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图9的顶视图中省略了半导体芯片10、多个含焊料的电极30以及底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。同样，在图9中，用虚线表示安装多个包含焊料的电极30的位置。
在该变形例中，在开口60内，多个配线50中的每一个可以包括加宽部分55。这使得可以增加包含焊料的电极30与配线50形成合金层的区域的面积，导致接合部分的更高强度。另外，根据该变形例的半导体器件1B可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
多个配线50各自可以布置在开口60内，其中两个侧表面54都暴露，并且每个配线50可以包括其中宽度W50部分地增加的加宽部分55。这导致焊料层32与配线50形成合金层的区域的面积增加。因此，可以提高针对由于热应力或由其它原因生成并且施加至焊料接合部分的应力而生成的剪切应力的接合强度。这导致提高产量和可靠性。
(变形例1-3)
(在开口内配线具有断裂的实例)
图10以放大方式示出根据变形例1-3的半导体器件的一部分。具体地，图10示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图10的顶视图中省略了半导体芯片10、多个含焊料的电极30以及底部填充树脂40。但是半导体芯片10可以布置在由虚线表示的半导体芯片10的芯片轮廓10A的左侧的区域中。同样，在图10中，用虚线表示安装多个包含焊料的电极30的位置。
在该变形例中，在开口60内，多个配线50中的每一个可以具有断裂部56。这使得可以增加含焊料的电极30与配线50形成合金层的区域的面积，导致接合部分的更高强度。另外，根据该变形例的半导体器件1C可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
图11示出沿着图11的线XI-XI的截面配置。配线50中的每一个可以在开口60内断裂，并且具有断裂部56。例如，断裂部56的距离d56可以是约10μm。例如，配线50的高度H50可以是15μm。通过这种配置，可以增加包含焊料的电极30与配线50的接触面积，导致更高的接合强度。此外，如果应当发生由配线50的表面涂层52和焊料层32形成的合金层的剥离，则由于配线50的不连续性，可以防止剥离继续进行。
(变形例1-4)
(两个开口在其角部具有倾斜切口，并且两个开口以倾斜切口彼此面对的方式相邻布置的实例)
图12是变形例1-4的半导体器件的一部分的放大顶视图。具体地，图12示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图10的顶视图中省略了半导体芯片10、多个含焊料的电极30以及底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片的芯片轮廓10A的左侧的区域中。
在该变形例中，两个开口60A和60B可以在它们的角度(拐角)处具有倾斜切口62。两个开口60A和60B可以布置成使倾斜切口62彼此面对。因此，在该变形例中，可以甚至更加减小包含焊料的电极30之间的距离d30。另外，根据该变形例的半导体器件1D可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
在一个优选实例中，因为阻焊剂通常是负感光材料，开口60之间的距离d60可以是特定值或更大。在该变形例中，伴随阻焊层24保留不移除，相邻的开口60可以在其拐角处具有倾斜切口62。以这种方式，与具有矩形开口60的情况相比，可以减小包含焊料的电极30之间的距离d30，同时将开口60之间的距离d60保持在特定值。此外，对于包含焊料的电极30与开口60之间的位置偏移的余量与具有形状像矩形的开口60的情况几乎没有改变。位置偏移可以由半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异引起。
在一个优选实例中，倾斜切口62可以排列为避免与配线50重叠，从而不在配线50上延伸。这使得可以防止在开口60内的配线50的暴露区域的面积受到倾斜切口62的影响。因此，即使当包含焊料的电极30之间的距离d30减小时，可以提供包含焊料的电极30与配线50形成合金层的区域的足够面积，并且保持结合强度。
(变形例1-5)
(两个开口在其侧面具有倾斜切口，并且两个开口以倾斜切口彼此面对的方式相邻布置的实例)
图13是根据变形例1-5的半导体器件的一部分的放大顶视图。具体地，图13示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的平面配置。应当注意，为了更容易理解，在图13的顶视图中省略了半导体芯片10、多个含焊料的电极30以及底部填充树脂40，但是半导体芯片10可以布置在由虚线表示的半导体芯片的芯片轮廓10A的左侧的区域中。
在该变形例中，两个开口60A和60B中的每一个可以沿其一侧的整体具有倾斜切口62。两个开口60A和60B可以以倾斜切口62彼此面对的方式相邻布置。因此，在本变形例中，可以甚至更加减小包含焊料的电极30之间的距离d30，并且可以甚至更加提高接合强度。另外，根据该变形例的半导体器件1E可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
在本变形例中，两个开口60A和60B在一侧各自具有倾斜切口62，并且具有包括一个斜边的梯形的平面形状。因此，相邻的开口60A和60B各自可以相对于开口60内的配线50的长度方向DL包括一个斜边。这使得与具有矩形开口60的情况相比，可以减小包含焊料的电极30之间的距离d30，同时保持相邻的开口60之间的距离d60为特定值。此外，还可以增加包含焊料的电极30与配线50之间的接合面积。这使得即使当包含焊料的电极30之间的距离d30减小时，也可以保持接合强度。
在该变形例中，两个开口60A、60B在一侧各自具有倾斜切口62，并且成形为梯形。因此，可以减小包含焊料的电极30之间的距离d30，而不增加阻焊剂的分辨率(resolution)，并且提供包含焊料的电极30的甚至更高密度的布置。
(第二实施方式)
(半导体器件；开口内的阻焊层的厚度小于在除了基板主体的前表面当中的开口之外的区域中的阻焊层的厚度的实例)
图14以放大方式示出根据本公开的第二实施方式的半导体器件的一部分。具体地，图14示出了在芯片安装区域20A的外围部分附近的两个相邻配线50(50A和50B)的截面配置。
在半导体器件2中，在开口60内的阻焊层24的厚度t1可以小于在除了基板主体21的前表面当中的开口60之外的区域中的阻焊层24的厚度t2。因此，在本实施方式中，可以提高开口60的形状的控制性，并且提高封装基板20与配线50的粘接强度。另外，根据本实施方式的半导体器件2也可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
在本实施方式中，在不允许封装基板20的基板主体21的绝缘层21C暴露的情况下，开口60内的阻焊层24可以允许暴露在配线50的侧表面54的高度方向上的一部分。配线50的表面涂层52可以设置从配线50的表面当中的阻焊层24暴露的区域上。在一个具体实例中，例如，配线50的厚度H50可以是15μm。例如，阻焊层24的厚度t2可以是20μm。例如，配线50的侧表面54的暴露的量可以是约10μm。例如，开口60内的阻焊层24的厚度t1可以是约5μm。因为阻焊层24通常可以由负性抗蚀剂制成，因此代替进行显影直至最后，可以通过中途停止显影来容易地创建这种结构。与进行显影直到暴露封装基板20的基板主体21的绝缘层21C的情况相比，可以减小显影时间。这使得可以使开口60的尺寸小型化。
此外，在本实施方式中，配线50可以具有部分地嵌入在阻焊层24中的形状，而不是暴露侧表面54在高度方向上的全部。因此，可以抑制配线50从封装基板20的基板主体21的绝缘层21C剥离。
此外，可以降低开口60的深度方向上的纵横比，并且还可以减小填充在开口60中的焊料的量。因此，可以容易地利用焊料层32填充开口60。结果，可以防止在开口60内生成微小的空隙，以防止在后处理(诸如用于球附接的回流工艺和用于二次安装的回流工艺)中的空隙的膨胀球，并且防止产量和可靠性的降低。
另外，如第一实施方式中所述，开口60在开口60内的配线50的长度方向DL上伸长，以增加配线50在长度方向DL上的暴露区域的面积。这使得可以补偿由于配线50在深度方向上的暴露区域的减小而导致的接合面积减小的量。
如上所述，在本实施方式中，阻焊层24可以允许暴露开口60内的配线50的上表面53以及侧表面54在高度方向上的一部分。阻焊层24可以覆盖开口60内的配线50的侧表面54的高度方向上的剩余部分。此外，阻焊层24可以覆盖在除了基板主体21的前表面当中的开口60之外的区域中的多个配线50中的每一个的上表面53以及侧表面54在高度方向上的全部。通过这种配置，不需要在阻焊层24的全部厚度方向上进行开口60内的阻焊层24的显影。因此，可以提高阻焊剂的分辨率，形成精细开口60，并且甚至更加增加多个配线50的密度。
此外，配线50的侧表面54在高度方向上没有全部暴露的配置，使得可以提高配线50与封装基板20的基板主体21的绝缘层21C的粘接强度。还可以防止焊料材料侵入到配线50与封装基板20的基板主体21的绝缘层21C之间的界面中，并且防止导致降低粘附强度。此外，可以减小在开口60中填充的焊料的体积。
(第三实施方式)
(半导体器件；MCM(多芯片模块)的实例)
图15示意性地示出根据本公开的第三实施方式的半导体器件的整体配置。图16示意性地示出沿线XVI-XVI截取的半导体器件的截面配置。尽管第一实施方式描述了半导体器件1可以是包括半导体芯片10作为单一主体的LSI封装的情况，但是根据本实施方式的半导体器件3可以是例如MCM(多层芯片模块)。另外，根据本实施方式的半导体器件3可以具有与根据前述第一实施方式的半导体器件1类似的配置、工作方式以及效果。因此给出由相同参考字符表示的相应部件的描述。
例如，半导体器件3可以包括半导体芯片10、封装基板20、过孔22、焊球23、多个含焊料的电极30、底部填充树脂40以及多个配线50。这些可具有与第一实施方式中的配置类似的配置。
此外，与第一实施方式一样，封装基板20可以包括阻焊层24，并且具有开口60。
与第一实施方式一样，开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，在半导体器件3中，与第一实施方式相同，可以减轻开口60与包含焊料的电极30之间的位置偏移的影响，并且可以抑制相邻的配线50之间的短路。
例如，除了半导体芯片10以外，还可以在封装基板20的基板主体21的前表面21A上进一步安装两个半导体封装70。底部填充树脂40可以设置在封装基板20与每个半导体封装70之间。
例如，半导体封装70可以具有这样的配置，其中半导体芯片71可以利用引线73引线接合至封装基板72，并且利用模制树脂74密封。半导体封装70可以通过可用作外部电极的焊球75连接至封装基板20上的多个配线50。
例如，当DRAM用于半导体封装70时，期望增加将半导体芯片10连接到至半导体封装70的配线50的数量，以便提供宽带。因此，前述第一实施方式可以应用于根据本实施方式的半导体器件3，并且开口60的长度L根据封装基板20的热膨胀系数调节。这使得可以减小相邻配线50之间的短路，并且享受前述第一实施方式的优点，该优点包括使用以窄间距布置的配线50的倒装芯片连接。
应当注意，例如，半导体封装70可以不是封装的半导体部件，而可以是裸芯片。在一个实例中，可以称为宽I/O(宽I/O)的宽带存储器可以作为裸芯片安装，并且可以使用精细配线50在封装基板20上形成连接。通过这种方式，可以提供更宽的带。
(第四实施方式)
(半导体器件；利用模制树脂密封的实例)
图17示意性示出根据本公开的第四实施方式的半导体器件的整体配置。半导体器件4可以具有这样的结构，其中如前述第一实施方式所述的半导体器件1可以利用模制树脂80密封。利用模制树脂80密封半导体器件1使得可以保护半导体芯片10的后表面以及封装基板20的基板主体21的前表面21A。这允许更容易的处理，并且使得可以提供抵抗来自外部的冲击的倒装芯片半导体器件4。
另一方面，因为模制树脂80使用环氧改性材料，模制树脂80可以伴随有固化收缩。此外，模制树脂80具有与半导体芯片10和封装基板20的热膨胀系数不同的热膨胀系数。这可能容易导致施加到多个包含焊料的电极30与多个配线50之间的接合部分的应力增加。
在根据本实施方式的半导体器件4中，如第一实施方式所示，在半导体器件1中，阻焊层24的开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与包含焊料的电极30之间的位置偏移的影响，并且减小相邻配线50之间的短路。还可以增加包含焊料的电极30与配线50之间的接合部分的面积，并且减轻来源于模制树脂80的应力增加的影响。因此，可以提供具有更优的连接可靠性的倒装芯片半导体器件4。
(变形例4-1)
此外，如图18所示，也可以在其中半导体芯片90可以堆叠在模制树脂80内的半导体器件4A内产生前述效果。半导体芯片90可以与半导体芯片10不同。例如，半导体芯片90可以包括芯片主体91。芯片主体91可以通过引线92连接至封装基板20。
(变形例4-2)
此外，如图19所示，在PoP(封装上封装)半导体器件4B中也可以获得与上述效果类似的效果，在PoP半导体器件4B中另一个半导体封装100可以进一步堆叠在如第一实施方式所描述的半导体器件1的半导体芯片10上。
例如，半导体封装100可以具有这样的配置，其中半导体芯片101A和半导体芯片101B可以利用引线103A和引线103B引线接合至封装基板102，并且半导体芯片101A和半导体芯片101B利用模制树脂104密封。半导体封装100可以通过可用作外部电极的焊球105连接至封装基板20上的多个配线50。
(第五实施方式)
(制造半导体器件的方法；批量回流的实例)
图20至图27以及图28至图31按照步骤的顺序示出了根据本公开的第五实施方式的制造半导体器件的方法。
应当注意，以下描述是关于通过根据本实施方式的制造方法制造如前述第一实施方式所描述的半导体器件1的情况给出的。然而，根据本实施方式的制造方法不仅可以应用于制造根据第一实施方式的半导体器件1的情况，而且还可以应用于制造根据其他实施方式和变形例的半导体器件的情况。
首先，参考图20至图27给出有关制造多个包含焊料的电极30的方法的描述。图20示出在形成多个包含焊料的电极30之前的晶片状态下的半导体芯片10。钝化膜14可以形成在由硅(Si)制成的芯片主体11的元件形成表面11A上。绝缘膜(未示出)可以形成在芯片主体11的最外表面上。例如，绝缘膜可以由氮化硅膜或聚酰亚胺制成。钝化膜14可以具有允许焊盘13暴露的缺口。例如，焊盘13可以由铝制成。
在清洗晶片表面之后，可以通过氩反向溅射来去除焊盘13的表面氧化膜。接下来，如图21所示，可以通过溅射顺序地堆叠TiW/Cu堆叠膜15。例如，TiW的厚度可以是100nm。例如，铜(Cu)的厚度可以是200nm。TiW可以设置为用于抑制由于焊盘13的合金层以及稍后将形成的柱状金属层31的金属的形成而导致的电阻增加的目的。
随后，如图22所示，在晶片状态下，可以在半导体芯片10的前表面上通过旋涂形成抗蚀剂膜16。例如，抗蚀剂膜16的厚度可以是约70μm。
随后，如图23所示，可以通过使用诸如步进机或对准器的曝光机器，通过光刻法在形成包含焊料的电极30的位置处形成抗蚀剂缺口16A。当使用负性抗蚀剂时，可以使用允许曝光除了抗蚀剂缺口16A之外的区域的掩模进行曝光。此后，可以进行显影以形成抗蚀剂缺口16A。
随后，例如，可以通过浮渣去除工艺来清理残留在抗蚀剂缺口16A的底部中的抗蚀剂残留物。如图24所示，柱状金属层31可以通过电镀形成。在晶片状态下的半导体芯片10的外围部分中，抗蚀剂膜16的边缘可以预先切割约3mm。可以通过边缘切割部分提供电力以进行电镀。例如，可以形成直径为40μm并且高度为40μm的铜(Cu)层作为电镀膜。为了抑制稍后通过电镀形成的焊料的合金层以及柱状金属层31的过度生长，可以在通过电镀形成铜(Cu)层之后连续进行镍(Ni)电镀，以形成堆叠结构。在这种情况下，例如，铜(Cu)镀膜的厚度可以是35μm，并且镍(Ni)镀膜的厚度可以是例如5μm。
随后，如图25所示，焊料层32可以通过电镀在柱状金属层31上而堆叠。例如，电镀的厚度可以是26μm。例如，焊料的组成可以是Sn-Ag。焊料层32可以通过类似的制造方法利用可用于电镀的其它焊料材料形成。具有低熔点的焊料材料(例如，铟(In))的电镀使得可以降低组装工艺中的加热温度，并且减小组装期间的热应力。
随后，如图26所示，可以去除抗蚀剂膜16。可以利用用作掩模的柱状金属层31，通过湿蚀刻去除TiW/Cu堆叠膜15。氨过氧化氢水可以用于TiW蚀刻。柠檬酸和过氧化氢水的混合液可以用于Cu蚀刻。
随后，如图27所示，可以进行回流工艺以去除焊料层32的表面上的氧化物膜并且熔化焊料层32。实例可以包括利用焊剂涂覆晶片表面并且随后在回流炉中加热的方法，以及在甲酸气氛下在回流炉中加热的方法。例如，可以使用在甲酸气氛下将晶片加热至约250℃以去除焊料层32的表面氧化膜并且熔化焊料层32的方法。随后，可以进行水清洗处理以去除附接至表面的残留物或异物。随后，可以在晶片状态下将保护带附接至半导体芯片10的元件形成表面11A。随后，可以进行背面研磨至预定厚度，以将芯片主体11的厚度调节至适当的值。随后，可以利用切割胶带将芯片主体11固定至切割框架。在去除保护带之后，可以进行切割。因此，可以完成包括多个包含焊料的电极30的半导体芯片10。
在这种情况下，由熔点比构成焊料层32的焊料的熔点更高的金属制成的柱状金属层31的可能的优点可以是如下。当电极的大部分如现有的C4技术中由焊料制成时，由于在焊料熔化时将表面张力保持至最小的力的作用，焊料电极可能倾向于将自身保持为球形。为了在半导体芯片10与封装基板20之间提供用于注入底部填充树脂40的间隙，优选地，当电极的大部分由焊料制成时，制备具有大直径的焊料电极。因此，难以减小电极之间的间距。在本实施方式中，多个包含焊料的电极30可以具有柱状金属层31与焊料层32堆叠的结构。柱状金属层31在焊料的熔点下不会熔化。这使得可以减小多个包含焊料的电极30之间的电极间间距，同时在半导体芯片10与封装基板20之间提供足够的间隙G。
应当注意，制造多个包含焊料的电极30的前述方法可以应用于稍后描述的第六实施方式至第九实施方式。
在下文中，参考图28至图31，给出关于通过批量回流连接封装基板20与半导体芯片10的方法的描述。
首先，如图28所示，包含焊料的电极30A可以通过预先通过浸渍施加至包含焊料的电极30A的焊料层32的前端的焊剂(未示出)，而与作为连接目标的配线50A上的开口60A对准。
接下来，如图29所示，可以在适当的温度下施加适当的负荷，以将焊料层32压接至配线50A。在该阶段，焊料层32与配线50A的表面涂层52可以不完全合金化，而是可以利用焊剂材料的粘合性固定。
随后，如图30所示，可以进行回流炉中的加热，使得焊料层32与配线50A的表面涂层52合金化。在这种情况下，焊剂材料可以具有去除焊料层32的表面氧化膜的功能。
此外，在这种情况下，由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异，在包含焊料的电极30A与开口60A之间可能发生位置偏移。通常，封装基板20会具有较大的热膨胀系数。因此，利用如图1所示的封装基板20的平面配置，可能在图30的纸张的内侧或纸张的前方(即在开口60内的配线50的长度方向DL上)发生位置偏移。
这里，如第一实施方式中所描述，阻焊层24的开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，如图6所示，可以抑制焊料层32在阻焊层24上流动并且抑制使焊料层32与相邻配线50B短路。
应当注意，为了促进合金化，回流工艺可以多次进行。
随后，可以进行清理以去除焊剂材料。如图31所示，可以将底部填充树脂40注入至半导体芯片10与封装基板20之间的间隙中。随后，可以进行固化以修改和固化底部填充树脂40。例如，在注入底部填充树脂40时，封装基板20可以加热至约80℃。例如，在注入后，可以在150℃下进行后固化总共约1.5小时。
随后，在封装基板20的基板主体21的后表面21B上，焊剂可以转移至安装焊球23的位置。可以安装焊球23。可以进行用于球附接的回流工艺。结果，焊料层32可以再次熔化。在这种情况下，配线50的表面涂层52可以有助于抑制焊料层32与配线50的过度合金化，从而导致接合强度的降低。此外，关于在回流之后的冷却步骤中生成的热应力，可以增加配线50上的开口60的长度L，以扩大接合部分的面积。这使得可以提高机械强度。
在本实施方式中，可以使用焊剂暂时接合半导体芯片10与封装基板20。随后，可以进行回流加热。这使得半导体芯片10与封装基板20加热至相同的高温。因此，由于半导体芯片10的热膨胀系数与封装基板20的热膨胀系数的差异导致的位置偏移的量可能趋于是大的。然而，如第一实施方式中所描述，阻焊层24的开口60具有在开口60内的配线50的长度方向DL上伸长的平面形状。开口60的长度L根据封装基板20的热膨胀系数调节。因此，可以减轻开口60与包含焊料的电极30之间的位置偏移的影响，并且可以抑制相邻的配线50之间的短路。
此外，在本实施方式中，半导体芯片10可以在未固定状态下加热至等于或高于焊料的熔点的温度。因此，可以通过焊料的自对准效果来校正半导体芯片10的位置偏移或倾斜。因此，即使在多个包含焊料的电极30与多个配线50以窄间距排列的情况下，也可以提供高的对准精度。这允许生产具有甚至更小的变化，并且具有在包含焊料的电极30与配线50之间的接合部分的形状的稳定化。这导致产量和可靠性的提高。
此外，使用批量回流允许回流炉中的连续处理、最佳生产率以及更低的成本。
(第六实施方式)
(制造半导体器件的方法；局部回流的实例)
接下来，还参考图28、图30以及图31，使用称为热压缩(热压缩(ThermalCompression))的局部回流方法，给出封装基板20与半导体芯片10之间的连接的方法的描述。
首先，如图28所示，包含焊料的电极30A的焊料层32可以与作为连接目标的配线50A上的开口60A对准。
接下来，如图30所示，可以在适当的温度下施加适当的负载，以进行热压缩。在一个实例中，半导体芯片10和封装基板20可以预先加热至低于或等于焊料的熔点的约100℃。半导体芯片10可以被按压到封装基板20上，直到装置侧上的负载传感器检测到负载。在这种情况下，由于配线50成形为突起并且由硬质材料制成，所以可以赋予配线50破坏焊料层32的表面氧化膜的功能。
在检测到负载之后，固定半导体芯片10的工具的温度可以开始上升。可以调节工具的温度以允许焊料部分的有效温度超过焊料的熔点。在这种情况下，为了消除工具侧的热膨胀，可以指示装置操作以拉起半导体芯片10，从而不破坏接合部分。在执行调节以在半导体芯片10与封装基板20之间提供适当的间隙G之后，可以冷却工具以固化焊料层32并完成接合。在这种情况下，冷却也可能伴随着工具侧的收缩。因此，为了消除收缩，可以指示装置操作以按下半导体芯片10。在负载检测之后的步骤中，期望调节半导体芯片10与封装基板20之间的间隙G至尽可能恒定的值。
此外，当焊料层32加热至等于或高于焊料层32的熔点的温度时，为了进行最佳的接合，可以通过使用超声波或机械振动、或还原气体气氛(例如甲酸)另外改进以去除焊料层32的表面氧化膜。
随后，如图31所示，可以将底部填充树脂40注入到半导体芯片10与封装基板20之间。随后，可以进行固化以修改和固化底部填充树脂40。后续工艺可以与第五实施方式中的工艺相同。
与第五实施方式中所述的批量回流方法不同，使用所述的局部回流方法的一个优点是不需要允许半导体芯片10与封装基板20的温度相同。在本实施方式中，可以允许具有较大热膨胀系数的封装基板20的温度低于半导体芯片10的温度。这使得可以减小在焊料的固化中的冷却工艺中生成的热应力。因此，通过将局部回流方法与第一实施方式中所述的开口60组合，可以提供在倒装芯片安装中具有对抗热应力的甚至更高强度的接合结构。
本实施方式的效果可以如下。在多个包含焊料的电极30和多个配线50收缩以增加连接密度的情况下，通过批量回流方法的热处理可以引起生成甚至可以假设接合部分的断裂的这种大的热应力。因此，在本实施方式中，在一个优选实例中，在对准之后，可以加热支撑半导体芯片10的工具以执行热压缩。可以在不直接将具有较大热膨胀系数的封装基板20加热至等于或高于焊料的熔点的温度的情况下进行接合。因此，与批量回流方法相比，封装基板20的膨胀的量可以相对较小。因此，可以抑制在组装工艺中生成的热应力。在这种情况下，在用于球附接的回流工艺或用于二次安装的回流工艺中，半导体芯片10和封装基板20可以加热至相同的温度。然而，加热是在注入底部填充树脂40之后执行。因此，所生成的热应力的一部分可以由底部填充树脂40共享，使得可以减小施加至接合部分的应力。
(第七实施方式)
另外，在前述第5实施方式中，给出了对于包括使用焊剂进行暂时接合并且随后在回流炉中加热的方法。然而，可以利用其它技术，包括如在第六实施方式中所述的通过热压缩方法的暂时接合并且随后在回流炉中加热，以便进一步促进合金层的生长从而确保接合。
(第八实施方式)
此外，在前述第六实施方式中，已经给出了关于在接合工艺期间升高或降低支撑半导体芯片10的工具的温度的工艺的描述。然而，可以利用包括在工具侧的温度固定在等于或高于焊料的熔点的温度下的热压缩的技术。在这种情况下，难以通过焊料层32与配线50的接触来检测负载。因此，可以检测当柱状金属层31与阻焊层24接触时的负载。或者，可以检测当柱状金属层31与配线50接触时的负载，并且随后，可以拉起支撑半导体芯片10的工具，以形成期望的间隙G。另一方面，因为焊料层32保持熔化，该技术可以允许表面氧化物膜生长。因此，通过采取诸如在氮气气氛下接合的对策，可以得到更优的接合状态。
通过使用这种技术，可以消除升高或降低工具侧的温度的复杂工艺或由工具的热膨胀引起的精细间隙调节，同时享受局部回流的优点，诸如减小如在第六实施方式中所描述的热应力。因此，甚至可以更加减小装置成本或生产成本。
(第九实施方式)
(制造半导体器件的方法；其中预先在封装基板上提供底部填充树脂的实例)
图32至图34示出按照步骤的顺序示出了根据本公开的第九实施方式的制造半导体器件的方法。根据本实施方式的制造方法可以不同于根据前述第五实施方式的半导体器件的制造方法，因为底部填充树脂40可以预先提供在封装基板20上。
应当注意，给出关于通过根据本实施方式的制造方法制造如前述第一实施方式所述的半导体器件1的情况下的以下描述。然而，根据本实施方式的制造方法不仅可以应用于制造根据第一实施方式的半导体器件1的情况，而且可以应用于制造根据其他实施方式和变形例的半导体器件的情况。
首先，如图32所示，可以利用分配器将底部填充树脂40施加在封装基板20的基板主体21的前表面21A上。底部填充树脂40可以由处于液态的预涂底部填充材料(NCP)制成。例如，对于NCP可以使用NCP 5208(Henkel)。
接下来，如图33所示，包含焊料的电极30A可以与作为连接目标的配线50A上的开口60A对准。
随后，如图34所示，可以以与第六实施方式类似的方式进行焊料层32与配线50的接合，同时保持合适的温度和工具位置。此时的加热可以引起底部填充树脂40固化。
在一个实例中，可以在70℃的恒定温度下加热封装基板20。半导体芯片10可以被按压到封装基板20上，直至在工具侧上检测到50N的负载。可以将温度升至240℃，并且随后保持2.8秒以执行暂时固化。随后，可以在150℃下进行约1.5小时的后固化。因此，可以完成固化。
根据本实施方式的制造方法的可能的优点可以是如下。在具有以窄间距排列的多个包含焊料的电极30(柱状金属层31)的结构中，与现有C4类型的倒装芯片连接相比，难以在半导体芯片10与封装基板20之间提供宽间隙G。一个原因可能是因为当通过电镀形成柱状金属层31时，抗蚀剂缺口16A的纵横比变大。这导致难以通过电镀填充抗蚀剂缺口16A。因此，如本实施方式中那样使用预涂底部填充树脂40，即使在柱状金属层31的高度小的情况下，也使得可以利用底部填充树脂40填充半导体芯片10与封装基板20之间的间隙G。此外，由于可以在接合工艺的冷却阶段开始底部填充树脂40的固化，所以不仅可以通过焊料层32与配线50之间的接合部分而且可以通过底部填充树脂40共享并且接收热应力。这使得可以减少小由包含焊料的电极30与配线50之间的接合部分接收的热应力，并且甚至更加提高半导体器件1的产量和可靠性。
如所描述的，在本实施方式中，可以在封装基板20上提供底部填充树脂40，并且随后可以进行接合。因此，与如第五实施方式或第六实施方式中所述的热压缩工艺相比，可以减小施加至接合部分的应力。
在一个具体实例中，可以将液态的底部填充树脂40施加至封装基板20。随后，可以对半导体芯片10进行加热和压接。在底部填充树脂40几乎固化之后，可以从工具松开半导体芯片10。利用该制造方法，底部填充树脂40可以在生成热应力的冷却工艺中开始固化。因此，生成的热应力可以通过包含焊料的电极30与配线50之间的接合部分以及通过底部填充树脂40共享和接收。这使得可以减小施加至接合部分的应力。因此，可以实现多个包含焊料的电极30和多个配线50的进一步小型化，并且以高产量和高可靠性提供甚至更高密度的倒装芯片半导体器件1。
(其他效果)
已经对以上提及的实例实施方式及其效果进行了描述。前述效果不限于如第一实施方式或第二实施方式中那样安装作为单个主体的半导体芯片10的倒装芯片半导体器件。例如，如同第三实施方式中，可以通过其中多个存储器封装和半导体芯片10安装在一片封装基板20上的MCM(多芯片模块)结构来产生相同的效果。
此外，如第四实施方式中，在半导体芯片10倒装芯片连接至封装基板20并且通过模制树脂80密封的结构中，由于模制树脂80的固化收缩，在包含焊料的电极30与配线50之间的接合部分中生成的应倾向于更大。这同样适用于如变形例4-1中描述的结构，其中作为裸芯片的半导体芯片90可以安装在半导体芯片10的后表面上，通过引线接合连接至封装基板20，并且通过模制树脂80密封。在这种结构中，如前述实例实施方式中，通过采用具有最优强度的接合结构，可以获得甚至更高的效果。
此外，如在变形例4-2中，在其中额外的半导体封装100可以进一步安装在半导体器件1的半导体芯片10上的PoP(封装上封装)结构中产生的效果没有差别。
虽然已经通过给出以上提及的实例实施方式进行了描述，但是本公开的内容不限于以上提及的实例实施方式，并且可以以各种方式修改。
例如，前述实例实施方式中描述的层的形状、材料和厚度或沉积方法或其他方法不限于以上所例示的，而是可以采用其他形状、材料和厚度或其他沉积方法。
应当注意，本文中描述的效果仅是示例性的而不是限制性的，并并且本公开的效果可以是其他效果或可以进一步包括其他效果。
本技术的内容可以具有以下配置。
(1)
一种半导体器件，包括：
半导体芯片；以及
安装有半导体芯片的封装基板，
其中，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，
封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上，
阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口，以及
开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
(2)
根据(1)的半导体器件，
其中，多个包含焊料的电极设置在半导体芯片的外围部分中，
封装基板包括在基板主体的中心部分中的芯片安装区域，
多个配线从芯片安装区域的外围部分向基板主体的外侧或内侧延伸，并且在芯片安装区域的每一侧彼此平行地布置。
(3)
根据(1)或(2)的半导体器件，
其中，开口允许暴露开口内的配线的上表面以及侧表面在高度方向上的部分或全部，以及
多个包含焊料的电极中的每一个覆盖开口内的配线的暴露部分。
(4)
根据(3)的半导体器件，
其中，开口内的阻焊层的厚度比除了基板主体的前表面当中的开口之外的区域中的阻焊层的厚度薄。
(5)
根据(4)的半导体器件，
其中，阻焊层允许暴露开口内的配线的上表面以及侧表面在高度方向上的部分或全部，以及
阻焊层覆盖除了基板主体的前表面当中的开口之外的区域中的多个配线中的每一个的上表面以及侧表面在高度方向上的全部。
(6)
根据(1)至(5)中任一项的半导体器件，
其中，多个包含焊料的电极中的每一个按从布置有芯片主体的一侧的顺序包括柱状金属层和焊料层，以及
柱状金属层由熔点比构成焊料层的焊料的熔点高的金属制成。
(7)
根据(6)的半导体器件，
其中，柱状金属层的高度大于焊料层的高度。
(8)
根据(6)或(7)的半导体器件，
其中，焊料层的体积大于开口的体积。
(9)
根据(1)至(8)中任一项的半导体器件，
其中，开口的长度满足表达式1
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
(在表达式1中，L表示开口的长度(mm)，a表示封装基板的等效热膨胀系数(ppm/℃)，D表示从封装基板的中心到开口的中心的距离(mm)，T表示焊料的熔点(℃)，以及d表示多个包含焊料的电极中的每一个的直径)。
(10)
根据(1)至(9)中任一项的半导体器件，
其中，开口具有在开口内的配线的长度方向上伸长的椭圆的平面形状。
(11)
根据(1)至(10)中任一项的半导体器件，
其中，在开口内，多个配线中的每一个包括加宽部分。
(12)
根据(1)至(10)中任一项的半导体器件，
其中，在开口内，多个配线中的每一个具有断裂。
(13)
根据(1)至(10)中任一项的半导体器件，
其中，开口具有倾斜切口，以及
相邻的开口布置为倾斜切口彼此面对。
(14)
根据(1)至(13)中任一项的半导体器件，
其中，多个配线中的每一个包括：
由铜(Cu)作为主要成分制成的金属配线层；以及
表面涂层，覆盖金属配线层的表面当中的暴露在开口中的区域。
(15)
根据(14)的半导体器件，
其中，表面涂层包括Ni-Au镀层或Ni-Pd-Au镀层。
(16)
根据(6)至(9)中任一项的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜，以及
焊料层由锡(Sn)或Sn-Ag制成。
(17)
根据(6)至(9)中任一项的半导体器件，
其中，柱状金属层由铜(Cu)制成，或者包括铜(Cu)和镍(Ni)的堆叠膜，以及
焊料层由铟(In)或In-Ag制成。
(18)
一种制造半导体器件的方法，该方法包括：
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，并且封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
将半导体芯片暂时接合至封装基板；
通过回流加热将多个包含焊料的电极连接至多个配线；以及
在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂，
其中，阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口，以及
开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
(19)
一种制造半导体器件的方法，该方法包括：
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极，封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
通过在等于或高于焊料的熔点的温度下加热半导体芯片，并通过将半导体芯片压接至封装基板，将多个包含焊料的电极连接至多个配线；以及
在半导体芯片与封装基板之间注入底部填充树脂，并且固化底部填充树脂，
其中，阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口，以及
开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
(20)
一种制造半导体器件的方法，该方法包括：
在封装基板上提供底部填充树脂，封装基板包括基板主体、多个配线以及阻焊层，多个配线和阻焊层设置在基板主体的前表面上；
将半导体芯片与封装基板对准，半导体芯片包括芯片主体以及设置在芯片主体的元件形成表面上的多个包含焊料的电极；以及
通过在等于或高于焊料的熔点的温度下加热半导体芯片，并且通过将半导体芯片压接至封装基板，将多个包含焊料的电极连接至多个配线，同时固化底部填充树脂，
其中，阻焊层作为连续层设置在基板主体的前表面上和多个配线上，并且阻焊层在多个配线中的每一个上具有开口，以及
开口具有在开口内的配线的长度方向上伸长的平面形状，开口的长度根据封装基板的热膨胀系数调节。
本申请要求于2014年6月27日提交的日本优先权专利申请JP2014-132334的权益，其全部内容通过引证结合于此。
本领域技术人员应当理解，根据设计要求和其他因素，可以出现各种修改、组合、子组合以及替换，只要它们在所附权利要求或其等同物的范围内。

Claims (20)

1.一种半导体器件，包括：
半导体芯片；以及
封装基板，所述封装基板上安装有所述半导体芯片，
其中，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，
所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的前表面上，
所述阻焊层作为连续层设置在所述基板主体的前表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有开口，以及
所述开口具有在所述开口内的配线的长度方向上伸长的平面形状，所述开口的长度根据所述封装基板的热膨胀系数调节。
2.根据权利要求1所述的半导体器件，
其中，所述多个包含焊料的电极设置在所述半导体芯片的外围部分中，
所述封装基板包括在所述基板主体的中心部分中的芯片安装区域，
所述多个配线从所述芯片安装区域的外围部分向所述基板主体的外侧或内侧延伸，并且在所述芯片安装区域的每一侧彼此平行地布置。
3.根据权利要求1所述的半导体器件，
其中，所述开口允许暴露所述开口内的所述配线的上表面以及侧表面在高度方向上的部分或全部，以及
所述多个包含焊料的电极中的每一个覆盖所述开口内的所述配线的暴露部分。
4.根据权利要求3所述的半导体器件，
其中，所述开口内的所述阻焊层的厚度比除了所述基板主体的前表面当中的所述开口之外的区域中的所述阻焊层的厚度薄。
5.根据权利要求4所述的半导体器件，
其中，所述阻焊层允许暴露所述开口内的所述配线的所述上表面以及所述侧表面在高度方向上的部分或全部，以及
所述阻焊层覆盖除了所述基板主体的前表面当中的所述开口之外的区域中的多个所述配线中的每一个的所述上表面以及所述侧表面在高度方向上的全部。
6.根据权利要求1所述的半导体器件，
其中，所述多个包含焊料的电极中的每一个从布置有所述芯片主体的一侧依次包括柱状金属层和焊料层，以及
所述柱状金属层由熔点比构成所述焊料层的焊料的熔点高的金属制成。
7.根据权利要求6所述的半导体器件，
其中，所述柱状金属层的高度大于所述焊料层的高度。
8.根据权利要求6所述的半导体器件，
其中，所述焊料层的体积大于所述开口的体积。
9.根据权利要求1所述的半导体器件，
其中，所述开口的长度满足表达式1
L>(a-3.5)*D*(T-25)*10-6+d...表达式1
在表达式1中，L表示所述开口的长度mm，a表示所述封装基板的等效热膨胀系数ppm/℃，D表示从所述封装基板的中心到所述开口的中心的距离mm，T表示所述焊料的熔点℃，以及d表示所述多个包含焊料的电极中的每一个的直径mm。
10.根据权利要求1所述的半导体器件，
其中，所述开口具有在所述开口内的所述配线的长度方向上伸长的椭圆的平面形状。
11.根据权利要求1所述的半导体器件，
其中，在所述开口内，所述多个配线中的每一个包括加宽部分。
12.根据权利要求1所述的半导体器件，
其中，在所述开口内，所述多个配线中的每一个具有断裂。
13.根据权利要求1所述的半导体器件，
其中，所述开口具有倾斜切口，以及
相邻的所述开口布置有彼此面对的所述倾斜切口。
14.根据权利要求1所述的半导体器件，
其中，所述多个配线中的每一个包括：
由铜Cu作为主要成分制成的金属配线层；以及
表面涂层，覆盖所述金属配线层的表面当中的暴露在所述开口中的区域。
15.根据权利要求14所述的半导体器件，
其中，所述表面涂层包括Ni-Au镀层或Ni-Pd-Au镀层。
16.根据权利要求6所述的半导体器件，
其中，所述柱状金属层由铜Cu制成，或者包括铜Cu和镍Ni的堆叠膜，以及
所述焊料层由锡Sn或Sn-Ag制成。
17.根据权利要求6所述的半导体器件，
其中，所述柱状金属层由铜Cu制成，或者包括铜Cu和镍Ni的堆叠膜，以及
所述焊料层由铟In或In-Ag制成。
18.一种制造半导体器件的方法，所述方法包括以下步骤：
将半导体芯片与封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，并且所述封装基板包括基板主体、多个配线以及阻焊层，多个所述配线和所述阻焊层设置在所述基板主体的前表面上；
将所述半导体芯片暂时接合至所述封装基板；
通过回流加热将所述多个包含焊料的电极连接至所述多个配线；以及
在所述半导体芯片与所述封装基板之间注入底部填充树脂，并且固化所述底部填充树脂，
其中，所述阻焊层作为连续层设置在所述基板主体的前表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有开口，以及
所述开口具有在所述开口内的配线的长度方向上伸长的平面形状，所述开口的长度根据所述封装基板的热膨胀系数调节。
19.一种制造半导体器件的方法，所述方法包括以下步骤：
将半导体芯片与封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和所述阻焊层设置在所述基板主体的前表面上；
通过在等于或高于焊料的熔点的温度下加热所述半导体芯片，并通过将所述半导体芯片压接至所述封装基板，将所述多个包含焊料的电极连接至所述多个配线；以及
在所述半导体芯片与所述封装基板之间注入底部填充树脂，并且固化所述底部填充树脂，
其中，所述阻焊层作为连续层设置在所述基板主体的前表面和所述多个配线上，并且所述阻焊层在多个所述配线中的每一个上具有开口，以及
所述开口具有在所述开口内的配线的长度方向上伸长的平面形状，所述开口的长度根据所述封装基板的热膨胀系数调节。
20.一种制造半导体器件的方法，所述方法包括以下步骤：
在封装基板上提供底部填充树脂，所述封装基板包括基板主体、多个配线以及阻焊层，所述多个配线和阻焊层设置在所述基板主体的前表面上；
将半导体芯片与所述封装基板对准，所述半导体芯片包括芯片主体以及设置在所述芯片主体的元件形成表面上的多个包含焊料的电极；以及
通过在等于或高于焊料的熔点的温度下加热所述半导体芯片，并且通过将所述半导体芯片压接至所述封装基板，将所述多个包含焊料的电极连接至所述多个配线，同时固化所述底部填充树脂，
其中，所述阻焊层作为连续层设置在所述基板主体的前表面和所述多个配线上，并且所述阻焊层在所述多个配线中的每一个上具有开口，以及
所述开口具有在所述开口内的配线的长度方向上伸长的平面形状，所述开口的长度根据所述封装基板的热膨胀系数调节。
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