JPWO2015198836A1 - 半導体装置およびその製造方法 - Google Patents
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- H01L2224/13001—Core members of the bump connector
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13609—Indium [In] as principal constituent
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- H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13611—Tin [Sn] as principal constituent
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- H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13639—Silver [Ag] as principal constituent
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract
Description
1.第1の実施の形態(半導体装置;ソルダレジスト層の開口の平面形状を略長方形とし、開口の長さを、パッケージ基板の熱膨張係数に応じて調整する例)
2.変形例1−1(開口の平面形状を楕円形とする例)
3.変形例1−2(開口内において、配線に拡幅部を設ける例)
4.変形例1−3(開口内において、配線に途切れ部を設ける例)
5.変形例1−4(二つの開口の角部に斜め切欠き部を設け、その二つの開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例)
6.変形例1−5(二つの開口の辺に斜め切欠き部を設け、その二つの開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例)
7.第2の実施の形態(半導体装置;開口内におけるソルダレジスト層の厚みを、基板本体の表面のうち開口以外の領域におけるソルダレジスト層の厚みよりも小さくする例)
8.第3の実施の形態(半導体装置;MCM(Multi Chip Module )の例)
9.第4の実施の形態(半導体装置;モールド樹脂で封止する例)
10.第5の実施の形態(半導体装置の製造方法;フラックスを用いて仮付けしたのち一括リフローを行う例)
11.第6の実施の形態(半導体装置の製造方法;ローカルリフローの例)
12.第7の実施の形態(半導体装置の製造方法;熱圧着により仮付けを行う例)
13.第8の実施の形態(半導体装置の製造方法;ツール側の温度を固定して熱圧着を行う例)
14.第9の実施の形態(半導体装置の製造方法;予めパッケージ基板の上にアンダーフィル樹脂を供給する例)
図1は、本開示の第1の実施の形態に係る半導体装置の全体構成を概略的に表したものであり、図2は、この半導体装置のII−II線における断面構成を概略的に表したものである。半導体装置1は、例えば、半導体チップ10とパッケージ基板20とを、はんだを含む複数の電極30により接続したフリップチップ型半導体装置である。半導体チップ10とパッケージ基板20との間には、アンダーフィル樹脂40が設けられている。
(式1において、Lは、開口60の長さ(mm)、aは、パッケージ基板20の等価熱膨張係数(ppm/℃)、Dは、開口60の中心のパッケージ基板20の中心からの距離(mm)、Tは、はんだの融点(℃)、dは、はんだを含む電極30の径をそれぞれ表す。)
(開口の平面形状を楕円形とする例)
図7は、変形例1−1に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の配線50(50A,50B)のチップ配設領域20Aの外周部近傍における平面構成を表している。なお、図7の上面図では、わかりやすくするために半導体チップ10およびアンダーフィル樹脂40を省略しているが、半導体チップ10は、点線で表した半導体チップ10のチップ外形線10Aよりも左側の領域に配置されている。
(開口内において、配線に拡幅部を設ける例)
図9は、変形例1−2に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の配線50(50A,50B)のチップ配設領域20Aの外周部近傍における平面構成を表している。なお、図9の上面図では、わかりやすくするために半導体チップ10、はんだを含む複数の電極30およびアンダーフィル樹脂40を省略しているが、半導体チップ10は、点線で表した半導体チップ10のチップ外形線10Aよりも左側の領域に配置されている。また、図9では、はんだを含む複数の電極30の実装位置を点線で表している。
(開口内において、配線に途切れ部を設ける例)
図10は、変形例1−3に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の配線50(50A,50B)のチップ配設領域20Aの外周部近傍における平面構成を表している。なお、図10の上面図では、わかりやすくするために半導体チップ10、はんだを含む複数の電極30およびアンダーフィル樹脂40を省略しているが、半導体チップ10は、点線で表した半導体チップ10のチップ外形線10Aよりも左側の領域に配置されている。また、図10では、はんだを含む複数の電極30の実装位置を点線で表している。
(二つの開口の角部に斜め切欠き部を設け、その二つの開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例)
図12は、変形例1−4に係る半導体装置の一部を拡大して表す上面図であり、具体的には、隣接する二本の配線50(50A,50B)のチップ配設領域20Aの外周部近傍における平面構成を表している。なお、図12の上面図では、わかりやすくするために半導体チップ10、はんだを含む複数の電極30およびアンダーフィル樹脂40を省略しているが、半導体チップ10は、点線で表した半導体チップのチップ外形線10Aよりも左側の領域に配置されている。
(二つの開口の辺に斜め切欠き部を設け、その二つの開口を、斜め切欠き部どうしを向かい合わせて隣接配置する例)
(半導体装置;開口内におけるソルダレジスト層の厚みを、基板本体の表面のうち開口以外の領域におけるソルダレジスト層の厚みよりも小さくする例)
図14は、本開示の第2の実施の形態に係る半導体装置の一部を拡大して表したものであり、具体的には、隣接する二本の配線50(50A,50B)のチップ配設領域20Aの外周部近傍における断面構成を表している。
(半導体装置;MCM(Multi Chip Module )の例)
図15は、本開示の第3の実施の形態に係る半導体装置の全体構成を概略的に表したものである。図16は、この半導体装置のXVI−XVI線における断面構成を概略的に表したものである。上記第1の実施の形態では半導体装置1が半導体チップ10単体のLSIパッケージである場合について説明したのに対し、本実施の形態の半導体装置3は、例えば、MCM(Multi Chip Module )への適用例である。このことを除いては、本実施の形態の半導体装置3は、上記第1の実施の形態の半導体装置1と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
(半導体装置;モールド樹脂で封止する例)
図17は、本開示の第4の実施の形態に係る半導体装置の全体構成を概略的に表したものである。この半導体装置4は、上記第1の実施の形態で説明した半導体装置1を、モールド樹脂80で封止した構成を有している。半導体装置1をモールド樹脂80で封止することによって、半導体チップ10の裏面およびパッケージ基板20の基板本体21の表面21Aが保護される。従って、ハンドリングが容易になり、外部からの衝撃に強いフリップチップ型半導体装置4を実現することが可能となる。
また、図18に示したように、モールド樹脂80の内部に、半導体チップ10とは異なる半導体チップ90が積層されている半導体装置4Aにおいても、上記の効果を発揮することが可能である。半導体チップ90は、例えばチップ本体91を有している。チップ本体91は、ワイヤ92によりパッケージ基板20に接続されている。
更に、図19に示したように、第1の実施の形態で説明した半導体装置1の半導体チップ10の上に、更に他の半導体パッケージ100が積層されているPoP(Package on Package)型の半導体装置4Bでも、上記と同様の効果を得ることが可能である。
(半導体装置の製造方法;一括リフローの例)
図20ないし図27、および図28ないし図31は、本開示の第5の実施の形態に係る半導体装置の製造方法を工程順に表したものである。
(半導体装置の製造方法;ローカルリフローの例)
次に、同じく図28、図30および図31を参照して、パッケージ基板20と半導体チップ10との、サーマルコンプレッション(Thermal Compression )と呼ばれるローカルリフロー工法を用いた接続方法について説明する。
なお、上記第5の実施の形態では、フラックスによる仮付け後にリフロ炉で加熱する方法を説明したが、第6の実施の形態で説明したような熱圧着工法によって仮付けを行った後に、リフロ炉で加熱を行い、より合金層の成長を進めて確実に接合する手法を用いてもよい。
また、上記第6の実施の形態では、接合プロセス中に半導体チップ10を保持するツール側の温度を昇温/冷却させるプロセスを説明した。しかしながら、ツール側の温度をはんだ融点以上に固定した状態で熱圧着する工法を用いてもよい。この場合には、はんだ層32と配線50との接触によって荷重を検出することが難しいので、柱状金属層31がソルダレジスト層24と接触する際の荷重を検出する、または柱状金属層31が配線50と接触するときの荷重を検出し、その後所望のギャップGを形成するように、半導体チップ10を保持するツールを引き上げる。ただし、はんだ層32が溶融した状態のままで保持されるため、表面の酸化膜が成長する。よって窒素雰囲気下で接合を行う等の対策を行うことによって、より良い接合状態を得ることが可能となる。
(半導体装置の製造方法;予めパッケージ基板の上にアンダーフィル樹脂を供給する例)
図32ないし図34は、本開示の第9の実施の形態に係る半導体装置の製造方法を工程順に表したものである。本実施の形態の製造方法は、先にアンダーフィル樹脂40をパッケージ基板20上に供給するようにしたことにおいて上記第5の実施の形態に係る半導体装置の製造方法と異なるものである。
以上、各実施の形態およびその効果について説明した。以上の効果は、第1または第2の実施の形態のように単体の半導体チップ10を実装したフリップチップ型半導体装置に限られない。例えば、第3の実施の形態のように複数のメモリパッケージと半導体チップ10とが一枚のパッケージ基板20に実装された、MCM(Multi Chip Module )構造でも同じ効果を発揮することが可能である。
(1)
半導体チップと、前記半導体チップが配設されるパッケージ基板とを備え、
前記半導体チップは、チップ本体と、前記チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有し、
前記パッケージ基板は、基板本体と、前記基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有し、
前記ソルダレジスト層は、前記基板本体の表面および前記複数の配線の上に連続層として設けられると共に、前記複数の配線の各々の上に開口を有し、
前記開口は、前記開口内の前記配線の長手方向に長い平面形状を有し、前記開口の長さは、前記パッケージ基板の熱膨張係数に応じて調整されている
半導体装置。
(2)
前記はんだを含む複数の電極は、前記半導体チップの外周部に設けられ、
前記パッケージ基板は、前記基板本体の中央部にチップ配設領域を有し、
前記複数の配線は、前記チップ配設領域の外周部から前記基板本体の外側または内側に向かって伸びていると共に前記チップ配設領域の各辺において互いに平行に配置されている
前記(1)記載の半導体装置。
(3)
前記開口は、前記開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々は、前記開口内の前記配線の露出した部分を被覆している
前記(1)または(2)記載の半導体装置。
(4)
前記開口内における前記ソルダレジスト層の厚みは、前記基板本体の表面のうち前記開口以外の領域における前記ソルダレジスト層の厚みよりも小さい
前記(3)記載の半導体装置。
(5)
前記ソルダレジスト層は、前記開口内の前記配線の上面および側面の高さ方向一部を露出させ、前記基板本体の表面のうち前記開口以外の領域では前記複数の配線の各々の上面および側面の高さ方向全部を被覆している
前記(4)記載の半導体装置。
(6)
前記はんだを含む複数の電極の各々は、前記チップ本体の側から、柱状金属層と、はんだ層とを順に有し、
前記柱状金属層は、前記はんだ層を構成するはんだよりも高い融点をもつ金属により構成されている
前記(1)ないし(5)のいずれか1項に記載の半導体装置。
(7)
前記柱状金属層の高さは、前記はんだ層の高さよりも大きい
前記(6)記載の半導体装置。
(8)
前記はんだ層の体積は、前記開口の容積よりも大きい
前記(6)または(7)記載の半導体装置。
(9)
前記開口の長さは、以下の式1を満たす
L>(a−3.5)*D*(T−25)*10-6+d ・・・式1
(式1において、Lは、前記開口の長さ(mm)、aは、前記パッケージ基板の等価熱膨張係数(ppm/℃)、Dは、前記開口の中心の前記パッケージ基板の中心からの距離(mm)、Tは、前記はんだの融点(℃)、dは、前記はんだを含む複数の電極の各々の径をそれぞれ表す。)
前記(1)ないし(8)のいずれか1項に記載の半導体装置。
(10)
前記開口は、前記開口内の前記配線の長手方向に長い楕円形の平面形状を有する
前記(1)ないし(9)のいずれか1項に記載の半導体装置。
(11)
前記複数の配線の各々は、前記開口内に拡幅部を有する
前記(1)ないし(10)のいずれか1項に記載の半導体装置。
(12)
前記複数の配線の各々は、前記開口内に途切れ部を有する
前記(1)ないし(10)のいずれか1項に記載の半導体装置。
(13)
前記開口は、斜め切欠き部を有し、
隣り合う前記開口は、前記斜め切欠き部どうしを向かい合わせて配置されている
前記(1)ないし(10)のいずれか1項に記載の半導体装置。
(14)
前記複数の配線の各々は、
主として銅(Cu)により構成された金属配線層と、
前記金属配線層の表面のうち前記開口内に露出した領域を覆う表面被膜と
を有する前記(1)ないし(13)のいずれか1項に記載の半導体装置。
(15)
前記表面被膜は、Ni−Auめっき層またはNi−Pd−Auめっき層により構成されている
前記(14)記載の半導体装置。
(16)
前記柱状金属層は、銅(Cu)または銅(Cu)とニッケル(Ni)との積層膜により構成され、
前記はんだ層は、スズ(Sn)またはSn−Agにより構成されている
前記(6)ないし(9)のいずれか1項に記載の半導体装置。
(17)
前記柱状金属層は、銅(Cu)または銅(Cu)とニッケル(Ni)との積層膜により構成され、
前記はんだ層は、インジウム(In)またはIn−Agにより構成されている
前記(6)ないし(9)のいずれか1項に記載の半導体装置。
(18)
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して仮付けすることと、
リフロ加熱により前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。
(19)
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。
(20)
基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板の上に、アンダーフィル樹脂を供給することと、
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、前記パッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続すると共に、前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。
Claims (20)
- 半導体チップと、前記半導体チップが配設されるパッケージ基板とを備え、
前記半導体チップは、チップ本体と、前記チップ本体の素子形成面に設けられたはんだを含む複数の電極とを有し、
前記パッケージ基板は、基板本体と、前記基板本体の表面に設けられた複数の配線およびソルダレジスト層とを有し、
前記ソルダレジスト層は、前記基板本体の表面および前記複数の配線の上に連続層として設けられると共に、前記複数の配線の各々の上に開口を有し、
前記開口は、前記開口内の前記配線の長手方向に長い平面形状を有し、前記開口の長さは、前記パッケージ基板の熱膨張係数に応じて調整されている
半導体装置。 - 前記はんだを含む複数の電極は、前記半導体チップの外周部に設けられ、
前記パッケージ基板は、前記基板本体の中央部にチップ配設領域を有し、
前記複数の配線は、前記チップ配設領域の外周部から前記基板本体の外側または内側に向かって伸びていると共に前記チップ配設領域の各辺において互いに平行に配置されている
請求項1記載の半導体装置。 - 前記開口は、前記開口内の前記配線の上面および側面の高さ方向の一部または全部を露出させ、
前記はんだを含む複数の電極の各々は、前記開口内の前記配線の露出した部分を被覆している
請求項1記載の半導体装置。 - 前記開口内における前記ソルダレジスト層の厚みは、前記基板本体の表面のうち前記開口以外の領域における前記ソルダレジスト層の厚みよりも小さい
請求項3記載の半導体装置。 - 前記ソルダレジスト層は、前記開口内の前記配線の上面および側面の高さ方向一部を露出させ、前記基板本体の表面のうち前記開口以外の領域では前記複数の配線の各々の上面および側面の高さ方向全部を被覆している
請求項4記載の半導体装置。 - 前記はんだを含む複数の電極の各々は、前記チップ本体の側から、柱状金属層と、はんだ層とを順に有し、
前記柱状金属層は、前記はんだ層を構成するはんだよりも高い融点をもつ金属により構成されている
請求項1記載の半導体装置。 - 前記柱状金属層の高さは、前記はんだ層の高さよりも大きい
請求項6記載の半導体装置。 - 前記はんだ層の体積は、前記開口の容積よりも大きい
請求項6記載の半導体装置。 - 前記開口の長さは、以下の式1を満たす
L>(a−3.5)*D*(T−25)*10-6+d ・・・式1
(式1において、Lは、前記開口の長さ(mm)、aは、前記パッケージ基板の等価熱膨張係数(ppm/℃)、Dは、前記開口の中心の前記パッケージ基板の中心からの距離(mm)、Tは、前記はんだの融点(℃)、dは、前記はんだを含む複数の電極の各々の径をそれぞれ表す。)
請求項1記載の半導体装置。 - 前記開口は、前記開口内の前記配線の長手方向に長い楕円形の平面形状を有する
請求項1記載の半導体装置。 - 前記複数の配線の各々は、前記開口内に拡幅部を有する
請求項1記載の半導体装置。 - 前記複数の配線の各々は、前記開口内に途切れ部を有する
請求項1記載の半導体装置。 - 前記開口は、斜め切欠き部を有し、
隣り合う前記開口は、前記斜め切欠き部どうしを向かい合わせて配置されている
請求項1記載の半導体装置。 - 前記複数の配線の各々は、
主として銅(Cu)により構成された金属配線層と、
前記金属配線層の表面のうち前記開口内に露出した領域を覆う表面被膜と
を有する請求項1記載の半導体装置。 - 前記表面被膜は、Ni−Auめっき層またはNi−Pd−Auめっき層により構成されている
請求項14記載の半導体装置。 - 前記柱状金属層は、銅(Cu)または銅(Cu)とニッケル(Ni)との積層膜により構成され、
前記はんだ層は、スズ(Sn)またはSn−Agにより構成されている
請求項6記載の半導体装置。 - 前記柱状金属層は、銅(Cu)または銅(Cu)とニッケル(Ni)との積層膜により構成され、
前記はんだ層は、インジウム(In)またはIn−Agにより構成されている
請求項6記載の半導体装置。 - チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して仮付けすることと、
リフロ加熱により前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。 - チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続することと、
前記半導体チップと前記パッケージ基板との間にアンダーフィル樹脂を注入したのち前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。 - 基板本体の表面に複数の配線およびソルダレジスト層を有するパッケージ基板の上に、アンダーフィル樹脂を供給することと、
チップ本体の素子形成面にはんだを含む複数の電極を有する半導体チップを、前記パッケージ基板に対して位置決めすることと、
前記半導体チップを前記パッケージ基板に対して前記はんだの融点以上に加熱および圧着することにより前記はんだを含む複数の電極と前記複数の配線とを接続すると共に、前記アンダーフィル樹脂を硬化させることと
を含み、
前記ソルダレジスト層を、前記基板本体の表面および前記複数の配線の上に連続層として設けると共に、前記複数の配線の各々の上に開口を設け、
前記開口を、前記開口内の前記配線の長手方向に長い平面形状とし、前記開口の長さを、前記パッケージ基板の熱膨張係数に応じて調整する
半導体装置の製造方法。
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