JP2003174116A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003174116A
JP2003174116A JP2002260182A JP2002260182A JP2003174116A JP 2003174116 A JP2003174116 A JP 2003174116A JP 2002260182 A JP2002260182 A JP 2002260182A JP 2002260182 A JP2002260182 A JP 2002260182A JP 2003174116 A JP2003174116 A JP 2003174116A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor device
solder
laminated
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002260182A
Other languages
English (en)
Other versions
JP3906130B2 (ja
Inventor
Yasunari Ukita
康成 浮田
Naotake Watanabe
尚威 渡邉
Ikuo Mori
郁夫 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002260182A priority Critical patent/JP3906130B2/ja
Publication of JP2003174116A publication Critical patent/JP2003174116A/ja
Application granted granted Critical
Publication of JP3906130B2 publication Critical patent/JP3906130B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】半導体素子のサイズと略同等のサイズで、か
つ、放熱効率が良好な半導体装置の製造方法を提供する
こと。 【解決手段】半導体ウエハ12の一側面にはんだシート
5を介して金属板6と積層させた後、減圧プレスにより
一体化して積層体ウエハ7を形成する積層体ウエハ形成
工程と、積層体ウエハ7をダイシングして個片の積層体
チップ7aを形成するダイシング工程とを備えている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に放熱構造を有するものに関する。
【0002】
【従来の技術】通常、半導体装置は、半導体素子をリー
ドフレーム上にダイマウントするダイマウント工程と、
半導体素子の電極とリードフレームの電極とを金属ワイ
ヤにより結線する結線工程とを経て製造されている。
【0003】図8は上述したダイマウント工程としては
んだ蒸着法を用いた場合の半導体装置の製造方法の概要
を示す図である。すなわち、半導体ウエハ52の裏面5
2aにはんだ51を蒸着して分離前の半導体素子53を
形成する。そして、所定の位置でダイシングすることで
個別の半導体素子53を形成する。その後、半導体素子
53をリードフレーム54上に金属ワイヤ55により半
導体素子53の電極とリードフレーム54とを接続して
半導体装置56を形成している。
【0004】また、図9はダイマウント工程としてはん
だプリコート法を用いた場合の半導体装置の製造方法の
概要を示す図である。すなわち、リードフレーム54上
に溶融したはんだ51を供給し、半導体ウエハ52をダ
イシングして形成した個別の半導体素子53を、溶融は
んだ51上にスクラブマウントする。その後、金属ワイ
ヤ55により半導体素子53の電極とリードフレーム5
4とを接続する結線工程を行い、半導体装置56を形成
している。スクラブマウントとは、半導体素子53とリ
ードフレーム54とを擦り合わせることで、溶融はんだ
51を塗り広げて接合することをいう。
【0005】
【発明が解決しようとする課題】上述した半導体装置の
製造方法にあっては次のような問題があった。すなわ
ち、ワイヤボンディングを用いた場合には、半導体素子
をリードフレーム上にダイマウントした後、金属ワイヤ
とリードフレームとの結線を行うことになる。このた
め、半導体素子の周囲に金属ワイヤのループが形成され
ることになり、デッドエリアが生じる。例えばリードフ
レーム上の結線用のランドと半導体素子とを所定の寸法
以上離間して配置しなければならず、また端子から上に
ループを形成するために要する高さ分のマージンを確保
する必要がある等、半導体装置の大きさの縮小化に一定
の制限があった。
【0006】このため、ワイヤを用いないでリードフレ
ームと半導体素子とを接続する方法として、フリップチ
ップボンディングで接続する方法が考えられている。フ
リップチップボンディングにおいては、半導体素子のボ
ンディングパッド上にバンプを形成してリードフレーム
に位置合せして、熱によるはんだリフローや、加圧した
状態での超音波振動を用いて接続している。
【0007】一方、ダイマウントにおけるはんだの供給
についてみると、はんだ蒸着法では、半導体素子の裏面
へのはんだ供給に長時間を要する。また、はんだプリコ
ート法では、溶融はんだの供給タクトの高速化が困難で
ある。
【0008】さらに、上述の各製造方法により製造され
た半導体装置を熱設計的に検討した場合、図10に示す
ように、放熱板(金属板)61を備えた半導体装置であ
っても、放熱板61が個別の半導体素子53の近傍の封
止樹脂62の内部にインサートされて設置されているた
め、各矢印Hで示すように、リードフレーム54や封止
樹脂62を介して基板63等の外部に放熱されることと
なる。したがって、高い放熱効率は期待できない。
【0009】近年、半導体の高集積化と動作速度の高速
化により発熱量は増大するとともに、電子機器の小型化
により実装密度が高くなっている。このため、放熱板が
封止樹脂内にインサートされて設置されたものでは、半
導体素子の温度が正常な動作温度(種類により異なる
が、一般には80℃以下程度)を維持できない場合があ
り、半導体素子の動作の信頼性に問題が生じることがあ
る。
【0010】そこで本発明は、半導体素子のサイズと略
同等のサイズで、かつ、放熱効率が良好な半導体装置の
製造方法を提供することを目的としている。
【0011】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明の半導体装置の製造方法は次の
ように構成されている。
【0012】(1)半導体ウエハの電極を有する電子回
路が形成されていない一側面側をはんだ材と対向配置す
るとともに、このはんだ材を介して金属板を積層させた
後、減圧プレスにより一体化して積層体ウエハを形成す
る積層体ウエハ形成工程と、前記積層体ウエハをダイシ
ングして個片の積層体チップを形成するダイシング工程
とを備えていることを特徴とする半導体装置の製造方
法。
【0013】(2)上記(1)に記載された半導体装置
の製造方法であって、前記積層体ウエハの半導体ウエハ
表面の電子回路上にバンプを形成するバンプ形成工程
と、前記積層体チップをリードフレームに前記バンプを
介して接続する実装工程と、前記リードフレームに実装
された前記積層体チップの外面を封止樹脂で封止する封
止工程とを備えていることを特徴とする。
【0014】(3)上記(1)に記載された半導体装置
の製造方法であって、前記積層体ウエハ形成工程は、前
記ウエハと前記はんだシートと前記金属板とを重ね合わ
せて積層させる工程であることを特徴とする。
【0015】(4)上記(1)に記載された半導体装置
の製造方法であって、前記積層体ウエハ形成工程は、前
記金属板とはんだ板とにより形成したクラッド材と前記
ウエハとを重ね合わせて積層させる工程であることを特
徴とする。
【0016】(5)上記(1)に記載された半導体装置
の製造方法であって、前記積層体ウエハ形成工程は、は
んだが一側面に蒸着された前記ウエハと前記金属板とを
重ね合わせて積層させる工程であることを特徴とする。
【0017】(6)上記(1)に記載された半導体装置
の製造方法であって、前記積層体ウエハ形成工程は、前
記ウエハと一側面にはんだめっきされた金属板とを重ね
合わせて積層させる工程であることを特徴とする。
【0018】
【発明の実施の形態】図1は、本発明の一実施の形態に
係る半導体装置の製造方法により製造された半導体装置
1が配線基板8に実装された状態を示す断面図である。
半導体装置1は、半導体素子2を備えている。半導体装
置2の一側面2aには、リードフレーム3がスタッドバ
ンプ4を介してフリップチップ接合されている。また、
半導体素子2の他側面2bには、はんだシート5を介し
て、銅もしくは42アロイ等の材質からなるとともに、
半導体素子2の面と略等しい面積を有する金属板(放熱
板)6が積層されている。これら半導体素子2、はんだ
シート5、金属板6により積層体チップ7aが形成され
ている。リードフレーム3のリード3aはフォーミング
されてその先端部が金属板6の面と略同一平面上に位置
するように形成されている。また、半導体素子2の外面
は封止樹脂10により封止されている。この際、金属板
6の裏面6a側は封止樹脂10から露出しており放熱部
を形成している。一方、配線基板8上には、電極9が形
成されている。
【0019】半導体装置1は、リードフレーム3のリー
ド3aが電極9にはんだ接続されることにより、配線基
板8に接合されている。また、金属板6は配線基板8に
熱伝導体11により接続される。すなわち、半導体素子
2で生じた熱は金属板6及び熱伝導体11を介して配線
基板8側へ放熱される構造になっている。したがって、
高集積で高速な動作速度を有する半導体素子2の場合で
あっても放熱を十分に行うことができるため、熱の影響
によって半導体素子2の動作が損なわれることはない。
なお、熱伝導体11としてはんだ、導電性樹脂、シリコ
ングリス等が用いられる。
【0020】また、半導体素子2と金属板6との間には
んだシート5を用いる点について説明する。すなわち、
はんだは半導体素子2と金属板6との間で発生する熱膨
張率の差に伴う熱応力の発生を緩和することができ、T
CT(温度サイクル試験)等でもクラックが入りにく
く、高い信頼性を得ることができる。また、はんだは高
い熱伝導率を持つため、放熱性に優れる。シート状のは
んだとウエハを熱圧着(熱プレス)させる場合、はんだ
蒸着等の工程よりも短時間で半導体素子2に形成するこ
とができ、製造コストを下げることができる。また、は
んだを溶かすことがないので、はんだ自体の厚さが制御
しやすくなるとともに、ガスが発生しないのでボイド等
の不良が生じることがなく、TCT等における高い信頼
性が得られる。
【0021】なお、はんだの材料としてはいわゆる鉛リ
ッチはんだと呼ばれるSnPbはんだ(Sn5%程度)
が用いられる。融点は約300℃である。この他、Sn
Sbはんだ(融点245℃)、SnAgはんだ(融点2
21℃)、SnCuはんだ(融点227℃)等がある。
これらは融点が低いことから200℃程度に熱すると固
相状態で接着するという性質を有している。
【0022】次に、上述した半導体装置1の製造方法に
ついて説明する。半導体装置1の製造方法は、大きく分
けて、積層体ウエハ7の製造工程(積層体ウエハ形成工
程)と、積層体ウエハ7をリードフレーム3にマウント
し組立てる組立工程とに分けられる。
【0023】図2の(a)〜(d)は、積層体ウエハ7
の製造工程を示す模式図である。まず、図2の(a)に
示すように、ウエハ12とはんだシート5と金属板6と
を積み重ねた状態で位置合せして、後述するプレス装置
の加圧部に載置する。このときウエハ12の表面には電
子回路が形成されており、この回路形成面が外方に露出
するように積層する。プレス装置を作動させて減圧熱プ
レス加工を施し、図2の(b)に示すような積層体ウエ
ハ7を形成する。次に、図2の(c)に示すように、ウ
エハ12の回路形成面の電極上にAuのスタッドバンプ
4を形成する。このスタッドバンプ4は、例えばボール
ボンディング法により形成する。次に、図2の(d)に
示すように、スタッドバンプ4の形成された積層体ウエ
ハ7を、所定のサイズにダイシング加工して、個片の積
層体チップ7aを形成する。
【0024】図3は上述した減圧熱プレス加工を施す際
に用いたプレス装置の加圧方法について示す説明図であ
る。プレス装置は、相対向する下型15と上型16とを
有しており、それぞれにヒータ(不図示)が内蔵されて
いる。これら下型15と上型16との間に、上述のウエ
ハ12、はんだシート5、金属板6の順序で積み重ねた
状態で位置合せする。これらを下型15の側と上型16
の側からそれぞれ3層のクラフト紙17、板厚が1.0
mm程度のSUS板18、及びPTFE樹脂(ポリ四フ
ッ化エチレン)の緩衝材19を順次積層配置したもので
挟み込む。なお、クラフト紙17は傷を防止するために
用いられる。
【0025】これらを積層状態のまま減圧下中で、か
つ、210℃(はんだ融点以下)の温度で加圧(加圧力
は、50〜100kg/cm)する。加圧時間は5〜
15分である。なお、減圧熱プレス加工とは、減圧雰囲
気中で加熱しながらプレスすることを意味している。
【0026】図4の(a)〜(c)は、上述したように
して形成された積層体ウエハ7をリードフレーム3にマ
ウントして組立て、その後に所定の処理を施す組立工程
を示す説明図である。図4の(a)に示すように、マウ
ンタ(不図示)のマウンタヘッド22に積層体チップ7
aの金属板6を吸着して下降させ、リードフレーム3に
積層体チップ7aをスタッドバンプ4を介して超音波フ
リップチップボンディングして接合する。
【0027】次に、図4の(b)に示すように、エポキ
シ樹脂等の封止樹脂10により半導体素子2の外面を樹
脂封止してリードフレーム3と固着する。次に、図4の
(c)に示すように、リードフレーム3のリード3aを
プレス成形により金属板6の方向に所定の形状にリード
フォーミングする。このリードフォーミングにより形成
されたリード3aの先端部は、金属板6の面と略面一に
成形されている。
【0028】以上に説明したように、本実施の形態に係
る半導体装置の製造方法においては、ウエハ12と放熱
用の金属板6とを接合させた後にダイシングして積層体
チップ7aを形成し、その積層体チップ7aを用いて半
導体装置1を形成することで、放熱用の金属板6が接合
されている半導体装置1を、放熱効率がよく、かつ、半
導体素子2のサイズと略同等のサイズで形成することが
できる。
【0029】また、製造の際の製造工程の個々の工程自
体は、半導体装置の製造で用いられている一般的な工程
を用いることにより形成することができるので、新たに
特別な装置を設けることなく、放熱効率がよく小型な半
導体装置を形成することができる。
【0030】なお、積層体ウエハ7の形成方法について
は、上述した方法に限られず、後述する図5〜図7に示
すようにして分離しているウエハ12と金属板6とを積
層体に一体化するようにしてもよい。これらの方法にお
いても同様の効果を得ることができる。
【0031】図5の(a),(b)は、積層体ウエハ7
の形成方法の第1の変形例を示す説明図である。本変形
例においては、すなわち、ウエハ12の他に、はんだ板
5aと金属板6とを積層して一体化したのクラッド材2
1を配置する。なお、このクラッド材21ははんだ板5
aと金属板6とを圧延加工することにより、所定の厚さ
に形成されている。ウエハ12とクラッド材21とをク
ラッド材21のはんだ板21がウエハ12と対向するよ
うに積み重ねた状態で位置合せし、プレス装置の加圧部
に載置し、プレス装置を作動させて減圧熱プレス加工を
10分程度の時間施して圧着し、図5(b)に示すよう
な積層体ウエハ7を形成する。
【0032】図6の(a),(b)は、積層体ウエハ7
の形成方法の第2の変形例を示す説明図である。本変形
例においては、金属板6の他にはんだの薄膜5bが蒸着
により形成されたウエハ12を製造する。両者を積み重
ねた状態で位置合せして、プレス装置の加圧部に載置
し、プレス装置を作動させて減圧熱プレス加工を10分
程度の時間施し、図6の(b)に示すような積層体ウエ
ハ7を形成する。
【0033】図7の(a),(b)は、積層体ウエハ7
の形成方法の第3の変形例を示す説明図である。本変形
例においては、ウエハ12の他に、はんだめっき処理さ
れ表面にめっき層5cを備えた金属板6を製造する。両
者を積み重ねた状態で位置合せして、プレス装置の加圧
部に載置し、プレス装置を作動させて減圧熱プレス加工
を10分程度の時間施し、図7の(b)に示すような積
層体ウエハ7を形成する。
【0034】なお、本発明は前記実施の形態に限定され
るものではなく、本発明の要旨を逸脱しない範囲で種々
変形実施可能であるのは勿論である。
【0035】
【発明の効果】本発明によれば、半導体素子のサイズと
略同等のサイズで、かつ、放熱効率が良好な半導体装置
を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体装置の製造
方法により製造された半導体装置が配線基板に実装され
た状態を示す断面図。
【図2】同半導体装置に組み込まれる積層体ウエハの製
造工程を模式的に示す斜視図。
【図3】同製造方法におけるプレス装置の加圧部を模式
的に示す断面図。
【図4】同製造方法における組立工程を模式的に示す断
面図。
【図5】同製造方法における積層体ウエハの形成方法の
第1変形例を示す説明図。
【図6】同製造方法における積層体ウエハの形成方法の
第2変形例を示す説明図。
【図7】同製造方法における積層体ウエハの形成方法の
第3変形例を示す説明図。
【図8】従来の半導体装置の製造方法におけるダイマウ
ント工程の一例を示す説明図。
【図9】従来の半導体装置の製造方法におけるダイマウ
ント工程の別の例を示す説明図。
【図10】従来の半導体装置の製造方法によって製造さ
れた半導体装置を示す断面図。
【符号の説明】
1…半導体装置 2…半導体素子 3…リードフレーム 3a…リード 4…スタッドバンプ 5…はんだシート 6…金属板 7…積層体ウエハ 7a…積層体チップ 8…配線基板 10…封止樹脂 12…ウエハ 15…下型 16…上型 21…クラッド材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 郁夫 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術センター内 Fターム(参考) 5F036 AA01 BA04 BC06 BD01 BE09

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】半導体ウエハの一側面にはんだ材を介して
    金属板を積層させた後、減圧プレスにより一体化して積
    層体ウエハを形成する積層体ウエハ形成工程と、 前記積層体ウエハをダイシングして個片の積層体チップ
    を形成するダイシング工程とを備えていることを特徴と
    する半導体装置の製造方法。
  2. 【請求項2】前記積層体ウエハの半導体ウエハ表面の電
    子回路上にバンプを形成するバンプ形成工程と、 前記積層体チップをリードフレームに前記バンプを介し
    て接続する実装工程と、 前記リードフレームに実装された前記積層体チップの外
    面を封止樹脂で封止する封止工程とを備えていることを
    特徴とする請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】前記積層体ウエハ形成工程は、前記ウエハ
    と前記はんだシートと前記金属板とを重ね合わせて積層
    させる工程であることを特徴とする請求項1記載の半導
    体装置の製造方法。
  4. 【請求項4】前記積層体ウエハ形成工程は、前記金属板
    とはんだ板とにより形成したクラッド材と前記ウエハと
    を重ね合わせて積層させる工程であることを特徴とする
    請求項1記載の半導体装置の製造方法。
  5. 【請求項5】前記積層体ウエハ形成工程は、はんだが一
    側面に蒸着された前記ウエハと前記金属板とを重ね合わ
    せて積層させる工程であることを特徴とする請求項1記
    載の半導体装置の製造方法。
  6. 【請求項6】前記積層体ウエハ形成工程は、前記ウエハ
    と一側面にはんだめっきされた金属板とを重ね合わせて
    積層させる工程であることを特徴とする請求項1記載の
    半導体装置の製造方法。
JP2002260182A 2001-09-25 2002-09-05 半導体装置の製造方法 Expired - Lifetime JP3906130B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002260182A JP3906130B2 (ja) 2001-09-25 2002-09-05 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001290727 2001-09-25
JP2001-290727 2001-09-25
JP2002260182A JP3906130B2 (ja) 2001-09-25 2002-09-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003174116A true JP2003174116A (ja) 2003-06-20
JP3906130B2 JP3906130B2 (ja) 2007-04-18

Family

ID=26622777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002260182A Expired - Lifetime JP3906130B2 (ja) 2001-09-25 2002-09-05 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3906130B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1729341A2 (en) 2005-06-01 2006-12-06 TDK Corporation Semiconductor IC and its manufacturing method, and module with embedded semiconductor IC and its manufacturing method
CN112133639A (zh) * 2020-08-20 2020-12-25 中国电子科技集团公司第二十九研究所 一种在基板上选择性压覆合金焊片的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1729341A2 (en) 2005-06-01 2006-12-06 TDK Corporation Semiconductor IC and its manufacturing method, and module with embedded semiconductor IC and its manufacturing method
CN112133639A (zh) * 2020-08-20 2020-12-25 中国电子科技集团公司第二十九研究所 一种在基板上选择性压覆合金焊片的方法
CN112133639B (zh) * 2020-08-20 2022-03-22 中国电子科技集团公司第二十九研究所 一种在基板上选择性压覆合金焊片的方法

Also Published As

Publication number Publication date
JP3906130B2 (ja) 2007-04-18

Similar Documents

Publication Publication Date Title
US6991965B2 (en) Production method for manufacturing a plurality of chip-size packages
US7138706B2 (en) Semiconductor device and method for manufacturing the same
US6555906B2 (en) Microelectronic package having a bumpless laminated interconnection layer
US6756684B2 (en) Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
JP3934565B2 (ja) 半導体装置
US6515357B2 (en) Semiconductor package and semiconductor package fabrication method
JP2004172489A (ja) 半導体装置およびその製造方法
TW200834853A (en) Wiring board and semiconductor device
JP2006261485A (ja) 半導体装置およびその製造方法
JP2004165283A (ja) 半導体装置
WO2013108706A1 (ja) 半導体装置および半導体装置の製造方法
TW200423342A (en) Chip package structure and process for fabricating the same
US6797530B2 (en) Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements
JPH0855875A (ja) 半導体装置
US20080150128A1 (en) Heat dissipating chip structure and fabrication method thereof and package having the same
JP3906130B2 (ja) 半導体装置の製造方法
TW201110250A (en) Package substrate structure and method of forming same
JP2713879B2 (ja) 内部リードと基板のボンディングパッドとを直接電気的に連結したマルチチップパッケージ
TWI234256B (en) Process for fabricating semiconductor package having heat spreader and the same thereof
JP4823662B2 (ja) 半導体装置
JP2008091650A (ja) フリップチップ実装方法、および半導体パッケージ
TWI249823B (en) Semiconductor package and method for fabricating the same
TWI297538B (en) Thermally and electrically enhanced stacked semiconductor package and fabrication method thereof
JPH06244244A (ja) 半導体装置実装用基板
JP2008021712A (ja) 半導体モジュールならびにその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070115

R151 Written notification of patent or utility model registration

Ref document number: 3906130

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120119

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140119

Year of fee payment: 7

EXPY Cancellation because of completion of term